SU1524056A1 - Устройство дл адресации к пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении систем пам ти дл  микроЭВМ. Целью изобретени   вл етс  сокращение аппаратных затрат за счет изменени  алгоритма функционировани  блока 5 контрол  обращений. Устройство содержит регистр 1 данных, элементы И 2 и 6, блок 3 посто нной пам ти, буферный регистр 4. Аппаратные затраты устройства сокращены за счет уменьшени  числа элементов блока 5 контрол  обращений. 1 з.п.ф-лы, 2 ил.

Description

Ю ;/ 12 J3

(Л

с

ел to

4 о ел

ot

Фие.1

Изобретение относитс  к вычислительной технике и может быть использовано при построении систем пам ти микроэвм.

Цель изобретени  - сокращение аппаратных затрат за счет изменени  алгоритма функционировани  блока контрол  обращений.

На фиг. 1 приведена функциональ- па  схема устройства; на фиг. 2 - функциональна  схема блока контрол  обращеннй.

Устройство (фиг. 1) содержит регистр 1 данных, первьм элемент И 2, блок 3 посто нной пам ти, буферный регистр 4, блок 5 контрол  обращений второй элемент И 6, информационньш вход 7 устройства, тактовый вход 8 устройства, вход 9 синхронизации уст ройства, информационный выход 10 устройства , входы 11 Ждать, 12 Готов и 13 Считывание первого байта устройства, вход 1Д сброса устройства , выход 15 управлени  устройства.

Блок контрол  обращений (фиг. 2) содержит первый 16 и второй 17 триггеры , первый 18, второй 19 и третий 20 элементы И, элемент ШИ 21, вьпшд 22 сброса блока, первый. 23 и второй

24информационные входы блока, вход

25управлени  блока.

Устройство работает следующим образом .

В момент времени, когда на шину данных микроэвм помещаетс  информаци  о состо нии центрального процессора (Щ) микроэвм, при совпадении тактового сигнала и сигнала син- хроннзацни элемент И 2 вырабатывает сигнал записи, и регистр 1 данных запоминает информацию о состо нии ЦП и выдает ее на информационньй выход устройства, ЕСЛИ на входы поступают сигналы Готов, Ждать и Считыва- ние первого байта, то результат анализа первого байта команды, поступающий в это врем  с выхода блока 3 посто нной пам ти на буферньй регистр 4, записываетс  при помощи сигнала записи, выработанного вторым элементом И 6. В результате этого в буферном регистре 4 оказываетс  записанной информаци  о длине в байтах выполн емой в насто щий момент ЦП мик- роЭВМ команды.

Если вьтолн ема  команда однобайтова , то на выходе блока 5 контрол  обращений, который  вл етс  управл ющим выходом 15 устройства, сигнал обращени  к подсистеме программной пам ти не вырабатываетс . Если команда двух- или трехбайтова , то в течение одного или двух машинных циклов ЦП микроэвм, отсчет которых ведетс  по тактовому сигналу и сигналу синхронизации, поступающих на блок 5 контрол  обращений, последний вырабатывает сигнал обращени  к программной пам ти, который выдаетс  на управл ющий выход устройства. После считывани .последнего байта команды блок 5 контрол  обращений вырабатывает сигнал сброса, который, поступа  ИсТ буферный регистр 4, сбрасывает его. Таким образом, устройство оказываетс  готовым к анализу следующей команды. Сброс блока 5 контрол  обращений и буферного регистра 4 может осуществл тьс  и с помощью сигнала Сброс, поступающего на вхо 14 сброса устройства. Это необходимо , например, при включении устройства . Таким образом, сигнал считывани  первого байта команды дополн етс  сигналом обращени  к мной пам ти, который вырабатываетс  при считывании второго и третьего байтов команды. Совокупность этих сигналов позвол ет легко выделить подсистему программной пам ти. Причем больщой ее объем (65 Кбайт) позвол ет значительно облегчить программирование .

В момент считывани  ЦП с шины данных кода команды на выходах блока 3 посто нной пам ти по вл ютс  сигналы , соответствующие той команде, код которой находитс  в это врем  на шине данных. Блок 5 программируетс  так, что, если команда однобайтова , то сигналы отсутствуют на выходах, если команда двухбайтова , то сигналы по вл ютс  и на выходе старшего разр да и на выходе мпадщего разр да , если команда трехбайтова , то сигиал по вл етс  только на выходе младшего разр да. Таким образом, в момент считывани  первого байта команды в буферный регистр 4 оказываетс  записанным код, содержащий информцию о том, будет ли ЦП микроЭВМ считывать второй и третий байты команды или нет. Если команда однобайтова , то синхроимпульсы с, выхода элемента И 19 не пройдут на тактовый вход первого триггера 16, и схема останетс 

в исходном состо нии. Если команда двух- или трехбайтова , то после приема информации в регистр 4 происходит установка первого триггера 16 в единичное состо ние. При считьшании второго байта команды синхросигнал с выхода элемента И 19 снова поступит на тактовый вход первого триггера 16 и перебросит его в нулевое состо ние, при этом второй триггер 17 установитс  в единичное состо ние. При считывании третьего байта, если команда двухбайтова , синхросигнал пройдет через элементы 19 и 21 и сбросит триггеры 16 и 17, а также регистр 4, если команда трехбайтова , то сброса не произойдет, первый триггер 16 снова установитс  в единичное состо ние , а сброс триггеров произойдет через элементы 20 и 21 при поступлении четвертого синхросигнала. Сигнал с выхода второго триггера 17 подаетс  на управл ющий выход устройства .и означает, что центральньш про- цессор считывает второй и третий байты команды. Сброс всех триггеров может быть произведен также общим сигналом Сброс через элемент ИЛИ 21

Формула

изооретени 

Claims (2)

1. Устройство дл  адресации к пам ти , содержащее регистр данных, блок посто нной пам ти, первьш и второй элементы И, буферный регистр и блок контрол  обращений, причем выход первого элемента И соединен с входом записи регистра данных, информационный вход устройства соединен с адресным входом блока посто нной пам ти, выход которого соединен с информационным входом буферного регистра, пер- вьй и второй информационнь е выходы которого соединены соответственно с первым и вторым информационными входами блока контрол  обращений, выход сброса которого соединен с входом сброса буферного регистра, вход записи которого соединен с выходом второго элемента И, первый, второй и треQ 5 0 5

0

5

0

5

0

тий входы которого  вл ютс  соответственно входами Ждать, Готов и Считывание первого байта устройства , информационный вход регистра данных соединен с информационным входом устройства, выход регистра дан- Hbix соединен с информационным выходом устройства, первый и второй входы первого элемента И  вл ютс  соответственно тактовым входом и входом синхронизации устройства, вход сброса устройства соединен с входом сброса блока контрол  обращений, выход управлени  которого  вл етс  выходом управлени  устройства, отличающеес  тем, что, с целью сокращени  аппаратных затрат за счет изменени  алгоритма функционировани  блока контрол  обращений, выход первого элемента И соединен с входом управлени  блока контрол  обращений,

2. Устройство по п. 1, отличающеес  тем, что блок контрол  обращений содержит первый и второй триггеры, первый, второй и третий элементы И и элемент РЛИ, причем первый и второй информационные входы блока соединены соответственно с первыьп вxoдa a первого рого элементов И, выходы первого и третьего элементов И соединены ветствен1ю с первЬ1м и вторым входами элемента ИЛИ, выход которого соединен с входами сброса первого и второго триггеров и с выходом сброса блока, вход сброса блока соединен е третьим входом элемента ИЛИ, выход второго элемента И соединен с входом установки первого триггера, выход первого триггера соединен с входом установки второго триггера и с первым входом третьего элемента И, второй вход которого соединен с вторыми входами первого и второго элементов И и с входом управлени  блока, выход второго триггера соединен с третьими входами первого и третьего элементов И и с выходом управлени  блока.

16

Z5

Ж

R

Г7

CSpoc

t

W

18

t1

20

IS -о

«/г.2