SU1388945A1 - Устройство дл управлени регенерацией информации в динамической пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств на основе элементов полупроводниковой динамической пам ти. Цель изобретени  - повышение быстродействи  устройства. Устройство содержит блок 1 синхронизации, преобразователи 2, 6 кодов, блок 3 па.м ти, регистры 4, 7, приоритетные шифраторы 5, 8, адресный мультиплексор 9. В устройстве с увеличением количества адресуемых по внешним обраш,ени м столбцов динамической пам ти в течение допустимого периода регенерации сокраш,аетс  длительность опроса накопител  признаков внешних обраше- ний, что существенно сокращает врем  обращени  по всем строчным адресам. 1 з.п. ф-лы, 4 ил. (С (Л

Description

100 00 00

о 4 ел

cpue.i

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств на основе элементов полупроводниковой динамической пам ти.

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 изображена функциональна  схема предлагаемого устройства; на фиг. 2 - функциональна  схема преобразовател  кодов адреса; на фиг. 3 и 4 - временные диаграммы работы устройства в режимах внешнего обращени  и регенерации соответственно.

Устройство содержит (фиг. 1) блок 1 синхронизации , первый преобразователь 2 кодов адреса, блок 3 пам ти, первые регистр 4 и приоритетный шифратор 5, вторые преобразователь 6, регистр 7 и шифратор 8, а также адресный мультиплексор 9, управл ющий 10 и адресный 11 входы устройства и информационные выходы 12 и 13 устройства .

Преобразователь 2 кодов адреса (фиг. 2) содержит дешифратор 14, элементы ИЛИ 15, И 16 и элемент И-НЕ 17. Входы дешифратора 14  вл ютс  адресными входами преобразовател , вторые входы элементов ИЛИ 15 - адресными входами, вторые входы элементов И 16 - управл ющий вход преобразовател . Выходы элементов И 16  вл ютс  информационным выходом преобразовател , выход элемента И-НЕ  вл етс  выходом запроса преобразовател . Выходы дешифратора 14 соединены с первыми входами элементов ИЛИ 15, выходы которых соединены с первыми входами элементов И и входами элементов И-НЕ.

На фиг. 3 и 4 обозначены: а-г - выходы блока 1 синхронизации; д-е - младшие разр ды соответственно выходов 12 и 13 устройства; ж-и - соответственно выходы первого , второго и восьмого разр дов дешифратора 14 преобразовател  2; к-м - соответственно выходы первого, второго и восьмого разр дов блока 3 пам ти; н-п - выходы первого, второго и восьмого разр дов первого регистра 4; р - выход запроса преобразовател  2; с-т - выходы первого и шестнадцатого разр дов второго регистра 7; у - выход запроса второго приоритетного шифратора 8.

По входу 10 поступают сигналы запроса внешнего обращени , тактировани , начала и конца регенерации, по входу 11 - строчные адреса внешнего обращени . С выходов 12 задаютс  старщие разр ды строчных адресов динамической пам ти, с выходов 13 - младшие.

Устройство реализовано дл  управлени  адресацией динамической пам ти, в которой дл  регенерации опрашиваютс  128 столбцов по семи разр дам строчных адресов. В качестве ARcT прин ты разр ды AR 7-4, в качестве ARw.i-AR3-1. Первый преобразоваo

0

5

0

5

0

5

0

5

тель 2 реализован как преобразователь трехразр дного двоичного в восьмиразр дный позиционный код, блок 3 пам ти - как матрица 8x16, первый приоритетный шифратор - как преобразователь восьмиразр дного позиционного в трехразр дный двоичный код, вторые преобразователь 6 и шифратор 8 - соответственно как преобразователи 4-16 и 16-4.

Устройство работает следующим образом.

Режим внешнего обращени  задаетс  уровнем «1 с выхода I блока 1 синхронизации (фиг. За). Строчные адреса (фиг. 3d, е) поступают синхронно с сигналами с выхода 1У блока 1 (фиг. Зг). Адресный мультиплексор 9 подключает к выходам 12 устройства сигналы ARcr, к выходам 13 - ARM.1, поступающие по адресному входу 11. По ARcT из обнуленного в течение цикла регенерации блока 3 пам ти выбираетс  байт, занос щийс  по сигналу с выхода И блока I (фиг. Зв) в первый регистр 4 (фиг. Зн-л). По АКмл дещифра- тор 14 первого преобразовател  2 кодов адреса формирует признак внешнего обращени  с уровнем «1, соответствующий этому AR. (фиг. Зж-п). Затем он складываетс  по ИЛИ с предыдущими признаками внешнего обращени  по данному ARcT, зафиксированными в регистре 4, после чего информаци  с выхода преобразовател  2 по сигналу записи с выхода И блока 1 (фиг. 36) записываетс  в блок 3 пам ти (фиг. З/с-м)- После этого по следующему ARcr из блока 3 пам ти выбираетс  следующий байт. Так обнуленные за цикл регенерации  чейки блока 3 пам ти устанавливаютс  в «1 по строчным адресам внещних обращений.

В случае, когда внешн   выборка происходит по всем ARM.1, соответствующим данному ARcT, то при выборке из блока 3 пам ти байта при подаче последнего из этих адресов, записи в регистр 4, сложении его содержимого с последним признаком выборки все выходы элементов ИЛИ 15 блока 2 устанавливаютс  в состо ние «1. По ним блок 2 вырабатывает сигнал запроса уровн  «О (фиг. Зр), по которому информационные выходы блока 2 устанавливаютс  в состо ние «О, и это записываетс  в блок 3 пам ти. По этому же запросу синхросигналом с выхода 1У блока 1 (фиг. Зг) во второй регистр 7 заноситс  признак внешнего обращени  по AR (фиг. 3с-т), который сформирован вторым преобразователем 6 кодов адреса. При поступлении следующего адреса сигнал запроса сбрасываетс . Так, при обращении по всем ARмл, соответствующим данному ARcT, во всех разр дах байта, хран щегос  в блоке 3 по адресу ARcT, устанавливаютс  «О, а во втором регистре 7 - признак внешнего обращени  в разр де, соответствующем этому ARcT.

Если внешнее обращение ведетс  по всем строчным адресам AR 1-7, все разр ды регистра 7 устанавливаютс  в «1 и все байты блока 3 пам ти оказываютс  обнуленными. В этом случае при переводе устройства в режим регенерации второй приоритетный шифратор 8 выдает сигнал запроса (фиг. ЗУ), по которому регистр 7 сбрасываетс , и устройство вновь становитс  готовым к работе в режиме внешнего обмена.

В режиме регенерации адресный мультиплексор подключает к выходам 12 устройства выходы второго приоритетного шифратора 8, к выходам 13 - выходы первого шифратора 5. ARc определ ютс  по отсутствию признаков внешнего обрашени  во втором регистре 7, AR.t - по отсутствию признаков внешнего обраш,ени  в регистре 4. Шифратор 8 формирует код ARcr, соответствующий первому из «О на выходах регистра 7. По нему из блока 3 пам ти выбираетс  информационный байт и записываетс  в регистр 4. Шифратор 5 формирует код ARмл, соответствуюш.ий первому из «О на выходах регистра 4. Преобразователь 2 устанавливает «1 в разр де, соответствующем этому ARM.1, и складывает его с содержимым регистра 4. Эта информаци  по сигналу с выхода II блока 1 (фиг. 46) записываетс  в блок 3 пам ти (фиг. 4к-м) и по синхросигналу с выхода 111 блока 1 (фиг. 4в) перезаписываетс  в регистр 4 (фиг. 4н-п) Тем самым первый из «О на входах шифратора 5 сбрасываетс , а на его выходах устанавливаетс  AR«.i, соответствующий следующему «О. Процесс продолжаетс  до выставлени  на выходе шифратора 5 кода ARv.n, соответствующего последнему «О на выходах регистра 4. При сложении по ИЛИ в преобразователе 2 кода, соответствующего

ращени  по ARv.i в блоке 2 пам ти и по ARcT в регистре 7 оказываютс  сброшенными.

Таким образом, в устройстве с увеличением количества адресуемых по внешним об- рашени м столбцов динамической пам ти в течение допустимого периода регенерации сокращаетс  длительность опроса накопител  признаков внешних обращений, что суше- ственно сокрашает врем  зан тости регенера10 цией. В предельном случае, при внешних обращени х по всем строчным адресам, быстродействие предлагаемого устройства дл  рассматриваемого варианта повышаетс  по сравнению с прототипом в 16 раз по числу дов адресов ARcr.

Claims (2)

1. Устройство дл  управлени  регенерацией информации в динамической пам ти,

Пи,

содержащее адресный мультиплексор, блок пам ти, первые преобразователь кодов адреса , регистр, приоритетный шифратор и блок синхронизации, первый вход которого  вл етс  входом запроса внешнего обращени 

25 устройства, первый выход блока синхронизации подключен, к управл ющему входу адресного мультиплексора, второй выход блока синхронизации подключен к входу записи блока пам ти, третий выход блока синхронизации подключен к синхровходу первого

30 регистра, информационные входы которого подключены к выходам блока пам ти, выходы первого регистра соединены с входами первого приоритетного щифратора и информационными входами первого преобразовател  кодов адреса, информационные выхоэтому ARw-n, и содержимого регистра 4 выход 35 ды которого подключены к информационным

запроса преобразовател  2 (фиг. 4р) устанавливаетс  в «О. Информаци  на выходе преобразовател  2 сбрасываетс , и по сигналу записи с выхода II блока 1 в блок пам ти по данному ARcT записываетс  нулевой байт. Затем при наличии сигнала запроса преобразовател  2 по синхросигналу с выхода 1У блока 1 (фиг. 4г) во второй регистр 7 заноситс  код, оразованный во втором преобразователе 6 сложением по ИЛИ содержимо40

входам блока пам ти, адресный вход которого подключен к первому выходу адресного мультиплексора и  вл етс  первым информационным выходом устройства, адресный вход первого преобразовател  кодов адреса подключен к второму выходу адресного мультиплексора и  вл етс  вторым информационным входом устройства, первый адресный вход адресного мультиплексора  вл етс  адресным входом устройства, втого регистра 7 с преобразованным в пози- 45 рой адресный вход адресного мультиплекционный кодом ARcT (фиг. 4с-г). В результате первый из «О на входах приоритетного шифратора сбрасываетс , и на его выходах устанавливаетс  , соответствующий следующему выходах регистра 7. Просора подключен к выходу первого приоритетного шифратора, отличающеес  тем, что, с целью повышени  быстродействи  устройства , в него введены второй преобразователь кода адреса, второй регистр и второй

цесс продолжаетс  до исчезновени  послед- 50 приоритетный шифратор, информационные

него из «О на выходах регистра 7, после чего шифратор 8 выдает сигнал запроса (фиг. 4у). По нему регистр 7 сбрасываетс , и выдаетс  сигнал окончани  регенерации . Тем самым в процессе регенерации адресуютс  только те столбцы динамической пам ти, которые не адресовались в предыдущем цикле внешнего обращени , а в конце регенерации все признаки внешнего об55

выходы которого подключены к информационным входам адресного мультиплексора, выход запроса второго приоритетного шифратора подключен к входу сброса второго регистра и входу задани  режима блока синхронизации, информационные входы второго приоритетного шифратора соединены с выходами второго регистра и информационными входами второго преобразовател  коращени  по ARv.i в блоке 2 пам ти и по ARcT в регистре 7 оказываютс  сброшенными.

Таким образом, в устройстве с увеличением количества адресуемых по внешним об- рашени м столбцов динамической пам ти в течение допустимого периода регенерации сокращаетс  длительность опроса накопител  признаков внешних обращений, что суше- ственно сокрашает врем  зан тости регенерацией . В предельном случае, при внешних обращени х по всем строчным адресам, быстродействие предлагаемого устройства дл  рассматриваемого варианта повышаетс  по сравнению с прототипом в 16 раз по числу кодов адресов ARcr.

Формула изобретени 

1. Устройство дл  управлени  регенерацией информации в динамической пам ти,

и,

содержащее адресный мультиплексор, блок пам ти, первые преобразователь кодов адреса , регистр, приоритетный шифратор и блок синхронизации, первый вход которого  вл етс  входом запроса внешнего обращени 

устройства, первый выход блока синхронизации подключен, к управл ющему входу адресного мультиплексора, второй выход блока синхронизации подключен к входу записи блока пам ти, третий выход блока синхронизации подключен к синхровходу первого

регистра, информационные входы которого подключены к выходам блока пам ти, выходы первого регистра соединены с входами первого приоритетного щифратора и информационными входами первого преобразовател  кодов адреса, информационные выходы которого подключены к информационным

40

входам блока пам ти, адресный вход которого подключен к первому выходу адресного мультиплексора и  вл етс  первым информационным выходом устройства, адресный вход первого преобразовател  кодов адреса подключен к второму выходу адресного мультиплексора и  вл етс  вторым информационным входом устройства, первый адресный вход адресного мультиплексора  вл етс  адресным входом устройства, вто45 рой адресный вход адресного мультиплексора подключен к выходу первого приоритетного шифратора, отличающеес  тем, что, с целью повышени  быстродействи  устройства , в него введены второй преобразователь кода адреса, второй регистр и второй

приоритетный шифратор, информационные

5

выходы которого подключены к информационным входам адресного мультиплексора, выход запроса второго приоритетного шифратора подключен к входу сброса второго регистра и входу задани  режима блока синхронизации, информационные входы второго приоритетного шифратора соединены с выходами второго регистра и информационными входами второго преобразовател  кодов адреса, адресные входы которого подключены к первым выходам адресного мультиплексора , выход второго преобразовател  кодов адреса соединен с информационными входами второго регистра, синхровход которого подключен к четвертому выходу блока синхронизации, вход разрешени  записи второго регистра соединен с выходом запроса и управл ющим входом первого преобразовател  кодов адреса.

2. Устройство по п. 1, отличающеес  тем, что преобразователь кодов адреса содержит элементы И-НЕ, ИЛИ, И и дешифратор, выходы которого подключены к первым входам

элементов ИЛИ, выходы которых соединены с первыми входами элементов И, выходы которых  вл ютс  информационными выходами преобразовател  кодов адреса, входы дешифратора  вл ютс  информационными входами преобразовател  кодов адреса, адресными входами которого  вл ютс  вторые входы элементов ИЛИ, вторые входы элементов И объединены и  вл ютс  управл ющим входом преобразовател  кодов адреса, входы элемента И-НЕ соединены с выходами элементов ИЛИ, выход элемента И-НЕ  вл етс  выходом запроса преобразовател  кодов адреса.

(рие.2

ipueS

§У