SU991427A1 - Устройство дл адресации пам ти микро-ЭВМ - Google Patents

Description

Изобретение относитс  к вычислительной технике -и может быть использовано в вычислительных системах на основе микро-ЭВМ дл  увеличени  максимально адресуемого объема пам ти.

Известно устройство адресации пам ти микро-ЭВМ, содержащее регистр адреса, один вход которого соединен с адресной шиной центрального процессора , другой вход с шиной сигнала синхронизации, а ОДИР из выходов с адресной шиной микро-ЭВМ, и дешифра-. тор адреса, вход которого соединен с другим выходом регистра адреса, а выход с шиной управлени  микро-ЭВМ ГIj.

Максимальный объем пам ти этого устройства 65536 байт. В этом объеме размещаютс  как оперативна  пам ть, так и управл гаца  программа. Таким образом дл  оперативной .пам ти может, быть выделено только 32К байт пам ти, чего в р де практических применений оказываетс  не достаточно.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  адресации пам ти в микроЭВМ , содержащее регистр информации, выходом соединенный с информационным выходом устройства, схему И, к входгш которой подключены входы тактового

сигнала, сигнала синхронизации устройства , а к выходу - управл ющий вход регистра информации, информационный с вход которого подключен к шине дан ных С2 ..

В данном устройстве выделена подсистема портов ввода и подсистема пор тов вывода, подсистема оперативной Q пам ти, подсистема стека. Это позвол ет увеличить объем используемой оперативной пам ти, однако при управле , НИИ системами отображени  с большим числом индикаторных элементов (пор дка + 2) , возникает необходи 5 мость использовать практически весь объем пам ти (65536 байт) дл  хранений отображаемой информации. При этом объем пам ти оказываетс  не достаточHfcSvi дл  хранени  СЛОЖНЕЙ программ об20 работки поступающей дл  отображени  информации.

Цель изобретени  - повышение коэффициента использовани  оборудовани .. Поставленна  це.пь достигаетс  тем, 25 что в устройство дл  адресации пам ти микро-ЭВМ, содержащее регистр информации , выход которого соединен с информационным выходом устройства, первый элемент И, первый и второй входы 30 которого соединены с тактовым и синхровходом устройства, введен второй элемент И, посто нное программируемое запоминающее устройство, буферный.регистр и схема контрол  обращений, при этом группа информационных входов регистра информации соединена с шиной данных микро-ЭВМ, управл квдий вход регистра информации соединен с выходом первого элемента И, группа адресных входов посто нного программируемого запоминающего устройства соедине на с шиной данных микро-ЭВМ, группа информационных выходов посто нного программируемого запоминающего устрой :ства соединена с группо.й инфор тационных входов буферного регистра, первый и второй информацгюнные выходы которого соединены с первым и вторым информационными входами схемы контрол  обращений, выход второго элемента И соединен с синхровходом буферного регистра , вход сброса которого соединен с первым выходом схемы контрол  обращений , первый, второй и третий входы второго элемента И соединены с входами ждать, Готов, Считывание первого байта устройства соответст венно, третий и четвертый входы схемы контрол  обращений соединены с так товым и синхровходом устройства соотВеТСТВенНО , п тый вход схемы КОНТрОл  обращений соединен с входом сброса устройства, второй выход схемы кои трол  обращений соединен с управл ющим выходом устройства. Схема контрол  обращений содержит три триггера, четыре элемента И, два элемента ИЛИ, причем первыйи второй входы первого элe.eнтa И соединены с тактовым и синхровходом схемы, а выход - с первым входом второго элемен та И и с первыми входами третьего и четвертого элементов И,второй вход второго элемента И соединен с вторым информационным входом схемы,а выход - с синхровходами первого,второго тьего триггеров, входы сброса которых соединены с выходом первого элемента ИЛИ и выходом сброса схемы, управл ющий выход которой соединен с выходом второго элемента ИЛИ, ..второй вход четвертого элемента И соединен с первым информационным входом схемы, на информационном входе первого триггера посто нно присутствует сигнал Ло гическа  1, выход его соединен с информационнъм входом второго триггера , выход которого соединен с третьим входом четвертого элемента И, первым входом второго элемента ИЛИ и информационным входом третьего триггера, выход которого соединен с вторым входом второго элемента ИЛИ и с вторьаи входом третьего элемента И, вход сбро са схемы соединен с первым входом пер вого элемента ИЛИ, второй и третий входы которого соединены с выходами третьего и четвертого элементов и. Увеличение ,объема пам ти достигаетс  тем, что при обращении процессора за командой устройство вырабатьша ет сигнал Считывание команды, ко торай позвол ет ввести еще одну подсистему пам ти дл  хранени  программ объемом 65536 байт. На фиг. 1 представлена структурна  схема устройства; на фиг, 2 - схема yscoнтpoл  обращений. , Устройство содержит регистр 1 информации , первый элемент И 2,посто нное программируемое запоминающее устройство (ППЗУ)3, буферный регистр 4, блок 5 контрол  обращений, второй эле„ент И 6,эл мент и77триггеры 87 элементИ 9, первый и второй элементы ИЛИ 10-11, элементы И 12,13, Устройство работает следующим образом . В момент времени, когда на шину данных микро-ЭВМ помещаетс  инфо1 4аци  о состо нии центрального процессора (ЦП) микро-ЭВМ.при совпадении тактового сигнала и сигнала синхронизации .элемент И 2 вырабатывает сигнал записи и регистр 1 информации запоминает информацию о состо нии ЦП и выдаёт ее на информационный выход устройства Вели на входы поступили сигнаi - .i..i аа .L yiirijvn 4,nj. jTjc ды Готов, Ждать и Считьшание первого байта, то результат анализа первого байта команды, поступающ й в это врем  с выхода ППЗУ 3, на буферный регистр 4 запишетс  при помощи сигнала записи, выработанного вторым элементом И б. В результате этого в буферном регистре окажетс  записанной информаци  о длине в байтак выполн емой в -насто щий момент Щ1 микро-ЭВМ команды. Если выполн ема  команда однобайтова , то на выходе блока 5 контрол  обращений, который  вл етс  управл юцим выходом устройства, сигнал обращени  к подсистеме программной пам ти не вырабатываетс . Если команда двух-или трехбайтова , то в течение одного или двух машинных циклов ЦП -микро-ЭВМ, отсчет которых ведетс  по тактовому сигналу И сигналу синхронизации, поступающих на блок 5 контрол  обращений, последн   вырабатывает сигнал обращени  к программной пам ти, который выдаетс  на управл ющий выход устройст .ва. После считывани  последнего байта команды блок 5 контрол  обргицений вырабатьшает сигнал сброса, который, поступа  на буферный регистр 4, сбрасывает его. Таким образом, устройство оказываетс  готовым к анализу следующей команды. Сброс блока 5 контрол  обращений и буферного регистра 4 может осуществл тьс  и с помощью сигнапоступающего на блок 5 ла Сброс контрол  обращений. Это необходимо, например, при включении устройства.

Таким образом, сигнал считывани  первого ба(та команды дополн етс  сиг налом обращени  к программной пам ти, который вырабатываетс  при считывании второго и третьего байтов кс иаиды . Совокупность этих сигналов позвол ет легко вьшелить подсистему программной пам ти. Причем большой ее объем 65К байт позвол ет в некоторых случа х значительно облегчить програм мирование.

Блок 5 контрол  обращений представ л ет собой простой цифровой автомат, один из вариантов функциональной .скеуш которого приведен на фиг. 2.

ППЗУ 3 практически может быть реализована на одной микросхеме К556РЕ4.

ППЭУ (анализатор команд) и блок 5 контрол  обращений работают следующим образом.

В момент считывани  центральньвч п.роцессором с шины данных кода команды на выходах программируемого посто нного запоминающего устройства 3 (ППЗУ) по вл ютс  сигналы, соответствующие той команде, код которой находитс  в это врем  на шине данных. ППЗУ прогрс№влируетс  так, что если команда однобайтова , то сигналы отсутствуют на выходах, если команда двухбайтова , то по вл етс  сигнал на выходе младшего разр да, если команда трехбайтова , то сигналы по вл ютс  и на выходе старшего разр да и на-выг ходе младдаего разр да. Таким образом, в момент считывани  первого байта команды в буферный регистр 4 оказываетс  записаннь код, содержащий информацию о том будет ли центральный процессор микро-ЭВМ считывать второй и третий байты команды или нет. Если ко манда однобайтова , то синхроимпульсы с выхода элемента И 9 не пройдут на синхровходы триггеров 8 и автомат останетс  в исходном состо нии. Если команда двух- или трехбайтова , то после приема информации в регистр 4 происходит запись единицы в первый триггер 8. Таким образом, при считывании второго байта команды синхросигнал с выхода элемента И 9 поступит снова на синхровходы триггеров 8 и запишет единицу во второй триггер 8. При считывании третьего байта, если ксилаЕша двухбайтова , то синхросигнал пройдет через элемент 11 и сбросит все триггеры блока контрол  обращений 8, а также регистр 4, если команда двухбайтова , то сброса не произойдет в третий триггер 8 запищетс  единица, а сброс триггеров произойдет через элементы И 12-13 и элемент ИЛИ 11 при поступлении четвертого синхросигнала. Сигналы с выхода второго и третьего триггеров 8 через элемент ИЛИ Ю подаютс  на управл ющий выход устройства и означают, что центральный процессор считьшает второй или третий

байты кс ланды. Сброс всех триггеров может быть произведен также осЯцим сиг налом Сброс через элемент ИЛИ 11.

Таким образом, введение указанных элементов повышает коэффкциеит использовани  оборудовани , что позволит удвоить максимально используемый объем оперативной пам ти микро-ЭВМ.

Claims (2)

1.Устройство дл  адресации пам гти микро-ЭВМ, содержащее регистр информации , выход которого соединен с .информационным выходом устройства,

5 рервый элемент И, первый и второй входы которого соединены соответственно

с тактовым входом и с нхровходсм устройства , отличающеес  тем, что, с целью повьвоени  коэффициента

0 использовани  оборудовани , в устройство введен второй элемент И, посто нное программируемое запск инакхцее устройство , буферный регистр и блок контрол  обращений, при этом группа инфор5 мационных входов регистра информации соединена с входом данных устройства, управл ющий вход регистра информации соединен с выходом первого элемента И, группа адресных входов посто нно0 го программируемого запоминающего устройства соединена с входом данных устройства, группа информационных выходов посто нного программируемого запсмина хцего устройства соединена с

5 группой информационных входов буферного регистра, первый   второй информационные выходы которого соединены с первым и втосвж инфо  лационными входами блока контрол  обращений, выход

0 второго элемента И соединен с синхрО входсм буферного регистра,вход сбро- ; са которого соединен с первым выходом блока контрол  обращений, первый второй и третий входы второго элемента 5 И соединены с входами Ждать, Готов , Считывание первого байта устройства соответственно, третий и четвертый вкода блока контрол  обращений соединены с тактовьм и синхровходом устройства соответственно, п 0 тый вход блока контрол  обращений соединен с входом сброса устройства, второй выход блока контрол  обращений соединен с управл ющим выходом устройства .

5

2.Устройство по п. 1, отличающеес  тем, что блок контрол  обраоцений содержит три триггера, четыре элемента И, два элемента ИЛИ, причем первый и второй входы первого

0 элемента И.соединены с тактовым и синхровходом схемы, а выход - с первым входом второго элемента И и с первьми входами третьего и четвертого элементов И, второй вход второго элег

5 мента И соединен с .вторым информаци