SU752318A1 - Мультиплексный канал - Google Patents

Мультиплексный канал Download PDF

Info

Publication number
SU752318A1
SU752318A1 SU782646888A SU2646888A SU752318A1 SU 752318 A1 SU752318 A1 SU 752318A1 SU 782646888 A SU782646888 A SU 782646888A SU 2646888 A SU2646888 A SU 2646888A SU 752318 A1 SU752318 A1 SU 752318A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
output
input
channel
block
Prior art date
Application number
SU782646888A
Other languages
English (en)
Inventor
Анри Гургенович Шакарян
Герман Арташесович Оганян
Гагик Арутюнович Ягджян
Мамикон Гагикович Оганян
Original Assignee
Предприятие П/Я А-7390
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7390 filed Critical Предприятие П/Я А-7390
Priority to SU782646888A priority Critical patent/SU752318A1/ru
Application granted granted Critical
Publication of SU752318A1 publication Critical patent/SU752318A1/ru

Links

Landscapes

  • Time-Division Multiplex Systems (AREA)

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  ввода-вывода информации в цифровых вычислительнык машинах и системах, в которых взаимосв зь устройств осуществл етс  через магистральный канал или общую шину, Известны мультиплексные каналы, содержащие блок дл  сопр жени  с внешними устройствами, регистр информации, блок местной пам ти, управл ющий блок, регистр дл  хранени  управл ющей информации , блок модификации адресов и счета данных, блок дл  сопр жени  с процессором и блок дл  сопр жени  с оперативной пам тью |lj, Недостатком этих устройств  вл ютс  ограниченные функциональные возможности канала, обусловленные невозможностью работы с процессором, подключенным по магистрали типа обща  шина. Наиболее близким по технической сущ,ности к предлагаемому  вл етс  мультиплексный канал, содержащий регистр уп- равл ющей информации, блок местной пам ти, первый вход и первый выход которого соединены соответственно с вым выходом и первым входом регистра управл ющей информации, блок модификации адресов и счета данных, информационный вход которого соед{гаен со вторым выходом регистра управл ющей информации , а выход - со вторым входом блокп местной пам ти, буферный регистр, блок дл  сопр жени  с внешними устройствами , первый вход и первый выход которого соединены соответственно с первым выходом и первым входом буферного регистра , управл ющий блок, первый, второй , третий, четвертый выходы которого соединены соответственно с управл ющими входами регистра управл ющей информации , блока местной пам ти, блока модификации адресов и счета данных, буфе| ного регистра, п тый выход, первый и второй входы управл5пощего блока соединены соответственно со вторым входом, вторым выходом блока дл  сопр жени  с внешними устройствами и с третьим выходом регистра управл ющей информа ции. Кроме того, этот мультиплексный канал содержит блок дл  сопр жени  с процессором и блок дл  сопр жени  с оперативной пам тью 21. Недостаток этого канала состоит в ограниченных функциональных возможност х , что не позвол ет обеспечить работу канала с процессором, подключенным к. общей магистрали. Цель изобретени  - расширение функ циональных возможностей канала за счет обеспечени  его работы с магистралью типа обща  шина. Поставленна  цель достигаетс  тем, что в мультиплексный канал, содержащий блок сопр жени  с процессором, пер вые. вход и выход которого  вл ютс  первыми входом и выходом канала, ре™ гистр управл ющей информации, блок местной пам ти, первые вход и выход которого соединены соответственно с пер выми выходом и входом регистра управ- Лйсющей информации, блок модификации адресов и счета данных, информационный вход которого соединен со вторым выхО дом регистру, управл ющей информации, а выход - со вторым входом блока мест ной пам ти, буферный регистр, блок соп р жени  с внешними устройствами, пер- вые вход и выход которого соединены соответственно с первыми выходом и входом буферного регистра, управл ющий блбк, первый, второй, третий и четверты выходы которого соединены соответствен но со вторым, входом регистра управл ющей информации, третьим входом блока местной пам ти, управл ющим входом .блока модификации адресов и счета данных и вторым входом буферного регистра , п тый выход и первый и второй входы управл ющего блока соединены соот ветственно со вторыми входом и выходом блока сопр жени  с внешними устройствами и с третьим выходом регистра управл ющей информации, третьи вход и выход блока сопр жени  с внещними уст ройствами  вл ютс  соответственно вторыми входом и выходом канала, введены регистр команд н -состо ний, регистр адреса , регистр выходной информации, причем вторые вход и выход блока сопр жени  с процессором соединены соответст- венно с первыми выходом и входом ре л истра команд и состо ний, второй выход и второй вход которого соединены соот ветствэнно с третьим входом н шестым 7 84 выходом управл ющего блока, третий и четвертый входы блока сопро жени  с процессором соединены соответственно с выходом блока модификации адресов и счета данных и выходом регистра выходной информации, первый вход которого соединен с четвертым выходом регистра управл ющей информации, п тый выход которого соединен с третьим выходом бло ка сопр жени  с процессором и третьим входом буферного регистра, второй выход которого соединен с п тым входом блока сопр жени  с процессором и треты им входом регистра управл ющей тюфор- мадии, четвертый и п тый входы которого соединены соответственно с четвертым выходом блока сопр жени  с процессором и выходом регистра адреса, первый вход которого соединен с п тым выходом блока сопр жени  с процессором, шестой выход которого соединен с четвертым входом управл ющего блока, седьмой , восьмой и дев тый выходы которого соединены с соответственно со вторы- ми входами регистра адреса, регистра выходной информации и шестым входом блока сопр жени  с процессором. На чертеже показана блок-схема мулй«. типлексного канала. : Мультиплексный канал содержит блок 1 сопр жени  с процессором, регистр 2 команд и состо ний, в котором хран тс  .код команды ввода-еьшода, признак готовности , признак результата, признаки прерываний и признак уточнени  прерывани , регистр 3 адреса, содержащий регистр адреса внешнего устройства и буферный регистр адреса первого командного слова канала, регистр 4 выходной ин рмации, содержащий регистр слова состо ни  канала и регистр кода прерыва- ни , управл ющий блок 5, регистр 6 уп- равлшощей информации, содержащий регистры дл  хранени  адреса командного слова канала, адреса внешнего устройст ва, кода операции, счета байтов, адреса данных, блок 7 модификации адресов и счета данных, буферный регистр 8, содер жащий регистр абонента н регистр канала , блок Э местной пам ти и блок 1О сопр жени  с внешними устройствами. Устройство работает следующим образом , Работа мультиплексного канала запускаетс  в результате последовательных операций в магистральном канале. При задании команды Начать ввод вьтод процессор (на чертеже не показан) загру5 жает через блок 1 в регистр 3 адрес первого командного слова канала и адрес внешнего устройства, а регистр 2 - код команды ввода-вывода. При этом управл щим блоком 5 сбрасываетс  признак го- товности в регистре 2. Код команды ввода-«ывода с выхода Ьегистра 2 поступает на вход управл ющего блока 5. После окончани  текущего Цикла передачи данных адрес первого командного слова канала и адрес внеш- йего устройства записываютс  из регист ра 3 в регистр 6, Управл ющий блок 5 Ьыдает сигнал, запускающий выборку бло tcoM 1 командного слова канала из one- ративной пам ти (на чертеже не показано ) в регистр 6 в режиме пр мого доступа . В процессе выборки блок 7 модифицирует адрес командного слова канала. Блоком 10 осуществл етс  выборка одного из внешних устройств (на чертеже не показаны) по адресу, содержащемус  в регистре 6, и выдача кода операции. ; Управл ющий блок 5 устанавливает в регистр 2 признак результата, отражающий возможность вьгаолнени  команды Начать ввод-вывод при текущих состо  ни х канала, подканала и внешнего устройства , С установкой признака результата восстанавливаетс  признак готовности в регистре 2. При мультиплексном режиме работы управл юща  информаци  из регистра 6 и блока 7 записываетс  в соответствующую  чейку блока 9. После выдачи команды Начать вводвывод процессор периодически анализирует информацию, содержащуюс  в регистре 2 в ожидании формировани  признака результата, завершение которого определ етс  по установке признака гото ности в регистре 2. Операци  ввод-«ывода продолжаетс  мультиплексным каналом после по влени  запроса от внешнего устройства, поступающего через блок Ю в управл ющи блок 5. Полученный от внешнего устройства адрес через регистр 8 записьгоаетс  в регистр 6 и используетс  дл  выборки управл ющей информации операции вводавывода из блока 9 в регистр 6. При операции чтени  байт данных, выданный устройством, через блок Ю загр жаетс  в регистр 8. Управл ющий блок 5 выдает в блок 1 сигнал, запускающий операцию записи на магистральном канале . В режиме пр мого доступа байт данных из регистри. 8 загружаетс  в опера- 18 тивную пам ть по адресту, хран щемус  в регистре 6. После этого по сигналу, поступившему от управл ющего блока 5, блок 7 модифицирует адрес данных и счет байтов. Выполнение мультиплексным каналом операции записи осуществл етс  аналогично выполнению операции чтени . В процессе передачи данных, при наличии соответствующих признаков в регистре 6, мультиплексный канал выполн ет зацепление по данным или по команде. Управл ющий блок 5 выдает указание, по которому блок 1 осуществл ет чтение очередного командного слова канала из оперативной пам ти в регистр 6 в режиме пр мого доступа. При окончании передачи данных или при аппаратных ошибках управл ющий блок 5 устанавливает в регистре 2 признак прерывани . С выхода регистра 2 признак прерывани  поступает на вход блока 1, который (формирует запрос на| прерывание в магистральном канале. При обслуживании прерывани  процессор через блок 1 читает содержимое регистра 2 и анализирует причину прерывани . В случае прерывани , обусловленного окончанием передачи данных, процессор имеет возможность через блок 1 установить в регистре 2 признак утошени  прерывани , по которому управл5иощий блок 5 организует формирование слова состо ни  канала и кода прерывани  (адреса внешнего устройства дл  которого сформулировано прерывание в регистре 4). По окончании формировани  слова состо ни  и кода прерывани  управл ющий блок 5 устанавливает признак готовности в регистре 2. Установив признак уточнени  прерывани , процессор периодически анализирует регистр 2 в ожидании завершени  формировани  слова состо ни  канала и кода прерывани , признаком чего  вл етс  восстановление признака готовности. После этого процессор имеет возможность через блок 1 обратитьс  к регистру 4 дл  чтени  слова состо ни  канала и кода прерывани . Восстановление признака готовности в регистре 2 сопровождаетс  сбросом кода операции, признака прерывани , отражающего окончание передачи данных, и призна. ка уточнени  прерывани . При сброшенном признаке готовности в регистре 2 мультиплексного канала вы-
дача процессором команд мупьтитшексно му каналу запрещена.
Таким образом, мультиплексный канал благодар  введению новык блоков может быть использован в системак, где св зь мелоду устройствами осуществл етс  че рез магистральный канал или общую шину Тем самым обеспечиваетс  возможность использовани  в таких системах внешних устройств, подключенных к интерфейсу
ввода-вывода ЕС ЭВМ. Кроме того, при выполнении мультиплексным каналом операции ввода-вывода имеетс  возможность использовани  подключенных к магистральному каналу внешних запоминающих устройств.

Claims (1)

1.Патент США № 3336582; кл. 34О-172.5, 1968.
2,Авторское свидетельство СССР № 525079, кл. Q Об F 3/О4, 1974 (прототип).
SU782646888A 1978-07-17 1978-07-17 Мультиплексный канал SU752318A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782646888A SU752318A1 (ru) 1978-07-17 1978-07-17 Мультиплексный канал

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782646888A SU752318A1 (ru) 1978-07-17 1978-07-17 Мультиплексный канал

Publications (1)

Publication Number Publication Date
SU752318A1 true SU752318A1 (ru) 1980-07-30

Family

ID=20778001

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782646888A SU752318A1 (ru) 1978-07-17 1978-07-17 Мультиплексный канал

Country Status (1)

Country Link
SU (1) SU752318A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0402054A2 (en) * 1989-06-09 1990-12-12 International Business Machines Corporation Command delivery for a computing system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0402054A2 (en) * 1989-06-09 1990-12-12 International Business Machines Corporation Command delivery for a computing system
EP0402054A3 (en) * 1989-06-09 1992-08-05 International Business Machines Corporation Command delivery for a computing system

Similar Documents

Publication Publication Date Title
US4271466A (en) Direct memory access control system with byte/word control of data bus
JP2573566B2 (ja) バスコンバータ
US5438665A (en) Direct memory access controller for handling cyclic execution of data transfer in accordance with stored transfer control information
US4930065A (en) Automatic data channels for a computer system
US4658349A (en) Direct memory access control circuit and data processing system using said circuit
JPH0760423B2 (ja) データ転送方式
CA1297198C (en) Program mode access control system
GB1423409A (en) Input/output system for a microprogramme digital computer
JPS60142439A (ja) ストアバツフア装置
US4460972A (en) Single chip microcomputer selectively operable in response to instructions stored on the computer chip or in response to instructions stored external to the chip
KR100288177B1 (ko) 메모리 액세스 제어 회로
JPH01120660A (ja) マイクロコンピュータ装置
SU752318A1 (ru) Мультиплексный канал
US6938118B1 (en) Controlling access to a primary memory
KR19980056298A (ko) 환형 큐를 이용한 동적 데이터 블럭 전송 장치 및 방법
US4503498A (en) Multiprocessor cratecontroller
JP2615677B2 (ja) 共用拡張記憶制御方式
SU491951A1 (ru) Селекторный канал
JPH0222748A (ja) 不揮発生メモリ制御回路
JPS633392B2 (ru)
JPS6230455B2 (ru)
SU886000A1 (ru) Устройство дл обработки прерываний
SU545981A1 (ru) Селекторный канал
SU1029175A2 (ru) Селекторный канал
JPS6019816B2 (ja) マイクロプログラム制御アダプタ