SU1520528A1

SU1520528A1 - Устройство адресации пам ти

Info

Publication number: SU1520528A1
Application number: SU884439899A
Authority: SU
Inventors: Александр Иванович Горбунов; Любовь Андреевна Кириллова; Александр Иванович Ляхов; Эдуард Васильевич Щенов; Владимир Витальевич Разумов
Original assignee: Предприятие П/Я А-3517
Priority date: 1988-04-29
Filing date: 1988-04-29
Publication date: 1989-11-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах на основе микроЭВМ. Цель изобретени - расширение области применени . Устройство содержит регистр 1 команд, операционный блок 2, дешифратор 3 команд, блок 4 формировани адреса микрокоманд, блок 5 пам ти микрокоманд, регистр 6 микрокоманд, элементы И 7, 10, 18, элементы ИЛИ 8, 16, 17, элемент НЕ 14, триггеры 9, 13, 15, дешифратор 11 адреса микрокоманд, элемент И-ИЛИ 12, регистры 19, 20 слова состо ни процессора, мультиплексор 21. Поставленна цель достигаетс за счет расширени области адресуемой пам ти. 4 ил.

Description

Л

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных системах на основе микроэвм дл увеличени объема непосредственно адресуемой пам ти Целью изобретени вл етс расширение области применени за счет увеличени объема подключаемой оперативной пам ти.

На фиг.1 представлена функциональна схема устройства; на фиг.2- 4 - временные дI aгpaммы, по сн ющие работу устройства.

Устройство содержит регистр 1 команд , операционный блок 2, дешифратор 3 команд, блок 4 формировани адреса микрокоманд, блок 5 пам ти микрокоманд , регистр 6 микрокоманд, элемент И 7, элемент ИЛИ 8, триггер 9, элемент И 10, дешифратор 11 адреса микрокоманд, элемент И-ИЛИ 12, триггер 13, элемент НЕ 14, триггер 15, элементы ИЛИ 16 и 17, элемент И 18, регистры 19 и 20 слова состо ни процессора , мультиплексор 21, вход 22 кода команды устройства, вход начальной установки 23 устройства, установочные входы 24 и 25 устройства, выходы 26-30 устройства, св зи 31-55 между элементами устройства.

В состав св зи 55 входит восемь разр дов 55.1-55.8.

Устройство работает следующим образом .

При адресации пам ти формируютс четьфе дополнительных разр да адреса магистрали за счет изменени кода старшего байта слов& состо ни процессора , что позвол ет обращатьс к 16 банкам пам ти.

При выполнении команд с байтовыми операци ми обращение за операндом производитс в ту же пам ть, откуда выбрана команда (тот же банк пам ти) При вьшолнении команд с полными словами обращени за операндом производитс также в ту пам ть, откуда выбрана команда, если разр д адресации байта (00 разр д магистрали) находитс в нулевом состо нии, и обращение за операндом происходит к пам ти адрес которой зависит от входного кода второго регистра слова состо ни процессора, если разр д адресации байта (00 разр д магистрали) находитс в единичном состо нии.

При выборе команды обращение производитс к пам ти, адрес которой

0

5

0

5

0

5

0

5

зависит от выходного кода первого регистра слова состо ни процессора и не зависит от состо ни разр да, адресации байта (00 разр д магистрали ) .

Формирование дополнительных четырех разр дов адреса происходит в четырех основных режимах: выдача адреса команды; выдача адреса данных; формирование нового адреса по команде возврата из программыJ формирование адреса по возврату из прерывани .

Рассмотрим первый режим работы устройства, т.е. вьщачу адреса команды (фиг.2). В этом режиме формируютс дополнительные разр ды адреса команды. При этом команда может быть небайтова или байтова . В обоих случа х признаком начала выдачи адреса команды вл етс микроадрес 727-й микропрограммы. Как только на входе дешифратора 11 (31 вход на фиг.2) по вл етс микроадрес 727, на четвертом выходе дешифратора 11 (32 выход на фиг.2) формируетс положительный импульс. По переднему фронту этого импульса устанавливаетс в единичное состо ние триггер 15 (в нулевое состо ние триггер 15 устанавливаетс при включении питани сигналом, поступаюпщм на вход 25 устройства), При этом на инверсном выходе триггера 15 по вл етс низкий уровень, который поступает на второй вход элемента ИЛИ 17, а далее на второй вход элемента И 18. Таким образом на выходе (34-й выход на фиг.2) элемента И 18 также будет низкий уровень, который поступает на управл ющими вход мультиплексора 21. При наличии низкого уровн на управл ющем входе мультиплексора 21 на выход мультиплексора пропускаетс информащ с регистра 19 (35- 38 выходы на фиг.2). При вьздаче адреса небайтовой команды на выходы 27-30 устройства в дополнительные разр ды адреса передаетс двоичный код с выхода регистра 19 (разр ды 08, 09, 10, 11 регистра слова состо ни процессора (ССП) микроЭВМ).

Если команда байтова , то как и в известном устройстве команда и дан- йые выбираютс из одной и той же пам ти. В устройстве выход триггера 9 поступает на первый вход элемента ИЛИ 17. При этом триггер 9 устанавливаетс в единичное состо ние по переднему фронту импульса, поступающего с выхода элемента И 7, Далее импульс низкого уровн с выхода триггера 9 (выход 43 на фиг.2) поступает на управл ющий вход мультиплексора 21. Поэтому на выход мультиплексора при вьшолнении байтовой команды передаетс выход регистра 19 как при выдаче адреса команды, так и при вьщаче адреса данных. Регистр 19 формирует четыре дополнительных разр да адреса команды. На временной диаграмме (фиг.2) дл примера приведены коды j pec 472, по которому происходит чте1010 и 1100, которые вьвдаютс с выходов регистра 19 (выходы 35-38 на фиг.2).

Второй режим работы устройства адресации пам ти - выдача адреса данных, отличаетс только тем, что

передача кода на выход мультиплексора 21 происходит либо с регистра 19, либо с регистра 20, который формирует четыре дополнительных разр да адреса данных, в зависимости от состо ни 00 разр да адреса. На фиг.З приведено два состо ни 00 разр да (вход 44). При низком уровне 00 разр да на выходе мультиплексора 21 устанавливаетс код регистра 19, т.е. 1010, а при высоком уровне 00 разр да на выходе мультиплексора 2.1 устанавливаетс код регистра 20, т .е. 1110. Таким образом, данные выбираютс .из той же пам ти, откуда выбрана и команда, при низком уровне 00 разр да , и данные выбираютс из пам ти, котора определ етс выходнвм входом, регистра 20, при высоком уровне 00- разр да магистрали.

В третьем и четвертом режимах ра- :боты устройства адресации пам ти происходит формирование нового кода в регистрах 19 и 20. При этом формирование нового кода происходит при возврате из подпрограммы по командам RTT,RTI и занесении нового слова состо ни процессора из стека в регистр ССП, а также при возврате

из прерьюани путем занес ени нового слова ССП из стека в регистр ССП. На фиг.4 приведена временна диаграмма работы устройства адресации пам ти в режимах формировани нового адреса по команде Возврат из подпрограммы и по возврату из прерывани .

ние нового слова состо ни процессора из стека. При этом на первом выходе дешифратора 11 (выход 50 на фиг.4) сформируетс положительный

20 импульс. Таким образом на одном из входов элемента И-ИЛИ 12 по вл етс два высоких уровн , а значит на выходе элемента И-ИЛИ 12 сформируетс положительный импульс {выход 54 на

25 фиг.4), по переднему фронту которого запишетс новый код в регистры 19 и 20. При этом вход 55 регистров 19 и 20 условно на фиг.1 обозначен одной линией, а его состав на фиг. 4

30 расшифровываетс : -на вход регистра 19 поступают 08, 09, 10 и 11 разр ды нового ССП из стека ( входы 55.1, 55.2, 55.3, 55.4 на фиг. 4), а на третий вход регистра 20 поступают 12,- 13, 14 и 15 разр ды нового ССП из

35

40

45

50

55

стека (входы 55.5, 55.6, .55.7, 55.8 на фиг.4)

По вление микроадреса 4б6 на входе дешифратора 11 (31 вход на г. 4) означает, что начинает считыватьс старое слово состо ние процессора при возврате из прерывани ..При этом на втором выходе дешифратора Ц (51 выход на фиг. 4).сформируетс положительный импульс, по переднему фронту которого запишетс код воз врата из прерьшани .

Claims

Формула изобретени

Устройство адресации пам ти, содержащее регистр команд, операционный блок, дешифратор команд, блок формировани адреса микрокоманд, блок пам ти микрокоманд, регистр микрокоманд , два элемента И, элемент ИЛИ, триггер, причем вход кода команды устройства подключен к информацион-

2 ,0528о

По вление микроадреса 230 на входе дешифратора 11 (31-й вход на фиг. 4) означает, что начинает исполн тьс команда Возврат из подпрограммы (RTT или RTI). После этого на третьем выходе дешифратора 11 (52 выход на фиг.4) сформируетс положительный импульс, передний фронт которого .Q установит в единичное состо ние триггер 13 (в нулевое состо ние триггер 13 устанавливаетс при включении питани ) . Через некоторое врем на входе дешифратора 11 по витс микроадние нового слова состо ни процессора из стека. При этом на первом выходе дешифратора 11 (выход 50 на фиг.4) сформируетс положительный

0 импульс. Таким образом на одном из входов элемента И-ИЛИ 12 по вл етс два высоких уровн , а значит на выходе элемента И-ИЛИ 12 сформируетс положительный импульс {выход 54 на

5 фиг.4), по переднему фронту которого запишетс новый код в регистры 19 и 20. При этом вход 55 регистров 19 и 20 условно на фиг.1 обозначен одной линией, а его состав на фиг. 4

0 расшифровываетс : -на вход регистра 19 поступают 08, 09, 10 и 11 разр ды нового ССП из стека ( входы 55.1, 55.2, 55.3, 55.4 на фиг. 4), а на третий вход регистра 20 поступают 12,- 13, 14 и 15 разр ды нового ССП из

5

0

5

0

5

стека (входы 55.5, 55.6, .55.7, 55.8 на фиг.4)

По вление микроадреса 4б6 на входе дешифратора 11 (31 вход на г. 4) означает, что начинает считыватьс старое слово состо ние процессора при возврате из прерывани ..При этом на втором выходе дешифратора Ц (51 выход на фиг. 4).сформируетс положительный импульс, по переднему фронту которого запишетс код воз врата из прерьшани .

Формула изобретени

Устройство адресации пам ти, содержащее регистр команд, операционный блок, дешифратор команд, блок формировани адреса микрокоманд, блок пам ти микрокоманд, регистр микрокоманд , два элемента И, элемент ИЛИ, триггер, причем вход кода команды устройства подключен к информацион-

ному входу регистра команды,выход которого подключен к первому входу дешифратора команд и к информационному входу операционного блока, выход которого подключен к первому выходу устройства, первый и второй выходы дешифратора команд подключены соответственно к первому входу первого элемента И и к первому входу блока формировани адреса микрокоманд , первый выход которого подключен к второму входу дешифратора команд и к второму входу первого элемента И, выход которого подключен к входу установки в 1 первого триггера , второй выход блока формировани адреса микрокоманд подклкгчен к адресному входу блока пам ти микрокоманд , выход которого подключен к информационному входу регистра микрокоманд , первый выход которого подключен к управл ющим входам блока фop шpoвaни адреса микрокоманд, регистра команд и операционного блока, выходы с второго по п тый регистра микрокоманд подключены соответственно к входам с первого по четвертый второго элемента И, вьйсод которого подключен к первому входу первого элемента ИЛИ, выход которого подключен к входу установки в О первого триггера, отличающеес тем,что, с целью расширени области применени за счет увеличени объема подключаемой оперативной пам ти, в него введены два элемента ИЛИ, элемент И, элемент И-ЩТИ, элемент НЕ, двй триггера, мультиплексор, дешифратор ад|реса микрокоманд и два регистра слова состо ни процессора, причем выход трет1эего элемента И подключен к управл ющему входу мульти плексора, первый и второй ннформ ци- онныё входы которого подключены со10

15

520528В

ответственйо к выходам первого и второго регистров слова состо ни процессора, информационные входы, синхровходы и входы начальной установки которых подключены соответственно к выходу операционного блока, выходу элемента И-ИЛИ и к первому входу начальной установки устройства , разр ды с первого по четвертый выхода мультиплексора подключены соответственно к выходам устройства с второго по п тый выход блока формировани адреса микрокоманд подключен к входу дешифратора адреса микрокоманд , первьй и второй выходы которого подключены к входам первой группы элемента И-ИЛИ,.второй вход и выход которого подключены соответственно к выходу второго триггера и к первому входу установки в О второго триггера, третий вькод дешифратора микрокоманд через элемент НЕ подклнзчен к входу установки в 1 второго триггера, четвертый выход дешифратора микрокоманд подключен к входу установки в 1 третьего триггера , вход установки в 0 и выход которого подключены соответственно к выходу второго элемента ИЛИ и к первому входу третьего элемента ИЛИ,

второй вход и выход которого ПОДКЛЮ

чены соответственно к выходу первого триггера и к первому входу третьего элемента И, второй .вход которого п од- ключен к выходу младшего разр да операционного блока, первый вход начальной установки устройства подключен к второму входу первого элемента ИЛИ, второму входу установки в О второго триггера и к первому входу второго элемента ИЛИ, второй и третий входы которого подключены соответственно к первому и второму установочным входам устройства.

20

25

30

35

40

Фи&,2

фиг.З

фцг. fy