SU955058A1 - Микропрограммное устройство управлени - Google Patents

Description

1 Изобретение относитс  к автоматике и вычислительной технике, в частности к многотактным микропрограммным уст-г ройствам управлени  с контролем « ункцисшировани  и восстановлением при сбо х. Известно микропрограммное устройство управлени  с исправлением ошибок, содержащее блок пам ти микропрограмм, ре гистры адреса и микрокоманд, регистр адреса повтора, триггер, узел контрол  и элементы И l. Недостаток указанного устройства низка  экономичность, обусловленна  использованием ассоциативного запомина1ошего устрЬйства дл  хранени  контрольных признаков. Наиболее близким к преппйгаемому по технической сущности и достигаемому положительному эффекту к предлагаемому  вл етс  микропрограммное устройство управпени , которое содержит регистры адреса и микрокоманд блок пам ти,блок формировани  установочных сигналов и управл емый генератор импульсов, первый вход которого соединен с первым исходом блока пам ти, второй выход которого соединен с информационным входом регистра микрокоманд, выход и вход синхронизации которого соединены соответственно с выходом устройства и первым выходом управп емого генератора импульсов , второй выход которого соединен с первым входом блока формировани  установочных сигналов, первый выход которого соединен со входом синхронизации ре4 гистра адреса, информационный вход которого соединен с входом адреса устройства 2Q. Недостатком известного устройства  вл етс  низка  достоверность функционировани , обусловленна  отсутствием контрол  считывани  микрокоманд из бло на пам ти и выполнени  микропрограмм операций, а также восстановлени  правиль-. кого функционировани  при сбо х. Цель изобретени  - повышение достоверности функционировани  устройства.1 Поставпенна  цель достигаетс  тем, что микропрограммное устройство управлени , содержащее регистр адреса и регистр микрокоманд, блок пам ти, блок формировани  установочных сигналов и управл емый генератор ил-шульсов, первый вход которого соединен с первым вы ходом блока пам ти, второй выход которого соединен с информационным входом регистра команд, выход ксторого подключен к выходу устройства, а вход синхронизации - к первому выходу управл емого генератора импульсов, второй выход которого соединен с первы входом блока формировани  установочных сигналов, первый выход которого соединен с входом синхронизации регистра адреса , информационный вход которого соединен с входом адреса устройства, допо нительно содержит блок коммутации, накапливающий сумматор, триггер, регистр адреса повтора, четыре блока элементов И, два блока элементов ИЛИ, элемент НЕ элемент ИЛИ и дешифратор, причем инфор мационный вход .регистра адреса повтора соединен с выходом регистра адреса и первым входом первого блока элементов И, вход синхронизации - с вторым выходом- блока формировани  установочных сигналов, выход регистра адреса повтора подключен к первому входу второго блока элементов И, выход которого соединен с первым входом первого блока эл ментов ИЛИ, второй вход которого соеди нен с выходом первого блока элементов И, выход первого блока элементов ИЛИ подключен к адресному входу блока пам  ти, первый, второй, третий и четвертый выходы которого соединены с соответствующими входами блока коммутации, п .тый и шестой выходы - с первым и вторым входами дешифратора, стробирующий вход которого подключен к первому выходу управл емого генератора импупьсов.у первый и второй выходы дешифратора сое динены с одноименными входами элемента ИЛИ, выход которого соединен с п тым входом блока коммутации, шестой и седьмой входы которого подключены со ответственно к третьему и четвертому выходам дешифратора, выход блока, коммутации соединен с первым входом третьего блока элементов И, второй вход ко торого соединен с выходом второго блока элементов ИЛИ, первый вход которого подключен к входу логических условий устройства, второй вход - через элемент НЕ к третьему выходу дешифратора, второй выход которого соединен со вторым входом блока формировани  установочных сигналов, третий вход которого соединен с выходом элемента и входом управл емого генератора, импульсов, третий выход блока формировани  установочных сигналов соединен с первым входом четвертого блока элементов И, четвертый выход - с нулевым входом триггера и установочным входом накап .ливающего сумматора, выход которого подключен к второму входу четвертого блока элементов И, выход которого соединен с единичным входом триггера, единичный выход которого соединен с четвертым входом блока формировани  входных сигналов и вторым входом второго блока элементов И, нулевой выход триггера соединен со вторым входом первого блока элементов И и п тым входам бпокка формировани  установочных сигналов. Блок коммутации содержит шифратор, выходы которого соединены с первыми входами S блоков элементов И, выходы которых соединены со входами соответствующих 5 элементов ИЛИ, вторые входы .5 блоков элементов И соединены с первым и вторым входами блока, вход дешифратора подключен к выходу {S+l)-ro блока элементов И, первый вход которого подключен к первому входу (S+2)-ro блока элементов И и  вл етс  четвертым входом блока коммутации, третий вход блока коммутации подключен к первому входу (5+3)-го блока элементов И, второй вход которого соединен с выходом (S+1 )-го элемента ИЛИ, первый вход которого соединен с п тым входом блбка коммутации и через первый элемент задержки с вторым входом (5+2)-го блока элементов И, выход которого подключен к первому входу блока 5 элементов ИЛИ, второй вход которого подключен к выходу (53)-го блока элементов И, третий вход - к выходам S элементов ИЛИ, а выход блока 5 элементов ИЛИ  вл етс  выходом блока коммутации, шестой вход блока коммутации подключен к второму входу (S+l)-ro элемента ИЛИ третий вход которого через второй элемент задержки соединен с вторым входом (5 +1)-го блока элементов И и 51вл етс  седьмым входом блока коммутации. Блок формировани  установочных сигналой содержит три элемента И и три элемента задержки,- причем первый вход блока подключен к первому ъхору первого элемента И, второй вход которого подключен к п тому входу блока и первому входу второго элемента И, второй вход которого через первый эпемент задержки подключен к второму входу блока и первому входу третьего элемента И, вто)рой вход которого подключен к первому входу блока , выход третьего элемента И через второй эпемент задержки подключен к четвертому выходу блока, третий вход бпсн ка через третий элемент задержки подключен к третьему выходу блока, выход первого элемента И подключен к первому выходу блока, выход второго элемента И подключен к второму выходу блока. На фиг. 1 изображена функциональна  схема устройства; на фиг. 2 - функциональна  схема блока коммутации; на фиг. 3 - функциональна  схема управл емого генератора; на фиг. 4 - форллаты выполн емых микрокоманд. Микропрограммное устройство упра&лени  (фиг. 1) содержит вход 1 адре ,са устройства, регистр 2 адреса, регистр 3 адреса повтора, блоки 4 и 5 элементов И, блок 6 элементов ИЛИ, блок 7 пам ти с выходами 8-13 операционного пол , пол  адреса, пол  логических уеловий , пол  числа тактов выполнени  микрокоманды и пол  меток, дешифратор 14, элемент ИЛИ 15, блок 16 коммутации, вход 17 сигналов логических условий элемент НЕ 18, блок 19 элементов ИЛИ, регистр 20 микрокоманд, блок 21 элементов И, накапливающий сумматор 22, элемент И 23, триггер 24, управл емый генератор 25, блок 26 формировани  установочных сигналов, элемент И 27, эпементы 28 и 29 задержки, элемент И 30, элемент 31 задержки и элемент И 32. Блок 16 коммутации (фиг. 2) содергжкт блоки 33 по m .элементов И, элементы ИЛИ 34, блок 35 элементов И, шифратор 36, элемент 37 задержки, элемент ИЛИ 38,блок 39 элементов И, блок 40 элементов ИЛИ, элемент 41 задержки и блок 42 элементов И. Управл емый генератор 25 (фиг; 3) содержит блок 43 элементов И, элемейт НЕ 44, элемент ИЛИ 45, генератор 46 тактовых импульсов, формирователь 47, элемент 48 задержки, элемент НЕ 49, вычитающий счетчик 50, элемент И 51. Форматы микрокоманд (фиг. 4) содержит операционное поле 8, поле 9 адреса попе 10 логических условий, попе 11 числа тактов выполнени  микрокоманды, поле 12 и 13 меток. Предлагаемое устройство работает сл дующим образом. В исходном состо нии регистры, блоки , сумматор и триггер наход тс  в нулевом состо нии. Устройство имеет два режима работы: нормальное функционирование с контролем , а также восстановление при обнаружении сбоев. В режиме нормального функционировани  выполнение микропрограмм осуществл етс  следующим образом, На вход элемента И ЗО поступают единичные сигналы и его единичный выходной сигнал разрешает запись адреса со входа 1 в регистр адреса. По этому адресу, поступающему через блоки 4 и 6 элементов И и ИЛИ на адресный вход блока 7 пам ти считываетс  микрокоманда на выходы 8-13. Операционна  часть микрокоманды записываетс  с выхода 8 в регистр 20 микрокоманд и поступает „а выход устройства. Запись осуществл    по единичному сигналу с выхода управл емого генератора. Одновременно дешифратором 14 осуществл етс  дешифрование кода меток 12 и 13. Выходные импульсы дешифратора определ ют формат считанной микрокоманды. Если считана микрокоманда формата Ф4 и триггер 24 сохран ет нулевое состо ние, то единич„ый сигнал с вьпсода элемента И 32 раз-, решает запись в регистр 3 адреса повторл , с которого можно будет начать восстановление при сбо х в последующих микрокомандах . Если на выходе элемента ИЛИ 15 по вл етс  единичный сигнал , , ,.и.,..„.„ мп..„...«.„ „. „.. (форматы ФЗ и Ф4), то управл емый ге- нератор 25 настраиваетс  на выполнение микрокоманды в течение числа тактов. заданных кодом на выходе 11 блока пам ти 7. В противном случае управл емый генератор настраиваетс  на выполнение однотактной микрокоманды. После этого сигнал, поступающий на вход элемента И с выхода управл емого генератора 25, становитс  равным нулю и начинаетс  выполнение микрокоманды. По истечении заданного числа тактов на указанном выхог де управл емого генератора вновь по вл етс  единичный сигнал и повтор ютс  описанные, действи , начина  с момента приема в регистр 2 адреса следующей микрокоманды. В устройстве осуществл етс  контроль считывани  микрокоманд и выполнение участков микропрограмм в каждом такте считывани  многотактных микрокоманд форматов ФЗ и Ф4. С этой целью с помошью блока 16 коммутации и накапливающего сумматора 22 в каждом такте

формируетс  KoHTjjoribHoe соотношение, которое при правильном функционировании в контрольных точках должно быть равно нулю. Формирование контрольного соот ношени  осуществл етс  следующим образом . Если считываетс  микрокоманда формата Ф1, то единичный 1мпушьс второго выхода дешифратора 14 вызывает подачу на выход блока коммутации одну из комбинаций разр дов выходов 8 и 9, зада ваемую кодом на выходе 11, и с некоторой задержкой - контрольный код выхода 1О блока 7 пам ти. Эти коды проход т без изменени  через блок 21 элементов И и суммируютс  сумматором 22.. На ЭЬ1Ходах всех элементов ИЛИ блока 19 в этом такте наход тс  единичные сигналы, определ емые единичным выходным сигналом элемента НЕ 18.

Если считываетс  микрокоманда ветвлени  (формат Ф2), то соответствующим выходным импульсом дешифратора 14 на входе блока 16 коммутации обеспечиваетс  подача кода провер емых логических условий с выхода 10 на выход. элемента НЕ 18. При этом нулевой сигнал и сигналы логических условий через блок 19 элементов ИЛИ поступают на вход блока

21элементов И. Таким образом, на вход сумматора 22 в этом такте поступает . код провер емых логических условий, модифицированный сигналами логических условий со входа 17. Это позвол ет обнаруживать ошибки при ветвлени х.

При считывании многотактных микрокоманд форматов ФЗ и Ф4 на выходе элемента ИЛИ 15 возникает импульс, вызывающий подачу на выход блока 16 коммутации контрольного кода с выхода 10 блока 7 пам ти и с некоторой задержкойкода с выхода 11. Эти коды без изменений проход т через блок 21 элементов И на вход сумматора 22 и суммируютс  с его содержимым. Затем на вход элемента И 23 с выхода элемента ИЛИ 15 поступает импульс опроса состо ни  сумматора 22, задержанный элементом 29 задержки блока 26 формировани  установочных сигналов. Если состо ние сумма-г тора 22 нулевое, что соответствует отсутствию сбоев, то триггер 24 остаетс  в нулевом состо нии и устройство продопхшет Нормально функционировать. Если же при опросе состо ние сумматора

22не ьгу евое, что свидетельствует о происшедшем сбое с момента прет11Дущего контрол , то триггер 24 устанавливает с  в единичное состо ние и устройство переходи-т в режим восстановлени .

Нулевой сигнал на нулевом выходе триггера 24, поступающий на входы элементов И ЗО и 32, не разрешает запись адреса следующей микрокоманды в регистр 2, а при считывании микрокоманды формата Ф4 новый адрес повтора в регистр 3 из регистра 2 также не перезаписываетс . Адресный вход блока 7 пам ти через блоки 5 и 6 элементов И и ИЛИ соедин етс  с выходом регистра 3 адреса повтора. Осуществл етс  считывание микрокоманды формата Ф4 по адресу из регистра 3. Так как триггер 24 находитс  в единичном состо нии, то единичный импупьс с выхода 3 дешифратора 14 вызывает по вление импульса на выходе элемента И 27. Элемент 28 задержки задерживает этот импульс до момента окончани  процессов установлени  и опроса состо ни  сумматора 22 и затем устанавливает его и триггер 24 в нулевое состо ние . Адресный вход.блока 7 пам ти при этом снова подключаетс  к выходу регистра 2. через открытые элементы И . блока 4 и блока 6 элементов ИЛИ. Тем самым осуществл етс  восстановление исходного состо ни  средств контрол  и осуществл етс  выполнение участка микропрограммы , на котором произошел сбой. После заданного числа попыток восстановлени  фиксируетс  отказ с помощью схем {не показаны).

Потактовое формирование контрольного соотношени , позвол ет контролировать считывание микрокоманд из. блока пам ти , обнаруживать ошибки при ветвлени х, а также пропуски или выполнение лишних микрокоманд на всех участках микропрограмм . Это позвол ет существенно повысить достоверность функционировани  устройства .

Claims (3)

1. Микропрограммное устройство управлени , содержащее регистр адреса и регистр микрокоманд, блок пам ти, блок формировани  установочных сигналов и управл емый генератор импульсов, первый вход которого соединен с первым выходом блока пам ти, второй выход которого соединен с информационным, входом регистра микрокоманд, выход которого подключен к выходу устройства, а вход синхронизации - к первому выходу управл емого генератора импульсов, второй выход которого соединен с первым входом блока формировани  установочных сигналов, первый выход которого соединен с входом синхро ниэации регистра адреса, информационный вход которого соединен с входолл адреса устройства, отличающеес  тем что, с цепью повышени  достоверности функционировани  устройства, оно допопнитепьно содержит бпок коммутации, накапгшвающий сумматор, триггер, регистр адреса повтора, четыре блока элементов И, два блока элементов ИЛИ, элемент НЕ, элемент ИЛИ и дешифратор, причем информационный вход регистра адреса повтора соединен с выходом регистра ад-, реса и первым входом первого блока элементов И, вход синхронизации - с вторым выходом блока формировани  установочных сигналов, выход регистра адреса повтора подключен к .первому входу второго блока элементов И, выход которого соединен с первым входом первого блока эле ментов ИЛИ, второй вход которого соединен с выходом первого блока элементов И, выход первого блока элементов ИЛИ подключен к адресному входу блока пам ти , первый, второй, третий и четвертый выходы которого соединены с соответствующими входами блока коммутации, п тый и шестой выходы - с первым и вто рым входами дешифратора, стробируюший вход которого подключен к первому вы|Ходу управл емого генератора импульсов, первый и второй выходы дешифратора соединены с одноименными входами элемента ИЛИ, выход которого соединен с п  тым входом блока коммутации, шестой и седьмой входы которого подключены соответственно к третьему и четвертому выходам дешифратора, выход блока коммутации соединен с первым входом третьего блока элементов И, второй вход которого соединен с выходом второго блока элементов ИЛИ, первый вход которого подвключен к входу логических условий устройства , второй вход через элемент НЕ к третьему выходу дешифратора, второй вьгход которого соединен с вторым входом блока формировани  установочных сигна:пов , третий вход которого соединен с вы:ходом элемента ИЛИ и вторым входом уп равл емого генератора импульсов, третий выход блока формировани  установочных сигналов соединен с первым входом четвертого блока элементов И, четвёртый выход - с нулевым входом триггера .и установочным входом накапливающего сумматора , выход которого подключен к второму входу четвертого блока элементов И, выход которого соединен с единичнь1м входом триггера, единичный выход которо 95 В„ 1О го соединен с четвертым входом блока формировани  входных сигналов и вторым входом второго блока элементов И, нулевой выход триггера соединен с вторым входом первого блока элементов И и п тым входом блока формировани  устано- вочных сигналов.

2.Устройство по п. 1, отличающее с   тем, что блок коммутации содержит шифратор, выходы ко орого соединены с первыми входами S блоков элементов И, выходы которых соединены с входами соответствующих элементов ИЛИ, вторые входы 5 блоков элементов И соединены с первыми и вторым входами блока, вход шифратора подключен к выходу (S+l)-ro блока элементов И, первый чход которого подключен к первому входу (S+2)-ro блока элементов И и  вл етс  четвертым входом блока коммутации , третий вход блока коммутации подключен к первому входу (5 +3 )-го блока элементов И, второй вход которого соединен с выходом ()-ro элемента ИЛИ, первый вход которого соединен с п тым входом блока коммутации и через первый элемент задержки с вторым .входом (5+2)-го блока элементов И, выход которого подключен, к первому входу блока S элементов ИЛИ, второй вход которого подключен к выходу (S+3)-ro блока элементов И, третий вход - к выхо :дам S элементов ИЛИ, а выход блока, элементов ИЛИ  вл етс  выходом блока коммутации, шестой вход блока коммутации подключен к второму входу (5 +1 )-го элемента ИЛИ, третий вход которого через второй элемент задержки соединен с вторым входом (5+1)-го блока элементов И и $тл етс  седьмым входом блока коммутации.

3.Устройство по п. 1, отличающее с   тем, что блок формировани  установочных сигналов содержит три элемента И и три элемента задержки, причем первый вход блока подключен к первому входу первого элемента И, второй вход которого подключен к п тому входу блока и первому входу второго элемента И, второй вход которого через первый элемент задержки, подключен к второму входу блока и первому входу третьего элемента И, второй вход которого подключен к первому входу блока, выход третьего элемента И через второй элемент задержки подключен к четвертому входу блока, третий вход блока через третий элемент задержки подключен к третьему выходу блока, выход первого

1195505812

элемента И подключен к первому выходу1. Авторское свидетепьство СССР

блока, выход второго элемента И под-.№ 741267, кп. Q 06 F 9722, 1980.

ключей к второму выходу блока.2. Авторское свидетельства СССР

Источники информации,.№ 616629, кл. Q 06 F 9/22, 1978

прин тые во внимание при экспертизе s (прототип).

б

ПП 35

г

т

№,3

Ф(/«.4