KR0124527Y1 - 전전자 교환기의 가입자 회로보드 - Google Patents

전전자 교환기의 가입자 회로보드

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KR0124527Y1 KR2019950032955U KR19950032955U KR0124527Y1 KR 0124527 Y1 KR0124527 Y1 KR 0124527Y1 KR 2019950032955 U KR2019950032955 U KR 2019950032955U KR 19950032955 U KR19950032955 U KR 19950032955U KR 0124527 Y1 KR0124527 Y1 KR 0124527Y1
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
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    • H04Q—SELECTING
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    • H04Q2213/16—Service observation; Fault circuit; Testing

Abstract

본 고안은 전전자 교환기의 가입자 회로보드에 관한 것으로, 아날로그 가입자 회로보드 내의 후크상태 검출 라인 및 칩선택 라인을 다중화 함으로써 가입자 회로보드내 신호선의 갯수를 감소시켜 가입자 회로보드의 제작을 경제성 있게 하도록하는 전전자 교환기의 가입자 회로보드에 관한 것이다.
종래 전전자 교환기의 가입자 회로보드는 하이브리드 회로부(HIC1~HIC16)와 FPGA(10)간에 접속되는 신호라인의 갯수가 매우 많으므로 해당 신호라인을 프린팅 배선하는 경우 패턴을 라우팅(Routing)하기가 용이하지 않으므로 인하여 가입자 회로보드를 경제성있게 제작할 수 없고, 신호라인의 갯수가 많음에 기인하여 신호전송에 있어서의 신뢰성이 저하되는 문제점이 있다.
본 고안은 하이브리드 회로부(HIC1~HIC16)와 FPGA(20)간에 접속되는 신호라인의 갯수를 대폭 감소시키므로, 프린팅 배선상의 라우팅을 용이하게 할 수 있어 가입자 회로보드를 경제성있게 제작하고 신호전송에 있어서의 신뢰성을 향상시키게 된다.

Description

전전자 교환기의 가입자 회로보드
제1도는 종래 전전자 교환기의 가입자 회로보드 구성도.
제2도는 제1도에 도시된 가입자 회로보드의 신호 타이밍도.
제3도는 본 고안에 따른 전전자 교환기의 가입자 회로보드 구성도.
제4도는 제3도에 도시된 가입자 회로보드에 구비되는 인에이블 신호 출력로직을 도시한 회로도.
제5도는 제3도에 도시된 가입자 회로보드에 구비되는 후크상태검출/칩선택 로직을 도시한 회로도.
제6도는 제3도에 도시된 가입자 회로보드의 신호 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
HIC1~HIC : 하이브리드 회로부 10, 20 : FPGA
25 : 인에이블신호 출력로직 28 : 후크상태검출/칩선택 로직
21a~21d : 인버터 22a~22d : AND게이트
23a~23d : 3상태 버퍼 B0~B15 : 버퍼
TB0~TB15 : 3상태 버퍼
본 고안은 전전자 교환기의 가입자 회로보드에 관한 것으로, 특히 아날로그 가입자 회로보드내의 후크상태검출 라인 및 칩선택 라인을 다중화 함으로써 가입자 회로보드내 신호선의 갯수를 감소시켜 가입자 회로보드의 제작을 경제성 있게 하도록하는 전전자 교환기의 가입자 회로보드에 관한 것이다.
일반적으로 전전자 교환기의 가입자 회로보드는 다수의 가입자를 수용하고 있는 바, 각 가입자의 후크상태를 검출하여 해당 검출정보를 전전자교환기에 전달하여 주는 기능을 구비하고 있다.
종래 전전자 교환기의 가입자 회로보드는 제1도에 도시된 바와 같이 다수의 하이브리드 회로부(HIC1~HIC16)와 FPGA(10;Field Programmable Gate Array)를 구비하고 있고, 하이브리드 회로부(HIC1~HIC16)와 FPGA(10)사이에는 다수의 신호라인이 접속되어 있는 바 이들 신호라인은 회로보드상에 프린팅 배선되어 있다. 하이브리드 회로부(HIC1~HIC16)는 2개의 가입자를 수용하여 가입자의 후크가 온/오프 되어있는 지의 여부를 감지하여 해당 감지신호를 FPGA(10)측으로 출력하고, FPGA(10)는 각 하이브리드 회로부(HIC1~HIC16)로부터 인가되는 감지신호를 수신하여 전전자 교환기측으로 전달하여 준다. 각 하이브리드 회로부(HIC1~HIC16)는 2개씩 결합되어 FPGA(10)에 접속되어 있는데, 예를들어 하이브리드 회로부(HIC1)와 하이브리드 회로부(HIC9)는 상호 결합되어 FPGA(10)의 후크상태검출/칩선택단(/DET0~31, /CS0~31)에 접속되고, 하이브리드 회로부(HIC5)와 하이브리드 회로부(HIC13)는 상호 결합되어 FPGA(10)의 후크상태검출/칩선택단(/DETO~31, /CS0~31)에 접속되어 있다. 한편, 각 하이브리드 회로부(HIC1~HIC16)의 블록내에 기재되어 있는 E0 또는 E1은 FPGA(10)로 부터 인가받는 인에이블 신호를 나타내는 것으로, 예를들어 하이브리드 회로부(HIC1~8)내에 기재되어 있는 E0는 FPGA(10)로부터 인에이블신호(E0)를 인가받고 있음을 나타내고 있으며, 하이브리드 회로부(HIC9~16)내에 기재되어 있는 E1는 FPGA(10)로부터 인에이블신호(E1)를 인가받고 있음을 나타내고 있다.
이와 같은 가입자 회로보드에 있어서는 FPGA(10)가 각 하이브리드 회로부(HIC1~HIC16)측에 접속되어 있는 후크상태검출/칩선택단(/DET0~31, /CS0~31)을 인에블 시키기 위하여 인에이블신호 라인(E0, E1)을 사용하는데, 하이브리드 회로부(HIC1~HIC8)측에 접속된 후크상태검출/칩선택단(/DET0~15, /CS0~15)을 인에이블 시키기 위해서는 인에이블신호 라인(E0)을 사용하였고, 하이브리드 회로부 (HIC9~HIC16)측에 접속된 후크상태검출/칩선택단(/DET16~31, /CS16~31)를 인에이블 시키기 위해서는 인에이블신호 라인(E1)을 사용하였다. 각 하이브리드 회로부(HIC1~HIC16)측에 접속되어 있는 후크상태검출/칩선택단(/DET0~31, /CS0~31)에는 8개의 신호라인이 연결되어 있는바 이들 신호라인은 공통선으로 처리되어 하이브리드 회로부(HIC1~HIC16)에 의해 수용되는 전체 32가입자의 후크상태를 감지하게 된다. 인에이블신호(E0, E1)와 후크상태 검출신호(/DET0~15, /DET16~31)는 제2도에 도시된 타이밍으로 인에이블 된다. 인에이블신호(E0)가 로우레벨로 되는 경우에는 후크상태검출단(/DET0~15)가 인에이블되고, 인에인블신호(E0)가 하이레벨인 경우에는 칩선택단(/CS0~15)가 인에이블되고, 인에이블신호(E1)가 로우레벨인 경우에는 후크상태검출단(/DET16~31)이 인에이블되며, 인에이블신호(E1)가 하이레벨인 경우에는 칩선택단(/CS16~31)이 인에이블된다. 즉, 예를들어 FPGA(10)가 하이브리드 회로부(HIC1~HIC8)로부터 인가되는 후크상태신호를 인가받고자 하는 경우, 먼저 FPGA(10)가 하이브리드 회로부(HIC1~HIC8)측으로 하이레벨의 인에이블신호(E0)를 출력하면 각 하이브리드 회로부(HIC1~HIC8)는 FPGA(10)의 칩선택단(/CS0~15)으로부터 인가되는 칩선택신호를 받아들여 동작하여 자신에게 수용된 가입자의 후크상태를 감지하고, 이후에 FPGA(10)가 로우레벨의 인에이블신호(E0)를 출력하면 각 하이브리드 회로부(HIC1~HIC8)는 감지되는 후크상태신호를 FPGA(10)의 후크상태검출단(/DET0~15)측으로 출력한다.
이상과 같은 종래 전전자 교환기의 가입자 회로보드는 하이브리드 회로부(HIC1~HIC16)와 FPGA(10)간에 접속되는 신호라인의 갯수가 매우 많으므로 해당 신호라인을 프린팅 배선하는 경우 패턴을 라우팅(Routing)하기가 용이하지 않음으로 인하여 가입자 회로보드를 경제성있게 제작할수 없고, 신호라인의 갯수가 많음에 기인하여 신호전송에 있어서의 신뢰성이 저하되는 문제점이 있다.
본 고안은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 하이브리드 회로부와 FPGA간에 접속되는 신호라인의 갯수를 감소시킴으로써 가입자 회로보드를 경제성 있게 제작하고 신호전송에 있어서의 신뢰성을 향상시키도록 하는 전전자 교환기의 가입자회로보드를 제공하는 데에 목적이 있다.
이와 같은 목적을 달성하기 위한 본 고안에 따른 가입자 회로보드는, 다수의 하이브리드 회로부(HIC1~HIC16)를 구비하는 전전자 교환기의 가입자 회로보드에 있어서, 상기 하이브리드 회로부(HIC1~HIC16)를 4개씩 상호 접속하여 단위 그룹(GU1~GU4)으로 하여 FPGA(20)의 후크상태감지/칩선택단(/DET0~15, /CS0~15)에 접속하고, 상기 FPGA(20)는 각 단위 그룹(GU1~GU4)내에 할당된 각 하이브리드 회로부에 서로 상이한 인에이블신호(E0~E3)를 인가하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 고안의 실시예를 상세히 설명한다.
본 고안에 따른 전전자 교환기의 가입자 회로보드는 제3도에 도시되어 있는 바와 같이 다수의 하이브리드 회로부(HIC1~HIC16)와 FPGA(20)를 구비하여 이루어 진다. 본 고안에서는 하이브리드 회로부(HIC1~HIC16)를 4개씩 단위 그룹(Group)으로 상호 접속하여 FPGA(20)의 후크상태감지/칩선택단(/DET0~15, /CS0~15)에 연결하였다. 즉, 제1그룹(GU1)에는 4개의 하이브리드 회로부(HIC1,5,9,13)가 상호 접속되어 FPGA(20)에 접속되고, 제2그룹(GU2)에는 4개의 하이브리드 회로부(HIC2,6,10,14)가 상호 접속되어 FPGA(20)에 접속되고, 제4그룹(GU3)에는 4개의 하이브리드 회로부(HIC3,7,11,15)가 상호 접속되어 FPGA(20)에 접속되고, 제4그룹(GU4)에는 4개의 하이브리드 회로부(HIC4,8,12,16)가 상호 접속되어 FPGA(20)에 접속된다. 한편, 각 하이브리드 회로부(HIC1~HIC16)의 블록내의 기재되어 있는 E0, E1, E2 또는 E3는 FPGA(20)로부터 인가받는 인에이블 신호를 나타내는 것으로, 예를들어 하이브리드 회로부(HIC1~4)내에 기재되어 있는 E0는 FPGA(20)로부터 인에이블신호(E0)를 인가받고 있음을 나타내고 있고, 하이브리드 회로부(HIC5~8)내에 기재되어 있는 E1는 FPGA(20)로부터 인에이블신호(E1)를 인가받고 있음을 나타내고 있고, 하이브리드 회로부(HIC9~12)내에 기재되어 있는 E2는 FPGA(20)로부터 인에이블신호(E2)를 인가받고 있음을 나타내고 있고, 하이브리드 회로부(HIC13~16)내에 기재되어 있는 E3는 FPGA(20)로부터 인에이블신호(E3)를 인가받고 있음을 나타내고 있다. 각 하이브리드 회로부(HIC1~HIC16)와 FPGA(20)사이에는 다수의 후크상태감지/칩선택 신호라인과 인에이블 신호라인이 접속되는데 이들 신호라인은 프린팅 배선되어 접속된다. 또한, 하이브리드 회로부(HIC1~HIC16)는 2개의 가입자를 수용하여 가입자의 후크가 온/오프 되어있는 지의 여부를 감지하여 해당 감지신호를 FPGA(10)측으로 출력하고, FPGA(10)는 각 하이브리드 회로부(HIC1~HIC16)로부터 인가되는 감지신호를 수신하여 전전자 교환기측으로 전달하여 준다.
본 고안의 가입자 회로보드에 있어서는 FPGA(20)가 각 하이브리드 회로부(HIC1~HIC16)측에 접속되어 있는 후크상태검출/칩선택단(/DET0~15, /CS0~15)을 인에블 시키기 위하여 인에이블신호 라인(E0, E1, E2, E3)을 사용하는데, 하이브리드 회로부(HIC1~HIC4)측에 접속된 후크상태검출/칩선택단을 인에이블 시키기 위해서는 인에이블신호 라인(E0)을 사용하고, 하이브리드 회로부(HIC5~HIC8)측에 접속된 후크상태검출/칩선택단을 인에이블 시키기 위해서는 인에이블신호 라인(E1)을 사용하고, 하이브리드 회로부(HIC9~HIC12)측에 접속된 후크상태검출/칩선택단을 인에이블 시키기 위해서는 인에이블신호 라인(E2)을 사용하고, 하이브리드 회로부(HIC13~HIC16)측에 접속된 후크상태검출/칩선택단을 인에이블 시키기 위해서는 인에이블신호 라인(E3)을 사용하였다. 각 하이브리드 회로부(HIC1~HIC16)측에 접속되어 있는 후크상태검출/칩선택단(/DET0~15, /CS0~15)에는 4개의 신호라인이 연결되어 있는바 이들 신호라인은 공통선으로 처리되어 하이브리드 회로부(HIC1~HIC16)에 의해 수용되는 전체 32가입자의 후크상태를 감지하게 된다. FPGA(20)로부터 하이브리드 회로부(HIC1~HIC16)측에 연결되어 있는 후크상태감지/칩선택단(/DET0~15, /CS0~15)의 전체 신호라인의 갯수는 16라인이고, 후크상태검출/칩선택단(/DET0~15, /CS0~15)은 후크상태 감지신호와 칩선택신호를 전달하기 위한 공통라인으로 사용되고, 각 신호라인을 통해 2개 가입자의 후크 상태를 검출함으로써 32개 가입자의 후크상태를 감지하는데, 하이브리드 회로부(HIC1)은 가입자 0, 1의 후크상태를 감지하여 감지신호를 FPGA(20)측으로 인가하고, 하이브리드 회로부(HIC2)는 가입자 2, 3의 후크 상태를 감지하여 감지신호를 FPGA(20)측으로 인가하고, 하이브리드 회로부(HIC3)는 가입자 4, 5의 후크 상태를 감지하여 감지신호를 FPGA(20)측으로 인가하는 방식으로 하여, 각 하이브리드 회로부(HIC1~HIC16)들은 자신에게 수용된 2개 가입자의 후크상태를 감지하여 해당 감지신호를 FPGA(20)측으로 인가한다. 인에이블신호(E0, E1, E2, E3)와 후크상태 검출신호는 제6도에 도시된 타이밍으로 인에이블 된다. 인에이블신호(E0)가 로우레벨로 되는 경우에는 가입자 0~7에 대한 후크상태검출단(/DET0~15)이 인에이블되고, 인에이블신호(E0)가 하이레벨인 경우에는 가입자 0~7에 대한 칩선택단(/CS0~15)이 인에이블되고, 인에이블신호(E1)가 로우레벨인 경우에는 가입자 8~15에 대한 후크상태검출단(/DET0~15)이 인에이블되고, 인에이블신호(E1)가 하이레벨인 경우에는 8~15에 대한 칩선택단(/CS0~15)이 인에이블되고, 인에이블신호(E2)가 로우레벨인 경우에는 가입자 16~23에 대한 후크상태검출단(/DET0~15)이 인에이블되고, 인에이블신호(E2)가 하이레벨인 경우에는 가입자 16~23에 대한 칩선택단(/CS~15)이 인에이블되고, 인에이블신호(E3)가 로우레벨인 경우에는 가입자 24~31에 대한 후크상태검출단(/DET0~15)이 인에이블되고, 인에이블신호(E3)가 하이레벨인 경우에는 가입자 24~31에 대한 칩선택단(/CS0~15)이 인에이블 된다. 즉, 예를들어 FPGA(20)가 하이브리드 회로부(HIC1~HIC4)로부터 인가되는 후크상태신호를 인가받고자 하는 경우, 먼저 FPGA(20)가 하이브리드 회로부(HIC1~HIC4)측으로 하이레벨의 인에이블신호(E0)를 출력하면 각 하이브리드 회로부(HIC1~HIC4)는 FPGA(20)의 칩선택단(/CS0~15)으로부터 인가되는 칩선택신호를 받아들여 동작하여 자신에게 수용된 가입자의 후크상태를 감지하고, 이후에 FPGA(20)가 로우레벨의 인에이블신호(E0)를 출력하면 각 하이브리드 회로부(HIC1~HIC4)는 감지된 후크상태신호를 FPGA(20)의 후크상태검출단(/DET0~15)측으로 출력한다.
상술한 바와 같은 논리상태로 신호를 입출력하기 위하여 FPGA(20)는 제4도에 도시된 바와 같은 인에이블신호 출력로직과 제5도에 도시된 바와 같은 후크상태검출/칩선택 로직을 구비한다.
제4도의 인에이블신호 출력로직(25)은 다수의 인버터(21a~21d), 다수의 AND게이트(22a~22d) 및 다수의 3상태 버퍼(23a~23d)를 구비하여 이루어 진다. 인버터(21a)는 인가받은 어드레스 신호(A3)를 반전시켜 AND게이트(22a)측으로 출력하고, 인버터(21b)는 인가받은 어드레스 신호(A4)를 반전시켜 AND게이트(22a)측으로 출력하고, AND게이트(22a)는 인버터(21a, 21b)로부터 인가되는 신호를 논리곱하여 3상태 버퍼(23a)의 제어단측으로 출력하며, 3상태 버퍼(23a)는 인가받은 검출인에이블 신호(DEN)를 AND게이트(22a)로부터 제어단에 인가받은 신호에 따라 인에이블 신호(E0)로서 하이브리드 회로부(HIC1~HIC4)측으로 출력한다. 인버터(21c)는 인가받은 어드레스 신호(A4)를 반전시켜 AND게이트(22b)측으로 출력하고, AND게이트(22b)는 인가받은 어드레스 신호(A3)와 인버터(21c)로부터 인가받은 신호를 논리곱하여 3상태 버퍼(23b)의 제어단측으로 출력하며, 3상태 버퍼(23b)는 인가받은 검출 인에이블 신호(DEN)를 AND게이트(22b)로부터 제어단에 인가받은 신호에 따라 인에이블 신호(E1)로서 하이브리드 회로부(HIC5~HIC8)측으로 출력한다. 인버터(21d)는 인가받은 어드레스 신호(A3)를 반전시켜 AND게이트(22c)측으로 출력하고, AND게이트(22c)는 인가받은 어드레스 신호(A4)와 인버터(21d)로부터 인가받은 신호를 논리곱하여 3상태 버퍼(23c)의 제어단측으로 출력하며, 3상태 버퍼(23c)는 인가받은 검출 인에이블 신호(DEN)를 AND게이트(22c)로부터 제어단에 인가받은 신호에 따라 인에이블 신호(E2)로서 하이브리드 회로부(HIC9~HIC12)측으로 출력한다. AND게이트(22d)는 인가받은 어드레스 신호(A3)와 어드레스 신호(A4)를 논리곱하여 3상태 버퍼(23d)의 제어단측으로 출력하며, 3상태 버퍼(23d)는 인가받은 검출 인에이블 신호(DEN)를 AND게이트(22d)의 제어단측으로 출력하며, 3상태 버퍼(23d)는 인가받은 검출 인에이블 신호(DEN)를 AND게이트(22d)로부터 제어단에 인가받은 신호에 따라 인에이블 신호(E3)로서 하이브리드 회로부(HIC13~HIC16)측으로 출력한다.
제5도의 후크상태검출/칩선택 로직(28)은 다수의 버퍼(B0~B15)와 다수의 3상태 버퍼(TB0~TB15)를 구비하여 이루어 진다. 각 3상태 버퍼(TB0~TB15)는 자신에게 인가되는 칩선택 신호(/CS0~/CS15)를 제어단에 인가되는 칩선택 인에이블 신호(CSEN)에 따라 하이브리드 회로부(HIC1~HIC16)측으로 출력하고, 각 버퍼(B0~B15)는 하이브리드 회로부(HIC1~HIC16)로부터 인가되는 후크상태 검출신호를 받아들인다.
즉, 본 고안은 하이브리드 회로부(HIC1~HIC16)을 4개씩 단위 그룹으로 상호 접속하여 FPGA(20)의 후크상태검출/칩선택단(/DET0~15, /CS0~15)에 연결하고, FPGA(20)에 구비된 제4도의 인에이블신호 출력로직이 인에이블 신호(E0~E3)를 하이브리드 회로부(HIC1~HIC16)측으로 출력하고, 칩선택단(/CS0~15)를 통해 하이브리드 회로부(HIC1~HIC16)측으로 칩선택신호를 출력한후, 하이브리드 회로부(HIC1~HIC16)로부터 인가되는 후크상태 검출신호를 후크상태 검출단(/DET0~15)을 통해 인가받음으로써 하이브리드 회로부(HIC1~HIC16)의 후크상태 감지신호를 검출하게 된다.
이상 설명한 바와 같이, 본 고안은 하이브리드 회로부(HIC1~HIC16)와 FPGA(20)간에 접속되는 신호라인의 갯수를 대폭 감소시키므로, 프린팅 배선상의 라우팅을 용이하게 할 수 있어 가입자 회로보드를 경제성있게 제작하고 신호전송에 있어서의 신뢰성을 향상시키게 된다.

Claims (4)

  1. 다수의 하이브리드 회로부(HIC1~HIC16)를 구비하는 전전자 교환기의 가입자 회로보드에 있어서, 상기 하이브리드 회로부(HIC1~HIC16)를 4개씩 상호 접속하여 단위 그룹(GU1~GU4)으로하여 FPGA(20)의 후크상태감지/칩선택단(/DET0~15, /CS0~15)에 접속하고, 상기 FPGA(20)는 각 단위 그룹(GU1~GU4)내에 할당된 각 하이브리드 회로부에 서로 상이한 인에이블신호(E0~E3)를 인가하는 것을 특징으로 하는 전전자 교환기의 가입자 회로보드.
  2. 제1항에 있어서, 상기 FPGA(20)는 상기 각 단위 그룹(GU1~GU4)내에 할당된 각 하이브리드 회로부측으로 인에이블신호(E0~E3)를 출력하는 인에이블신호 출력로직(25)과; 상기 각 단위 그룹(GU1~GU4)내에 할당된 각 하이브리드 회로부측으로 칩선택신호를 출력하고, 상기 각 단위 그룹(GU1~GU4)내에 할당된 각 하이브리드 회로부로부터 인가되는 후크상태 감지신호를 인가받는 후크상태검출/칩선택 로직(28)을 구비하는 것을 특징으로 하는 전전자 교환기의 가입자 회로보드.
  3. 제2항에 있어서, 상기 인에이블신호 출력로직(25)은 인가받은 어드레스 신호(A3)를 반전시켜 출력하는 제1인버터(21a)와, 인가받은 어드레스 신호(A4)를 반전시켜 출력하는 제2인버터(21b)와, 상기 제1 및 제2인버터(21a, 21b)로부터 인가되는 신호를 논리곱하여 출력하는 제1AND게이트(22a)와, 인가받은 검출인에이블 신호(DEN)를 상기 제1AND게이트(22a)로부터 제어단에 인가되는 신호에 따라 인에이블 신호(E0)로서 출력하는 3상태 버퍼(23a)와, 인가받은 어드레스 신호(A4)를 반전시켜 출력하는 제3인버터(21c)와, 인가받은 어드레스 신호(A3)와 상기 제3인버터(21c)로부터 인가받은 신호를 논리곱하여 출력하는 제2AND게이트(22b)와, 인가받은 검출 인에이블 신호(DEN)를 상기 제2AND게이트(22b)로부터 제어단에 인가되는 신호에 따라 인에이블 신호(E1)로서 출력하는 3상태 버퍼(23b)와, 인가받은 어드레스 신호(A3)를 반전시켜 출력하는 제4인버터(21d)와, 인가받은 어드레스 신호(A4)와 상기 제4인버터(21d)로부터 인가받은 신호를 논리곱하여 출력하는 제3AND게이트(22c)와, 인가받은 검출 인에이블 신호(DEN)를 상기 제3AND게이트(22c)로부터 제어단에 인가되는 신호에 따라 인에이블 신호(E2)로서 출력하는 3상태 버퍼(23c)와, 인가받은 어드레스 신호(A3)와 어드레스 신호(A4)를 논리곱하여 출력하는 제4AND게이트(22d)와, 인가받은 검출 인에이블 신호(DEN)를 상기 제4AND게이트(22d)로부터 제어단에 인가되는 신호에 따라 인에이블 신호(E3)로서 출력하는 3상태 버퍼(23d)를 구비하는 것을 특징으로 하는 전전자 교환기의 가입자 회로보드.
  4. 제2항에 있어서, 상기 후크상태검출/칩선택 로직(28)은 인가되는 칩선택 신호(/CS0~CS15)를 제어단에 인가되는 칩선택 인에이블 신호(CSEN)에 따라 상기 단위 그룹(GU1~GU4)측으로 출력하는 다수의 3상태 버퍼(TB0~TB15)와, 상기 단위 그룹(GU1~GU4)으로부터 인가되는 후크상태 검출신호를 받아 들이는 다수의 버퍼(B0~B15)를 구비하는 것을 특징으로 하는 전전자 교환기의 가입자 회로보드.
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