DE10153530A1

DE10153530A1 - Vorrichtung zur Verbindung eines Prozessors mit einem Speicherelement und Speicherelement

Info

Publication number: DE10153530A1
Application number: DE10153530A
Authority: DE
Inventors: Axel Aue
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2001-09-21
Filing date: 2001-10-30
Publication date: 2003-04-10

Abstract

Vorrichtung mit einem Prozessor und einem außerhalb des Prozessors angeordneten Speicherelementes sowie Vorrichtung zur Verbindung eines Speicherelementes mit einem Prozessor und Speicherelement, wobei der Prozessor und das Speicherelement über Adress- und/oder Datenleitungen verbunden sind, wobei die Adress- und/oder Datenleitungen jeweils in einer eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondre SSTL, kombinierenden Struktur mit entsprechenden Sendern und Empfängern ausgebildet sind.

Description

Stand der Technik

Die Erfindung betrifft eine Vorrichtung mit einem Prozessor und einem außerhalb des Prozessors angeordneten Speicherelement und eine Vorrichtung zur Verbindung des Prozessors mit dem Speicherelement sowie ein Speicherelement gemäß den unabhängigen Ansprüchen.
Steuergeräte zur Steuerung von Betriebsabläufen insbesondere bei einem Fahrzeug sind bekannt. Dies sind z. B. Steuergeräte für Motorsteuerung, Bremsensteuerungen, Getriebesteuerungen usw. Die in den Steuergeräten enthaltenen Digitalteile umfassen neben dem Prozessor bzw. dem Rechner, welcher internen Speicher enthält, auch externe Speicher, welche über eine Leiterplatte und/oder Leiterbahnen mit dem Rechner bzw. dem Prozessor verbunden werden. Die Ankopplung der externen Speicher im Prozessor geschieht im Allgemeinen über eine Leiterplatte bzw. über Leiterbahnen. Die Verbindung dieser Leiterplatte stellt allerdings eine Limitierung der Arbeitsfrequenz der Ankopplung dar, da diese sowohl eine kapazitive als auch eine induktive Last darstellt. Die Leistungsfähigkeit dieser Verbindung, also zwischen Rechner und externem Speicher, insbesondere die Übertragungsrate, direkten Einfluss auf die gesamte Leistungsfähigkeit des Systems, bezogen auf die jeweilige Steuerung.
Um eine erhöhte Leistungsfähigkeit zu erreichen, sind moderne Verbindungsstrukturen wie bei SDRAM (Synchronous Dynamic Random Access Memory) bekannt, die eine Steigerung der Frequenz zulassen, allerdings mit der oben genannten, geltenden Limitierung. Ein weiteres Problem bei diesen Verbindungen ist, dass diese für relativ lange Distanzen zwischen Rechner und Speicher entwickelt wurden und deshalb bei gewissen Grenzen keine höhere Frequenz erreichen können.
Weitere Erhöhungen der Taktfrequenz der Verbindung zwischen Rechner und externem Speicher versprechen Techniken wie DDRRAM (Double Data Rate RAM), welches auf vorgenanntes SDRAM aufsetzt sowie Rambustechnologien wie RDRAM (Rambus DRAM) oder DRDRAM (Direct Rambus Dynamic RAM).
Ein weiteres bei Erhöhung der Verbindungsfrequenz auftretendes Problem ist die Abstrahlung bzw. Einkopplung elektromagnetischer Signale bzw. Energie, wodurch bei höheren Taktfrequenzen mehr Aufwand im Design für eine ausreichende Schirmung erforderlich ist, um beispielsweise die gesetzlichen Anforderungen einzuhalten und auch ein unerwünschtes Einkoppeln von Signalen zu verhindern.
So wurde mit dem SSTL (Stub Series Terminated Logic) ein JEDEC-Standard (Joint Electronic Device Engineering Commitee) geschaffen, um die Datenübertragungsgeschwindigkeit zwischen einem DRAM Speicherbaustein und einer CPU (Central Processing Unit) zu steigern. Bei SSTL wird die Geschwindigkeit durch Impedanzanpassung einer Übertragungsleitung, wie eines Busses, erhöht, weil durch die Impedanzanpassung reflektierende Wellen reduziert werden, die bei Einsatz eines konventionellen Niederspannungsverfahrens wie LVTTL (Low Voltage Transistor Transistor Logic) erzeugt werden. Das SSTL-Interface bietet somit eine hohe Datenrate, allerdings bei gleichzeitig hoher EMV-Abstrahlung (Elektro-Magnetische Verträglichkeit). Durch den SSTL-Standart wird somit bei DRAMs ein nicht differenzielles Businterface definiert, das zwar eine hohe Datenrate, aber gleichzeitig hohe EMV realisiert.
So zeigt sich, dass der Stand der Technik nicht in jeder Hinsicht optimale Ergebnisse zu liefern vermag.
Daneben sind auf anderem technischen Gebiet Busse bzw. Bussysteme als Point-to-Point-Verbindung zur Ankopplung von Geräten an einen Computer bekannt, welche in LVDS-Struktur (Low Voltage Differencial Signal) dargestellt sind. Diese LVDS-Struktur ist als Standard gemäß ANSI/TIA/EIA-644 genormt und bekannt. Gemäß diesem Standard dient LVDS als Kommunikationsverbindung beispielsweise zwischen einem Computer und zugehörigem Bildschirm.
Des Weiteren definiert der IEEE-Standard P1596.3-1995 genanntes LVDS als Kommunikationsverbindung zwischen Prozessoren in Multiprozessorsystemen, wobei dabei ebenfalls eine Point-to-Point-Verbindung auch bidirektional im Halbduplexbetrieb dargestellt wird.
So stellt sich die Aufgabe auf der einen Seite, eine möglichst hohe Leistungsfähigkeit zu erzielen, auf der anderen Seite die EMV-Problematik, insbesondere die Abstrahlung zu berücksichtigen, um zusätzliche Kosten, die zur Verringerung der Abstrahlung und/oder Einkopplung bzw. der EMV-Problematik im Gerät entstehen, zu vermeiden.
In der weiteren Beschreibung, insbesondere auch in den Vorteilen der Erfindung sind als Beispiele LVDS und SSTL genannt. Dies ist nicht als einschränkend bezüglich des Gegenstandes der Erfindung zu verstehen. Allgemein kann jede differentielle Struktur, insbesondere LVDS, und jede Struktur mit Transistoren, welche gegen Spannung und Masse schalten, insbesondere SSTL, erfindungsgemäß und vorteilhaft verwandt werden. Damit ist die Erfindung auch für alle differentiellen und single ended Busse gezeigt.

Vorteile der Erfindung

So wird erfindungsgemäß vorgeschlagen, beide Schnittstellenfunktionen in einem Businterface in kombinierter Schaltungstechnik bzw. kombinierter Struktur zu implementieren. In der jeweiligen Anwendung kann dann entschieden werden, ob die EMV-Rate bezüglich Abstrahlung und/oder Einkopplung elektromagnetischer Signale (EMV- Problematik) akzeptiert werden kann und dementsprechend mit SSTL-Funktion gefahren wird oder ob aufgrund der EMV- Problematik mit LVDS-Funktion gefahren werden muss, da vorteilhafter Weise durch den differenziellen Aufbau auch eine geringere EMV-Problematik bzw. EMV-Rate entsteht.
Vorteilhafter Weise wird ein Speicherelement, welches über Adress- und/oder Datenleitungen mit einem Prozessor verbindbar ist, vorgeschlagen, welches außerhalb des Prozessors angeordnet ist, wobei zweckmäßiger Weise die Adress- und/oder Datenleitungen jeweils in einer LVDS- und SSTL-kombinierenden Struktur mit entsprechenden Sendern und Empfängern ausgebildet ist, wobei die Sender und Empfänger auf der Seite des Speicherelements in dieses integriert sind.
Ebenso wird eine Vorrichtung mit einem Prozessor und einem außerhalb des Prozessors angeordneten Speicherelement sowie eine Vorrichtung zur Verbindung des Prozessors mit dem Speicherelement vorgeschlagen, wobei der Prozessor und das Speicherelement über Adress- und/oder Datenleitungen verbunden sind, wobei zweckmäßiger Weise die Adress- und/oder Datenleitungen jeweils in einer LVDS- und SSTL- kombinierenden Struktur mit entsprechenden Sendern und Empfängern ausgebildet sind.
In einer vorteilhaften Ausgestaltung des Speicherelementes und der Vorrichtungen sind nur die Datenleitungen in LVDS- und SSTL-kombinierender Struktur ausgebildet.
In einer weiteren zweckmäßigen Ausgestaltung des Speicherelementes bzw. der Vorrichtungen sind eine beliebige Anzahl der Adress- und/oder Datenleitungen in einer LVDS- und SSTL-kombinierenden Struktur als Bitleitungen ausgebildet.
In einer zweckmäßigen Ausgestaltung ist die LVDS- und SSTL- kombinierende Struktur so gestaltet, dass zwischen LVDS- und SSTL-Funktion der Struktur durch Ansteuerung wenigstens eines Schaltmittels umgeschaltet werden kann.
Dabei ist in einer zweckmäßigen Ausgestaltung das wenigstens eine Schaltmittel als Transistor ausgebildet, wobei der Transistor für die SSTL-Funktion gleichzeitig als Versorgungsspannungsquelle Vcc dient.
In einer weiteren vorteilhaften Ausgestaltung werden wenigstens zwei Schaltmittel angesteuert, um zwischen LVDS- und SSTL-Funktion umzuschalten, wobei eines der wenigstens zwei Schaltmittel, insbesondere der Transistoren, als Stromquelle für die LVDS-Funktion dient.
In einer weiteren vorteilhaften Ausgestaltung ist das Schaltmittel, das zur Umschaltung zwischen LVDS- und SSTL- Funktion dient, als Transistor mit mehreren Steueranschlüssen ausgebildet, wobei für die Realisierung der LVDS-Funktionalität nicht alle Steueranschlüsse aktiviert werden.
So stehen vorteilhafter Weise in der LVDS- und SSTL- kombinierenden Struktur zwei Adress- und/oder Datenleitungen als Bitleitungen für eine SSTL-Funktion zur Verfügung die im umgeschalteten Zustand für die LVDS-Funktion nutzbar sind.
Mit dieser Realisierung kann somit vorteilhafter Weise durch eine Struktur einerseits eine hohe Datenrate und zum Anderen eine niedrige bzw. günstige EMV realisiert werden. Damit können zusätzliche Kosten zur Verringerung der EMV- Abstrahlung bzw. -Einkopplung weitgehend vermieden werden. Erfindungsgemäß entsteht somit eine Lösung, die beide genannten Aspekte hohe Datenrate und EMV-Problematik in einer Applikation berücksichtigt.
Weitere Vorteile und vorteilhafte Ausgestaltungen ergeben sich aus der Beschreibung und den Merkmalen der Ansprüche.

Zeichnungen

Die Erfindung wird im Weiteren anhand der in den Zeichnungen dargestellten Figuren näher erläutert. Dabei zeigt
Fig. 1a die wesentlichen Elemente eines Businterfaces in SSTL-Darstellung.
Fig. 1b zeigt eine erfindungsgemäße Ausprägung einer LVDS- Struktur.
Fig. 2 zeigt eine Ankopplung eines externen Speichers an einen Rechner bzw. Prozessor.
In Fig. 3 ist die kombinierte Struktur zur Realisierung des Interface mit SSTL- und LVDS-Funktion dargestellt.

Beschreibung der Ausführungsbeispiele

Fig. 1a zeigt die wesentlichen Teile einer Interfaceschaltung in SSTL-Struktur mit einem Transistor TSSTL1 und einem Transistor TSSTL2. Diese werden mit Signalen S beaufschlagt, wobei TSSTL1 ein gegenüber TSSTL2 invertiertes Signal erhält. Beide Transistoren TSSTL1 und TSSTL2 sind zwischen einer Versorgungsspannung VCC und Masse VGND (voltage ground) miteinander verbunden. Je nach gewünschtem Bitsignal wird dann der Ausgang DoutSSTL durch die Transistoren entweder auf VCC oder Level 1 bzw. hier den high level oder VGND oder hier den low level gezogen.
Fig. 1b zeigt eine erfindungsgemäße Struktur in low voltage differencial structure (LVDS)-Technologie. Darin sind vier Schaltmittel, insbesondere Transistoren TLVDS1, TLVDS2, TLVDS3 und TLVDS4 enthalten. TLVDS1 und TLVDS2 sind miteinander verbunden und in ihrem Verbindungspunkt mit der ersten der beiden Leitungen DoutLVDS2. Ebenso sind TLVDS3 und TLVDS4 miteinander verbunden, wobei in diesem Verbindungspunkt die Leitung DoutLVDS1 entspringt. DoutLVDS1 ist über Element R1, insbesondere einen Widerstand, mit einem Element 101 verbunden, so wie DoutLVDS2 über Element R2, insbesondere einen Widerstand, ebenfalls mit Element 101 verbunden ist.
Die Transistoren TLVDS1 und TLVDS3 besitzen einen gemeinsamen Anschluss mit der High-Level-Spannung Vhigh, VH verbunden ist. Dabei ist ein Steuerungsmittel 100 vorgesehen, dass insbesondere einem speziell verschalteten Transistor TR entspricht. Der Transistor TR ist als Stromquelle geschalten, um für beide Strompfade - TLVDS1, TLVDS4 und TLVDS3, TLVDS2 - jeweils gleichen Strom zu liefern und damit am Element 101, insbesondere Widerstand R, den betragsmäßig gleichen Spannungsabfall zu erzeugen, gemäß LVDS. Wird eine Verbindung über TLVDS1 hergestellt, so fällt eine Spannung gerichtet über R2 auf DoutLVDS2, über R und über R1 auf DoutLVDS1 sowie TLVDS4 nach VL ab. Dieser in dieser Art gerichtete Spannungsabfall ΔU über R kann für den Logiklevel 0 ausgewertet werden und entspricht dann ΔU0(R).
Wird hingegen eine Verbindung über TLVDS3 erzielt, was gerichtet bedeutet: Ein Spannungsabfall über TLVDS3, R1 auf DoutLVDS1 über R und über R2 auf DoutLVDS2 nach VL. Dieser in der Gegenrichtung zu vorher gerichtete Spannungsabfall ΔU über R kann dann für den Logiklevel 1 bzw. Bitsignal 1 ausgewertet werden und entspricht dann ΔU1(R).
Eine Kombination aus STTL-Funktion und LVDS-Funktion soll nun in einer gemäß Fig. 2 dargestellten Vorrichtung realisiert werden. Fig. 2 zeigt dazu einen Rechner bzw. Prozessor 201 und einen Speicher 200, welche über verschiedene Leitungen miteinander verbunden sind. Zum Einen sind dies Steuersignalleitungen 202 bis 204, welche beispielsweise Adressen ADR, die Schreib-Lese-Information RD/WR, wenigstens ein Chipselektsignal CS umfassen. Diese Bussteuersignale entsprechen den bei heutigen Speicherverbindungen eingesetzten Steuersignalen.
Des Weiteren sind mit 205 und 206 Taktsignalleitungen dargestellt, wobei die jeweiligen Eingänge bzw. Ausgänge am Rechner bzw. Speicher mit Clock-Out (CLKOUT) und Clock-In (CLKIN) bezeichnet sind. Die Anschlüsse Clock-In (CLKIN) und Clock-Out (CLKOUT) des Speichers werden dabei zur Eliminierung des Clock-Skew des Bitversatzes eingesetzt. Mit 207 ist die Masseleitung G (Ground) dargestellt, welche als Schirmung eingesetzt werden kann.
Mit 208 bis 215 sind 8 Bitdoppelleitungen dargestellt, wobei jede der in der nachfolgenden Fig. 3 dargestellten Übertragungsstrecken mit Sender und Empfänger entsprechen kann bzw. eine ausgewählte Anzahl davon. Damit kann ein gemultiplexter 8-Bit-Adressdatenbus dargestellt werden, wobei die acht Datenleitungen durch die in Fig. 3 später noch dargestellte SSTL- und LVDS-kombinierende Struktur bzw. Schnittstelle gebildet werden. Damit stehen dann für eine SSTL-Funktion in diesem speziellen Beispiel 16 Bitleitungen zur Verfügung und 8 Dopellleitungen für die LVDS-Funktion zur differentiellen Signaldarstellung.
Die Erfindung ist dabei nicht auf die 8 bzw. 16 Bitleitungen des obigen Beispiels beschränkt, eine beliebige andere Anzahl von Bitleitungen kann ebenso mit der erfindungsgemäßen Technologie dargestellt und eingesetzt werden.
Ebenso können auch die Adressinformationen über den Bus bzw. die Busschnittstelle übertragen werden und damit entweder der Pin-Count für die Busschnittstelle oder die Leistungsfähigkeit des Busses selbst erhöht werden. Ebenso kann durch Umschalten bei EMV-problematischen Systemen diese Problematik minimiert werden.
Bei der in Fig. 2 dargestellten Struktur sind somit jeweils entsprechend Sender und Empfänger gemäß der in Fig. 3 kombinierten SSTL- und LVDS-Struktur optional mit einem Abschlusswiderstand zwischen Dout1 und Dout2 gemäß Fig. 3 in vorteilhafter Weise im Speicher integriert und das entsprechende Gegenstück im Rechner bzw. Prozessor.
Fig. 3 zeigt nun die kombinierte SSTL- und LVDS-Struktur gemäß unseres erfindungsgemäßen Gegenstandes. Dabei sind Schaltmittel T1 bis T6, beispielsweise Schalter oder Transistoren, usw. dargestellt. Im Weiteren wird von Transistoren T1 bis T6 gesprochen, ohne dabei die Allgemeingültigkeit der Schaltmittel in Abrede zu stellen. Dabei sind die Transistoren T1 und T3 sowie T3 und T5 miteinander verbunden, wobei die Kette der drei genannten Transistoren T1 - T3 - T5 zwischen einem Versorgungsspannungspotential V1 (high) und einem Lowpotential, insbesondere Massepotential, V0 (low) geschaltet sind.
Gleiches gilt für die Verbindung der Transistoren T2 und T4 sowie T4 und T6 (T2 - T4 - T6), welche zwischen einem Versorgungsspannungspotential V2 (high) und ein Lowpotential, insbesondere Massepotential, V0 (low) geschaltet sind.
Die Verbindungen zwischen T1 und T3 sowie T2 und T4 sind ihrerseits in den Verbindungspunkten miteinander verbunden.
Dabei können sich die Versorgungsspannungspotentiale V1 und V2 voneinander unterscheiden, sind aber in einer vorteilhaften Ausgestaltung gleich.
Zur Nutzung der LVDS-Funktion in der SSTL- und LVDS- kombinierenden Struktur werden die Transistoren T1 und T2 mit Steuersignalen ET1 und ET2 beaufschlagt. Für die LVDS- Funktion wird ET1 auf low bzw. auf niedriges Potential und ET2 auf high bzw. auf hohes Potential gelegt. Daraus ergibt sich dann für die Transistoren T3 und T4 sowie T5 und T6 über die Leitungen Dout1 (ausgehend zwischen T4 und T6) und Dout2 (ausgehend zwischen T3 und T5) die LVDS- Funktionalität.
Zur Realisierung der SSTL-Funktion wird ET1 auf high und ET2 auf low gelegt, womit vorteilhafter Weise T2, da dieser sehr niederohmig ist, als VCC-Quelle oder Versorgungsspannungsquelle, hier als V2-Quelle, verwendet werden kann.
Bei Einsatz der SSTL-Funktion bilden dann die Transistoren T3 und T5 ein Bit für die SSTL-Funktion über Dout2 und T4 und T6 ein Bit für die SSTL-Funktion über Dout1.
Wird T1 hochohmiger gewählt als T2, so kann T1 als Stromquelle für die LVDS-Funktion dienen.
In einer vorteilhaften Ausgestaltung bei Nutzung der LVDS- Funktion mit hohen Strömen und damit niederohmigem T2 kann zweckmäßiger Weise Transistor T2 gänzlich entfallen.
Eine besondere Ausgestaltung oder Variante ergibt sich, wenn Transistor T1 als Schaltmittel mit mehreren Steueranschlüssen, also Gates bei FET-Technologie (Feldeffekttransistor) oder Basen in Bipolartechnologie, ausgebildet ist und für die LVDS-Funktion nicht alle Steueranschlüsse, insbesondere Gates, aktiviert werden.
Auch diese besondere Variante erfüllt wie der übrige soeben beschriebene Gegenstand der Erfindung dann vorteilhaft die Vereinigung von SSTL- und LVDS-Funktion in einem Businterface als eine SSTL- und LVDS-kombinierende Struktur.
Damit können beide Aspekte der einerseits guten elektromagnetischen Verträglichkeit sowie andererseits der hohen Datenübertragungsrate in einer Anwendung berücksichtigt werden.

Claims

1. Speicherelement, welches über Adress- und/oder Datenleitungen mit einem Prozessor verbindbar ist, wobei das Speicherelement außerhalb des Prozessors angeordnet ist, dadurch gekennzeichnet, dass die Adress- und/oder Datenleitungen jeweils in einer eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL, kombinierenden Struktur mit entsprechenden Sendern und Empfängern ausgebildet sind, wobei die Sender und Empfänger auf der Seite des Speicherelementes in dieses integriert sind.

2. Vorrichtung mit einem Prozessor und einem außerhalb des Prozessors angeordneten Speicherelement, wobei der Prozessor und das Speicherelement über Adress- und/oder Datenleitungen verbunden sind, dadurch gekennzeichnet, dass die Adress- und/oder Datenleitungen jeweils in einer eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL, kombinierenden Struktur mit entsprechenden Sendern und Empfängern ausgebildet sind.

3. Vorrichtung zur Verbindung eines Prozessors mit einem Speicherelement, wobei die Vorrichtung Adress- und/oder Datenleitungen sowie entsprechende Sender und Empfänger enthält dadurch gekennzeichnet, dass die Adress- und/oder Datenleitungen jeweils in einer eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL, kombinierenden Struktur mit den entsprechenden Sendern und Empfängern ausgebildet sind.

4. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, dass nur die Datenleitungen in einer eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL, kombinierenden Struktur ausgebildet sind.

5. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, dass eine beliebige Anzahl der Adress- und/oder Datenleitungen in einer eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL, kombinierenden Struktur als Bitleitungen ausgebildet ist.

6. Vorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass nur die Datenleitungen in einer eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL, kombinierenden Struktur ausgebildet sind.

7. Vorrichtung oder Speicherelement nach Anspruch 1 oder 2 oder 3, dadurch gekennzeichnet, dass die eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL, kombinierende Struktur so gestaltet ist, dass zwischen differentieller, insbesondere LVDS-Funktion und der Funktion der Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL-Funktion, der Struktur durch Ansteuerung wenigstens eines Schaltmittels umgeschaltet werden kann.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass das wenigstens eine Schaltmittel als Transistor ausgebildet ist, wobei der Transistor für die Funktion der Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL-Funktion, als Versorgungsspannungsquelle dient.

9. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass wenigstens zwei Schaltmittel angesteuert werden, um zwischen differentieller, insbesondere LVDS-Funktion und der Funktion der Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL-Funktion, umzuschalten, wobei eines der wenigstens zwei Schaltmittel als Stromquelle für die differentielle, insbesondere LVDS-Funktion dient.

10. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass das Schaltmittel als Transistor mit mehreren Steueranschlüssen ausgebildet ist, wobei für die differentielle, insbesondere LVDS-Funktion nicht alle Steueranschlüsse aktiviert werden.

11. Vorrichtung oder Speicherelement nach Anspruch 1 oder 2 oder 3, dadurch gekennzeichnet, dass in der eine differentielle Struktur, insbesondere LVDS, und eine Struktur mit gegen Masse und Spannung schaltenden Transistoren, insbesondere SSTL, kombinierenden Struktur zwei Adress- und/oder Datenleitungen als Bitleitungen für eine SSTL-Funktion zur Verfügung stehen.