DE19712840A1 - Schnittstellenschaltung und Verfahren zum Übertragen binärer logischer Signale mit reduzierter Verlustleistung - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Übertragen binärer logischer Signale zwischen elektroni­ schen Schaltungen sowie eine Schnittstellenschaltung, mit der dieses Verfahren ausgeführt werden kann.

Trotz des schnellen Fortschritts in der Halbleitertechno­ logie bleibt die Anzahl von Transistoren in einer inte­ grierten Schaltung (im folgenden IC genannt) endlich, wo­ bei verschiedene Systemfunktionen oftmals am besten in verschiedenen ICs implementiert werden. Ein elektroni­ sches System wie etwa ein Computer enthält daher gewöhn­ lich mehrere ICs, die auf einer Leiterplatte miteinander verbunden sind. Die Eingangs/Ausgangs-Schaltungen dieser ICs senden und empfangen Signale mit verschiedenen ge­ normten Spannungspegeln wie etwa dem Transistor-Transi­ stor-Logik-Pegel (TTL-Pegel) und dem Niederspannungs-TTL-Pegel (LVTTL-Pegel), der für Bipolar-ICs verwendet wird, sowie dem Komplementär-Metalloxidhalbleiter-Pegel (im folgenden CMOS-Pegel genannt) und dem Niederspannungs-CMOS-Pegel (LVCMOS-Pegel), der für CMOS-ICs verwendet wird. TTL- und LVTTL-Schnittstellenschaltungen (Treiber) erzeugen Ausgangsspannungshübe von ungefähr zwei Volt. CMOS- und LVCMOS-Treiber erzeugen Ausgangsspannungshübe, die gleich der Leistungsversorgungsspannung, typischer­ weise fünf Volt (5 V) oder 3,3 Volt, sind.

Wegen der zunehmenden Signalgeschwindigkeiten elektroni­ scher Systeme erzeugen jedoch Übertragungsleitungseffekte wie etwa die Signalreflexion und die Signaldämpfung sowie Rauscheffekte wie etwa ein Nebensprechen und ein Masse­ prellen ernsthafte Probleme beim Entwurf von Verbindungen auf Leiterplatten. Eine Lösung für diese Probleme ist ein Impedanzanpassungsabschluß der Signalübertragungsleitun­ gen, der die Reflexion und die Dämpfung verringert. Eine weitere Lösung besteht in der Reduzierung der Spannungs­ hübe der Signale, wodurch das Nebensprechen und das Mas­ seprellen reduziert wird.

Diese Lösungen sind in neueren Schnittstellennormen wie etwa der Norm "Center-Tap-Terminated (CTT) Low-Level, High-Speed Interface for Digital Integrated Circuits", veröffentlicht im November 1993 von der Electronic Indu­ stries Association, die im folgenden als CTT-Norm be­ zeichnet wird, übernommen worden. Für eine Signalleitung mit einem 50 Ω-Abschluß spezifiziert die CTT-Norm eine typische Abschlußspannung und Referenzspannung von 1,5 V bei einem hohen logischen Ausgangspegel von 1,9 V bis 2,1 V und einem niedrigen logischen Ausgangspegel von 0,9 V bis 1,1 V. Der Ausgangsspannungshub liegt daher im Bereich von 0,8 V bis 1,2 V. Diese Ausgangspegel und Ab­ schlußbedingungen ermöglichen, daß ein binäres logisches Signal, dessen Bitrate 100 Millionen Bits pro Sekunde übersteigt, oder daß ein Taktsignal mit einer Frequenz, die 100 Megahertz (100 MHz) übersteigt, mit geringer Ver­ zerrung und ohne Erzeugung eines problematischen elektri­ schen Rauschens übertragen werden kann.

Im Hinblick auf die Verlustleistung lassen jedoch die CTT-Norm und ähnliche Schnittstellenschemata viel zu wün­ schen übrig. Da in der CTT-Schnittstelle sowohl die hohen als auch die niedrigen Ausgangspotentiale vom Abschlußpo­ tential verschieden sind, fließt zwischen der Treiber­ schaltung und der Abschlußspannungsquelle stets ein Strom, wodurch in der Treiberschaltung und im Abschlußwi­ derstand ein Gleichstromleistungsverlust auftritt. Diese Gleichstromleistung trägt zum großen Teil zur gesamten Verlustleistung der Schnittstelle bei.

Es ist daher eine Aufgabe der vorliegenden Erfindung, die Verlustleistung von Hochgeschwindigkeitsschnittstellen­ schaltungen für binäre logische Signale zu reduzieren. Gemäß einer weiteren Aufgabe soll der Stromverbrauch von Hochgeschwindigkeitsschnittstellenschaltungen für binäre logische Signale reduziert werden. Außerdem soll ein Latch-up-Effekt in Hochgeschwindigkeits-CMOS-Schnittstel­ lenschaltungen für binäre logische Signale vermieden wer­ den.

Die Erfindung stellt eine Schnittstellenschaltung und ein Verfahren zum Übertragen binärer logischer Signale dar, die die in den entsprechenden unabhängigen Ansprüchen an­ gegebenen Merkmale besitzen. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der vorliegenden Erfindung gerichtet.

Die erfindungsgemäße Schnittstellenschaltung überträgt ein binäres logisches Signal von einer ersten elektroni­ schen Schaltung an eine zweite elektronische Schaltung mittels einer Treiberschaltung, einer Empfängerschaltung und einer Übertragungsleitung. Bei jeder Anstiegsflanke des binären logischen Signals gibt die Treiberschaltung von einem an die Übertragungsleitung angeschlossenen Aus­ gangsanschluß einen kurzen Impuls mit einem ersten Poten­ tial aus. Bei jeder Abstiegsflanke des binären logischen Signals gibt die Treiberschaltung vom Ausgangsanschluß einen kurzen Impuls mit einem zweiten Potential aus. Wenn im binären logischen Signal kein Übergang auftritt, ver­ setzt die Treiberschaltung den Ausgangsanschluß in den Zustand hoher Impedanz. Ein Leistungsverlust in der Trei­ berschaltung tritt daher nur während der kurzen Inter­ valle, in denen die Impulse ausgegeben werden, auf.

Wenn die Empfängerschaltung einen Impuls mit dem ersten Potential von der Übertragungsleitung empfängt, gibt sie an die zweite elektronische Schaltung einen ersten logi­ schen Pegel aus. Die Ausgabe des ersten logischen Pegels wird solange aufrechterhalten, bis ein Impuls mit dem zweiten Potential empfangen wird. Wenn die Empfänger­ schaltung von der Übertragungsleitung einen Impuls mit dem zweiten Potential empfängt, gibt sie an die zweite elektronische Schaltung einen zweiten logischen Pegel aus. Die Ausgabe des zweiten logischen Pegels wird so­ lange aufrechterhalten, bis ein Impuls mit dem ersten Po­ tential empfangen wird.

Die Übertragungsleitung ist vorzugsweise auf einem Poten­ tial abgeschlossen, das zwischen dem ersten Potential und dem zweiten Potential liegt. Die Empfängerschaltung kann dann das von der Übertragungsleitung empfangene Potential mit einem Referenzpotential vergleichen, das als Antwort auf die Ausgabe der Empfängerschaltung eingestellt wird. Das Referenzpotential wird auf ein Potential zwischen dem Abschlußpotential und dem zweiten Potential eingestellt, wenn ein Impuls mit dem ersten Potential empfangen wird, während das Referenzpotential auf ein Potential zwischen dem ersten Potential und dem Abschlußpotential einge­ stellt wird, wenn ein Impuls mit dem zweiten Potential empfangen wird.

Der Abschlußwiderstand stimmt vorzugsweise mit der cha­ rakteristischen Impedanz der Übertragungsleitung überein, ferner ist der Spannungshub zwischen dem ersten und dem zweiten Potential vorzugsweise geringer als die Lei­ stungsversorgungsspannung, mit denen die erste und die zweite elektronische Schaltung arbeiten.

Weitere Merkmale und Vorteile der Erfindung werden deut­ lich beim Lesen der Beschreibung bevorzugter Ausführungs­ formen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:

Fig. 1 eine schematische Darstellung einer Schnittstel­ lenschaltung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 die Konfiguration des Impulsgenerators in der er­ sten Ausführungsform;

Fig. 3 die Konfiguration des Differenzverstärkers in der ersten Ausführungsform;

Fig. 4 die Konfiguration der Referenzpotential-Steuer­ schaltung in der ersten Ausführungsform;

Fig. 5 die Konfiguration der Auswahlschaltung in der obigen Referenzpotential-Steuerschaltung;

Fig. 6 ein Zeitablaufdiagramm zur Erläuterung der Funk­ tionsweise des Impulsgenerators in der ersten Ausführungsform;

Fig. 7 ein Zeitablaufdiagramm zur Erläuterung der Funk­ tionsweise der Treiberschaltung in der ersten Ausführungsform;

Fig. 8 ein Zeitablaufdiagramm zur Erläuterung der Funk­ tionsweise der Empfängerschaltung in der ersten Ausführungsform;

Fig. 9 ein Zeitablaufdiagramm, das Simulationsergebnisse für die erste Ausführungsform veranschaulicht;

Fig. 10 eine schematische Darstellung der Treiberschal­ tung gemäß einer zweiten Ausführungsform der vor­ liegenden Erfindung;

Fig. 11 eine schematische Darstellung der Treiberschal­ tung gemäß einer dritten Ausführungsform der Er­ findung; und

Fig. 12 eine schematische Darstellung der Referenzpoten­ tial-Steuerschaltung gemäß einer vierten Ausfüh­ rungsform der vorliegenden Erfindung.

In den im folgenden beschriebenen Ausführungsformen wird angenommen, daß die CMOS-ICs, zwischen denen Signale übertragen werden, mit einem Leistungsversorgungspoten­ tial von 3,3 V, das im folgenden mit Vdd bezeichnet wird, arbeiten.

In Fig. 1 ist eine erste Ausführungsform einer Schnitt­ stellenschaltung gezeigt, die ein binäres logisches Si­ gnal S1 von einer ersten Logikschaltung 2 in einer ersten IC 4 an eine zweite Logikschaltung 6 in einer zweiten IC 8 überträgt. Die Schnittstelle enthält eine Treiberschal­ tung 10, die in der ersten IC 4 angeordnet ist, eine Emp­ fängerschaltung 12, die in der zweiten IC 8 angeordnet ist, eine Übertragungsleitung 14, die die Sende- und Emp­ fängerschaltungen 10 bzw. 12 miteinander verbindet, und einen Abschlußwiderstand 16, über den die Übertragungs­ leitung 14 an einem Punkt in der Nähe der zweiten IC 8 an ein Abschlußpotential Vt angeschlossen ist.

Vt muß zwischen der Versorgungsspannung Vdd und Masse (0 V) liegen. Im folgenden wird angenommen, daß Vt den Wert 1,5 V besitzt, obwohl die erste Ausführungsform nicht auf dieses besondere Abschlußpotential einge­ schränkt ist.

Die Übertragungsleitung 14 ist beispielsweise eine Mi­ krostreifenleitung, die eine gedruckte Verdrahtungsbahn aufweist, die in einer Schicht einer Mehrschicht-Leiter­ platte angeordnet ist, welche der in einer weiteren Schicht angeordneten Masseebene zugewandt ist. Der Ab­ schlußwiderstand 16 besitzt einen Widerstandswert, der gleich der charakteristischen Impedanz der Übertragungs­ leitung 14 ist. Im folgenden wird angenommen, daß der Ab­ schlußwiderstand 16 einen Widerstandswert von 50 Ohm (50 Ω) besitzt.

Die Treiberschaltung 10 enthält einen Eingangsanschluß 18, einen Impulsgenerator 20, einen CMOS-Inverter 22, ein CMOS-NAND-Gatter 24, ein CMOS-NOR-Gatter 26, einen n-Ka­ nal-Metalloxidhalbleiter-Feldeffekttransistor (im folgen­ den mit NMOS-Transistor bezeichnet) 28, einen p-Kanal-Me­ talloxidhalbleiter-Feldeffekttransistor (im folgenden mit PMOS-Transistor bezeichnet) 30 sowie einen Ausgangsan­ schluß 32.

Der Eingangsanschluß 18 empfängt das binäre logische Si­ gnal S1 von der ersten Logikschaltung 2 und liefert die­ ses Signal S1 an den Impulsgenerator 20, das NAND-Gatter 24 und das NOR-Gatter 26. Dieses Signal S1 besitzt CMOS-Logikpegel, die gleich der Versorgungsspannung bzw. der Massespannung der ersten IC 4 sind: Der logisch hohe Pe­ gel beträgt 3,3 V, während der logisch niedrige Pegel 0 V beträgt.

Der Impulsgenerator 20 erzeugt ein Dreizustand-Steuersi­ gnal S2 für den Inverter 22 und das NAND-Gatter 24. Das Ausgangssignal des Inverters 22 wird an das NOR-Gatter 26 geliefert. Der Ausgang S3 des NOR-Gatters 26 ist an die Gate-Elektrode (im folgenden mit Gate bezeichnet) des NMOS-Transistors 28 angeschlossen. Das Ausgangssignal S4 des NAND-Gatters 24 wird an das Gate des PMOS-Transistors 30 geliefert.

Die source-Elektrode (im folgenden mit Source bezeichnet) des NMOS-Transistors 28 ist an Masse angeschlossen, wäh­ rend dessen Drain-Elektrode (im folgenden mit Drain be­ zeichnet) an den Ausgangsanschluß 32 angeschlossen ist. Die Source des PMOS-Transistors 30 ist an das Leistungs­ versorgungspotential Vdd angeschlossen, während dessen Drain an den Ausgangsanschluß 32 angeschlossen ist. Der NMOS-Transistor 28 und der PMOS-Transistor 30 wirken so­ mit als Treiberelemente für den Ausgangsanschluß 32, der an die Übertragungsleitung 14 angeschlossen ist. Das vom Ausgangsanschluß 32 übertragene Signal ist mit S5 be­ zeichnet. Der Widerstandswert des NMOS-Transistors 28 be­ trägt im Ein-Zustand (im folgenden als Ein-Widerstands­ wert bezeichnet) 100 Ω. Der Ein-Widerstand des PMOS-Transistors 30 beträgt 130 Ω.

Der innere Aufbau des Impulsgenerators 20 wird später be­ schrieben.

Die Empfängerschaltung 12 enthält einen Eingangsanschluß 34, eine Referenzpotential-Steuerschaltung 36, einen Dif­ ferenzverstärker 38 und einen Ausgangsanschluß 40. Der Eingangsanschluß 34 ist an die Übertragungsleitung 14 an­ geschlossen und liefert das von der Übertragungsleitung 14 empfangene Signal S6 an einen Eingang des Differenz­ verstärkers 38. Die Referenzpotential-Steuerschaltung 36 ist an den Ausgangsanschluß 40 angeschlossen und liefert ein Referenzpotential VREF an den anderen Eingang des Differenzverstärkers 38. Das Signal S7, das vom Diffe­ renzverstärker 38 ausgegeben wird, wird an die Referenz­ potential-Steuerschaltung 36 und an den Ausgangsanschluß 40 und vom Ausgangsanschluß 40 an die zweite Logikschal­ tung 6 geliefert.

Der innere Aufbau der Referenzpotential-Steuerschaltung 36 und des Differenzverstärkers 38 wird später beschrie­ ben.

Wie in Fig. 2 gezeigt, enthält der Impulsgenerator 20 in der Treiberschaltung 10 ein Verzögerungselement 42 und ein Exklusiv-ODER-Gatter 44. Das Verzögerungselement 42 empfängt das binäre logische Signal S1 vom Eingangsan­ schluß 18. Das Exklusiv-ODER-Gatter 44 empfängt sowohl dieses binäre logische Signal S1 als auch das Ausgangs­ signal S8 des Verzögerungselements 42, bildet die logi­ sche Exklusiv-ODER-Verknüpfung dieser zwei Signale S1 und S8 und erzeugt dadurch das Dreizustand-Steuersignal S2.

Das Verzögerungselement 42 enthält beispielsweise zwei in Serie geschaltete CMOS-Inverter. Falls zwei CMOS-Inverter keine ausreichende Verzögerung erzeugen, kann irgendeine Anzahl von in Serie geschalteten CMOS-Invertern als Ver­ zögerungselement 42 verwendet werden.

Wie in Fig. 3 gezeigt, enthält der Differenzverstärker 38 in der Empfängerschaltung PMOS-Transistoren 46, 48, 50 und 52 sowie NMOS-Transistoren 54, 56 und 58, die wie ge­ zeigt miteinander verbunden sind. Das Referenzpotential VREF wird an das Gate des PMOS-Transistors 48 geliefert. Das empfangene Signal S6 wird vom Eingangsanschluß 34 an das Gate des PMOS-Transistors 50 geliefert. Die Drains des PMOS-Transistors 52 und des NMOS-Transistors 58 sind an den Ausgangsanschluß 40 angeschlossen, an dem das Aus­ gangssignal S7 ausgegeben wird.

Die PMOS-Transistoren 46, 48 und 50 sowie die NMOS-Tran­ sistoren 54 und 56 sind in einer wohlbekannten Konfigura­ tion miteinander verbunden, um eine Differenzspannungs­ verstärkungsstufe zu bilden. Das Drain-Potential des PMOS-Transistors 50 fällt auf Massepegel ab, wenn das Eingangssignal S6 über VREF ansteigt, und steigt auf Vdd an, wenn S6 unter VREF abfällt.

Die Sources des PMOS-Transistors 52 bzw. des NMOS-Transi­ stors 58 sind an Vdd bzw. an Masse angeschlossen, während deren Gates an den Drain des PMOS-Transistors 50 ange­ schlossen sind. Der PMOS-Transistor 52 und der NMOS-Tran­ sistor 58 bilden eine invertierende Ausgangsstufe, die das Ausgangssignal S7 auf hohen Pegel (Vdd) hebt, wenn S6 über VREF liegt, und auf niedrigen Pegel (Massepegel) ab­ senkt, wenn S6 unter VREF liegt. Der Differenzverstärker 38 arbeitet somit als Komparator.

Die Erfindung ist nicht auf die in Fig. 3 gezeigte Diffe­ renzverstärkerschaltung eingeschränkt. Es sind verschie­ dene andere wohlbekannte Schaltungskonfigurationen mög­ lich.

Wie in Fig. 4 gezeigt, enthält die Referenzpotential-Steuerschaltung 36 eine Auswahlschaltung 60, die das am Ausgangsanschluß 40 ausgegebene Signal S7 sowie zwei ver­ schiedene Referenzpotentiale V1 und V2 empfängt, entspre­ chend dem logischen Pegel von S7 entweder V1 oder V2 aus­ wählt und das ausgewählte Potential als Referenzspannung VREF ausgibt. In der folgenden Beschreibung besitzt V1 den Wert 1,4 V, während V2 den Wert 1,6 V besitzt, obwohl die erste Ausführungsform nicht auf diese besonderen Werte eingeschränkt ist.

Wie in Fig. 5 gezeigt, enthält die Auswahlschaltung 60 einen CMOS-Inverter 62 und ein paar von NMOS-Transistoren 64 und 66. Der Ausgangsanschluß 40 der Empfängerschaltung ist direkt an das Gate des NMOS-Transistors 64 ange­ schlossen und über den Inverter 62 an das Gate des NMOS-Transistors 66 angeschlossen. Die Source des NMOS-Transi­ stors 64 empfängt das Referenzpotential V1, während die Source des NMOS-Transistors 66 das Referenzpotential V2 empfängt und die Drains der beiden NMOS-Transistoren 64 und 66 an einen Knoten 67 angeschlossen sind, von dem das Referenzpotential VREF ausgegeben wird.

Nun wird die Funktionsweise der ersten Ausführungsform beschrieben. Die Funktionsweisen der Treiberschaltung 10 und der Empfängerschaltung 12 werden getrennt beschrie­ ben. Die Ausdrücke "hoher Pegel" und "niedriger Pegel" in der folgenden Beschreibung beziehen sich auf den Vdd-Pe­ gel (3,3 V) bzw. auf den Massepegel (0 V).

Zunächst wird die Funktionsweise des Impulsgenerators 20 beschrieben. Fig. 6 veranschaulicht diese Funktionsweise, wenn das von der ersten Logikschaltung 2 eingegebene bi­ näre logische Signal S1 eine Rechteckwelle ist.

Das Ausgangssignal S8 des Verzögerungselements 42 im Im­ pulsgenerator 20 stimmt mit dem Eingangssignal S1 bis auf eine leichte Verzögerung D völlig überein. Diese Verzöge­ rung D muß kleiner als das minimale Intervall zwischen Übergängen des Eingangssignal S1 sein. Vorzugsweise über­ steigt die Verzögerung D die Hälfte des minimalen Inter­ valls zwischen Übergängen des Eingangssignals S1 nicht.

Das Ausgangssignal S2 des Exklusiv-ODER-Gatters 44 ist niedrig, wenn die beiden Eingänge S1 und S8 des Exklusiv-ODER-Gatters 44 gleich sind, und hoch, wenn diese beiden Eingänge S1 und S8 verschieden sind. Das Ausgangssignal S2 ist daher nur in Intervallen der Länge D, die jedem Übergang des Eingangssignals S1 folgen, hoch und zu allen anderen Zeiten niedrig. Das Dreizustand-Steuersignal S2 ist somit ein Impulssignal, das einen vergleichsweise kurzen hohen Impuls, der jedem Übergang von S1 folgt, aufweist.

Nun wird die Funktionsweise der Treiberschaltung 10 mit Bezug auf Fig. 7 beschrieben, welche Signal formen des von der ersten Logikschaltung 2 empfangenen Eingangssignals S1, des Dreizustand-Steuersignals S2, des Ausgangssignals S3 des NOR-Gatters 26, des Ausgangssignal S4 des NAND-Gatters 24 und des übertragenen Signals S5 zeigt. Das Eingangssignal S1 ist erneut als Rechteckwelle gezeigt. Die Zahlen (1) bis (9) in Klammern geben zugehörige Zei­ ten an.

Zunächst sind das Eingangssignal S1 und das Dreizustand-Steuersignal S2 niedrig. Das NOR-Gatter 26 empfängt einen niedrigen Eingang (S1) und einen hohen Eingang (S2, das durch den Inverter 22 invertiert ist), so daß das Aus­ gangssignal S3 des NOR-Gatters 26 anfangs niedrig ist und der NMOS-Transistor 28 anfangs gesperrt ist. Das NAND-Gatter 24 empfängt zwei niedrige Eingänge (S1 und S2), so daß sein Ausgangssignal S4 anfangs hoch ist und der PMOS-Transistor 30 anfangs ebenfalls gesperrt ist. Der Aus­ gangsanschluß 32 befindet sich daher zunächst im Zustand hoher Impedanz, so daß das übertragende Signal S5 zu­ nächst auf dem Abschlußpotential Vt (1,5 V) gehalten wird.

Wenn das Eingangssignal S1 zum Zeitpunkt (1) hohen Pegel annimmt, nimmt das Dreizustand-Steuersignal S2 für ein Intervall der Länge D wie oben beschrieben hohen Pegel an. Während dieses Intervalls (2) empfängt das NOR-Gatter 26 ein hohes Eingangssignal (S1), so daß das Ausgangs­ signal S3 des NOR-Gatters 26 niedrig bleibt. Das NAND-Gatter 24 empfängt zwei hohe Eingangssignale (S1 und S2), so daß das Ausgangssignal S4 des NAND-Gatters 24 niedrig wird und den PMOS-Transistor 30 auf Durchlaß schaltet.

Der PMOS-Transistor 30 und der Abschlußwiderstand 16 bil­ den nun einen Spannungsteiler zwischen dem Leistungsver­ sorgungspotential Vdd und dem Abschlußpotential Vt, wo­ durch der Ausgangsanschluß 32 auf ein Potential zwischen Vdd und Vt gesetzt wird. Anhand des Ein-Widerstandes des PMOS-Transistors 30 (130 Ω), des Widerstandwerts des Wi­ derstands 16 (50 Ω) und der Werte von Vdd (3,3 V) und Vt (1,5 V) kann errechnet werden, daß der Ausgangsanschluß 32 auf ein Potential von 2,0 V gesetzt wird, wie in der Signalform des übertragenen Signals S5 gezeigt ist.

Wenn das Dreizustand-Steuersignal S2 zum Zeitpunkt (3) niedrigen Pegel annimmt, empfängt das NAND-Gatter 24 ein niedriges Eingangssignal (S2), so daß das Ausgangssignal S4 des NAND-Gatters 24 wieder hohen Pegel annimmt und den PMOS-Transistor 30 sperrt. Das NOR-Gatter 26 empfängt fortgesetzt ein hohes Eingangssignal (S1), so daß sein Ausgangssignal S3 niedrig bleibt und der NMOS-Transistor 28 im gesperrten Zustand bleibt. Der Ausgangsanschluß 32 kehrt somit zum Zustand hoher Impedanz zurück, so daß das übertragene Signal S5 wieder auf das Abschlußpotential Vt von 1,5 V zurückgebracht wird. Dieser Zustand wird wäh­ rend des nachfolgenden Intervalls (4) beibehalten.

Wenn das Eingangssignal S1 zum Zeitpunkt (5) niedrigen Pegel annimmt, nimmt das Dreizustand-Steuersignal S2 er­ neut für ein Intervall der Länge D hohen Pegel an. Wäh­ rend dieses Intervalls (6) empfängt das NOR-Gatter 26 zwei niedrige Eingänge (S1 und das Ausgangssignal des In­ verters 22, der S2 invertiert), so daß das Ausgangssignal S3 des NOR-Gatters 26 hohen Pegel annimmt und der NMOS-Transistor 28 auf Durchlaß geschaltet wird. Das NAND-Gat­ ter 24 empfängt ein niedriges Eingangssignal (S1), so daß das Ausgangssignal S4 des NAND-Gatters 24 auf hohem Pegel bleibt und der PMOS-Transistor 30 im gesperrten Zustand bleibt.

Nun bilden der NMOS-Transistor 28 und der Abschlußwider­ stand 16 einen Spannungsteiler zwischen dem Abschlußpo­ tential Vt und Masse, wodurch der Ausgangsanschluß 32 auf ein Potential zwischen Vt und Masse gesetzt wird. Anhand des Ein-Widerstandes des NMOS-Transistors 28 (100 Ω), des Widerstandwerts des Widerstands 16 (50 Ω) und der Werte von Vt (1,5 V) und Masse (0 V) kann errechnet wer­ den, daß der Ausgangsanschluß 32 auf ein Potential von 1,0 V gesetzt wird, wie in der Signalform des übertrage­ nen Signals SS gezeigt ist.

Wenn das Dreizustand-Steuersignal S2 zum Zeitpunkt (7) niedrigen Pegel annimmt, empfängt das NOR-Gatter 26 ein hohes Eingangssignal (das Ausgangssignal des Inverters 22), so daß das Ausgangssignal S3 des NOR-Gatters 26 wie­ der zum niedrigen Pegel zurückkehrt, wodurch der NMOS-Transistor 28 gesperrt wird. Der PMOS-Transistor 30 bleibt im gesperrten Zustand, so daß der Ausgangsanschluß 32 erneut zum Zustand hoher Impedanz zurückkehrt und das übertragene Signal S5 erneut auf das Abschlußpotential Vt von 1,5 V gebracht wird. Dieser Zustand wird während des nachfolgenden Intervalls (8) beibehalten, bis das Ein­ gangssignal S1 zum Zeitpunkt (9) erneut hohen Pegel an­ nimmt und die obigen Operationen wiederholt werden.

Die Funktionsweise der Treiberschaltung 10 zusammenfas­ send kann gesagt werden, daß jeder Anstieg des eingegebe­ nen logischen Signals S1 einen positiven Impuls im über­ tragenen Signal S5 erzeugt, der auf ein Potential ober­ halb von Vt, jedoch unterhalb von Vdd ansteigt. Jeder Ab­ fall des eingegebenen logischen Signals S1 erzeugt einen negativen Impuls im übertragenen Signal S5 der auf ein Potential, das höher als Masse, jedoch niedriger als Vt ist, abfällt. Die Impulsbreite D dieser Impulse im über­ tragenen Signal S5 ist kleiner als das Intervall zwischen Übergängen von S1.

Nun wird die Funktionsweise der Empfängerschaltung 12 mit Bezug auf Fig. 8 beschrieben, die Signalformen der Refe­ renzspannung VREF, des empfangenen Signals S6 und des Ausgangssignals S7 zeigt. Wiederum sind die Zeiten durch Zahlen (1) bis (9) in Klammern angegeben.

Zunächst liegt das empfangene Signal 36 auf dem Abschluß­ potential Vt von 1,5 V. In der Zeichnung ist das Aus­ gangssignal S7 anfangs niedrig, wobei die Referenzspan­ nung VREF den Wert 1,6 V besitzt. Dieser Zustand ist sta­ bil: Der niedrige Pegel des Ausgangssignals S7 veranlaßt die Auswahlschaltung 60 in der Referenzpotential-Steuer­ schaltung 36 dazu, das Potential V2 (1,6 V) als VREF aus­ zugeben, wobei, da das S6-Potential (1,5 V) niedriger als VREF ist, der Differenzverstärker 38 das Ausgangssignal S7 auf niedrigem Pegel hält.

Wenn das empfangene Signal S6 zum Zeitpunkt (1) von 1,5 V auf 2,0 V ansteigt, durchläuft es das Referenzpotential VREF (1,6 V), das vom Differenzverstärker 38 geliefert wird. Wenn das S6-Potential höher als das VREF-Potential wird, wechselt das Ausgangssignal S7 des Differenzver­ stärkers 38 wie gezeigt vom niedrigen Pegel zum hohen Pe­ gel. Tatsächlich ist zwischen dem Anstieg von S6 und dem Anstieg von S7 eine geringe Verzögerung vorhanden, diese ist jedoch zur Vereinfachung der Zeichnung weggelassen worden.

Während das empfangene Signal S6 während des Intervalls (2) bei 2,0 V bleibt, bleibt das Ausgangssignal S7 hoch, wobei der hohe Pegel von S7 die Auswahlschaltung 60 in der Referenzpotential-Steuerschaltung 36 dazu veranlaßt, das Potential V1 (1,4 V) als Referenzpotential VREF aus­ zugeben. Wie gezeigt, ist zwischen dem Anstieg von S7 und dem Abfall von VREF eine geringe Verzögerung vorhanden. Die Gesamtverzögerung zwischen dem Anstieg des empfange­ nen Signals S6 und dem Abfall von VREF muß kleiner als die Impulsbreite T sein.

Wenn das empfangene Signal S6 zum Zeitpunkt (3) zum Ab­ schlußpotential von 1,5 V zurückkehrt, durchquert es das VREF-Potential nicht, weil VREF nun niedriger als 1,5 V ist. Das Ausgangssignal S7 des Differenzverstärkers 38 bleibt daher hoch. Dieser Zustand, in dem das Signal S7 hoch ist und VREF den Wert 1,4 V besitzt, wird während des nachfolgenden Intervalls (4) beibehalten, solange das empfangene Signal S6 bei 1,5 V bleibt.

Wenn das empfangene Signal S6 zum Zeitpunkt (5) auf 1,0 V abfällt, durchquert es das Referenzpotential VREF (1,4 V), das nun an den Differenzverstärker 38 geliefert wird. Wenn das S6-Potential niedriger als das VREF-Poten­ tial wird, wechselt das Ausgangssignal S7 des Differenz­ verstärkers 38 wie gezeigt vom hohen Pegel zum niedrigen Pegel. Die geringe Verzögerung zwischen dem Abfall von S6 und dem Abfall von S7 ist zur Vereinfachung der Zeichnung weggelassen worden.

Während des Intervalls (6), in dem das empfangene Signal S6 bei 1,0 V bleibt, bleibt das Ausgangssignal S7 nied­ rig, wobei der niedrige Pegel S7 die Auswahlschaltung 60 in der Referenzpotential-Steuerschaltung 36 dazu veran­ laßt, das Potential V2 (1,6 V) erneut als Referenzpoten­ tial VREF aus zugeben. Zwischen dem Abfall von S7 und dem Anstieg VREF ist eine geringe Verzögerung vorhanden. Die Gesamtverzögerung zwischen dem Abfall des empfangenen Si­ gnals S6 und dem Anstieg von VREF muß kleiner als die Im­ pulsbreite D sein.

Wenn das empfangene Signal S6 zum Zeitpunkt (7) zum Ab­ schlußpotential von 1,5 V zurückkehrt, verläuft es nicht durch das VREF-Potential, weil VREF nun höher als 1,5 V ist. Das Ausgangssignal S7 des Differenzverstärkers 38 bleibt daher niedrig. Dieser Zustand, in dem das Signal S7 niedrig ist und VREF den Wert 1,6 V besitzt, wird wäh­ rend des nachfolgenden Intervalls (8) beibehalten, bis das empfangene Signal S6 zum Zeitpunkt (9) erneut an­ steigt und die obige Operation wiederholt wird.

Die Funktionsweise der Empfängerschaltung 12 zusammenfas­ send kann gesagt werden, daß das Ausgangssignal S7 dann, wenn das empfangene Signal S6 vom Abschlußpotential von 1,5 V zum positiven Impuls mit 2,0 V-Pegel ansteigt, ho­ hen Pegel annimmt und selbst nach der Rückkehr des Si­ gnals S6 zum Abschlußpotential hoch bleibt. Wenn das emp­ fangene Signal S6 vom Abschlußpotential von 1,5 V zum ne­ gativen Impuls mit 1,0 V-Pegel abfällt, nimmt das Aus­ gangssignal S7 niedrigen Pegel an und bleibt selbst nach der Rückkehr von S6 zum Abschlußpotential niedrig. Die positiven und negativen Impulse treten normalerweise ab­ wechselnd auf, so daß jeder positive Impuls von S6 einen Anstieg des Ausgangssignals S7 erzeugt und jeder negative Impuls von S6 einen Abfall des Ausgangssignals S7 er­ zeugt.

Diese Operation wird durch dynamisches Umschalten zwi­ schen zwei Referenzpotentialen VREF (V1 und V2) ausge­ führt. Es sind zwei Referenzpotentiale notwendig, weil die Empfängerschaltung 12 drei Signalpegel (2,0 V, 1,5 V und 1,0 V) empfängt.

Fig. 9 zeigt das Ergebnis einer Computersimulation der Operation der ersten Ausführungsform. Es wird angenommen, daß die Übertragungsleitung 14 eine Länge von 0,8 Metern besitzt und eine Laufzeit von 6,7 Nanosekunden pro Meter.

Für das Verzögerungselement 43 im Impulsgenerator 20 wird angenommen, daß es eine Verzögerung von ungefähr 0,8 Nanosekunden schafft. Für das eingegebene binäre logische Signal S1 wird angenommen, daß es eine Rechteckwelle mit einer Frequenz von 156 MHz ist.

Auf der horizontalen Achse in Fig. 9 ist die Zeit in Nanosekunden (N) aufgetragen. Auf der vertikalen Achse sind die Pegel des eingegebenen logischen Signals S1, des übertragenen Signals S5, des empfangenen Signals S6, des Referenzpotentials VREF und des Ausgangssignals S7 in Volt aufgetragen, ferner ist der Stromfluß durch den Aus­ gangsanschluß 32 der Treiberschaltung 10 in Milliampè,,re (mA) angegeben. Sämtliche Skalen sind linear (LIN).

Jeder Übergang vom niedrigen zum hohen Pegel oder vom ho­ hen Pegel zum niedrigen Pegel des eingegebenen logischen Signals S1 erzeugt einen sofortigen Impuls im übertrage­ nen Signal S5 am Ausgangsanschluß 32 der Treiberschaltung 10. Etwas weniger als sechs Nanosekunden später nach der Fortpflanzung durch die Übertragungsleitung 14 tritt im empfangenen Signal S6 am Eingangsanschluß 34 der Empfän­ gerschaltung 12 ein entsprechender Impuls auf. Jeder emp­ fangene Impuls verändert den logischen Pegel des Aus­ gangssignals S7. Die Signalform des von der Empfänger­ schaltung 12 ausgegebenen Signals S7 stimmt im wesentli­ chen mit der Signalform des logischen Signals S1 überein, das in die Treiberschaltung S1 eingegeben wird, jedoch mit einer Verzögerung von sechs Nanosekunden. Die Schnittstellenschaltung überträgt somit logische Signale von der ersten Logikschaltung 2 in der ersten IC 4 an die zweite Logikschaltung sechs in der zweiten IC 8.

Der am Ausgangsanschluß 32 der Treiberschaltung 10 gezo­ gene Strom Io ist auf kurze Impulse mit 10 mA begrenzt, die mit den Impulsen des übertragenen Signals S5 überein­ stimmen. Die Verlustleistung in der Treiberschaltung 10 kann anhand der Gleichung P = I²R berechnet werden, wobei P die Leistung ist, I der Strom ist und R der Wider­ standswert ist. Während eines positiven Impulses gibt die Treiberschaltung 10 in kurzer Zeit 13 mW ab, wenn ein Strom von 10 mA durch den Ein-Widerstand von 130 Ω des PMOS-Transistors 30 fließt. Während eines negativen Im­ pulses gibt die Treiberschaltung 10 in kurzer Zeit 10 mW ab, wenn der gleiche Strom durch den Ein-Widerstand von 100 Ω des NMOS-Transistors 28 fließt. Zu allen anderen Zeiten wird in der Treiberschaltung 10 im wesentlichen keine Leistung abgegeben.

In ähnlicher Weise ist der Stromfluß durch den Abschlußwi­ derstand 16 von 50 Ω auf die Dauer der positiven und ne­ gativen Impulse im empfangenen Signal S6 eingeschränkt, da zu allen anderen Zeiten beide Enden des Abschlußwider­ stands 16 auf dem Abschlußpotential Vt liegen. Während dieser empfangenen Signalimpulse wird im Abschlußwider­ stand 16 eine Leistung von 5 mW abgegeben. Zu allen ande­ ren Zeiten wird im Abschlußwiderstand 16 im wesentlichen keine Leistung abgegeben.

Eine herkömmliche Schnittstellenschaltung, die bei dem gleichen Leistungsversorgungspotential von 3,3 V arbei­ tet, die gleichen Ausgangspotentiale von 1,0 V und 2,0 V, das gleiche Abschlußpotential von 1,5 V und den gleichen Abschlußwiderstand 50 Ω besitzt, würde zu allen Zeiten einen Strom von 10 mA ziehen, so daß im Abschlußwider­ stand ständig eine Leistung von 5 mW abgegeben würde und in der Treiberschaltung selbst ständig eine Leistung von 10 mW oder mehr abgegeben würde.

In der ersten Ausführungsform sind der durchschnittliche Stromverbrauch und die durchschnittliche Verlustleistung auf einen Bruchteil der herkömmlichen Werte verringert, weil der Strom nur während eines Bruchteils der herkömm­ lichen Zeit fließt. Die Größe des Bruchteils hängt von der Impulsbreite D und von der Frequenz ab, mit der das eingegebene logische Signal S1 zwischen hohen und niedri­ gen Logikpegeln wechselt, falls jedoch D die Hälfte des minimalen Intervalls zwischen Übergängen von S1 nicht übersteigt, werden der Stromverbrauch und die Verlustlei­ stung durch die erste Ausführungsform wenigstens hal­ biert, selbst wenn das eingegebene logische Signal S1 zwischen den Pegeln mit maximaler Rate wechselt.

In der Empfängerschaltung 12 wird im Differenzverstärker 38 ein kleiner Betrag der Gleichstromleistung abgeführt, dies ist jedoch auch in herkömmlichen Niederspannungshub-Schnittstellenschaltungen der Fall. In der Referenzpoten­ tial-Steuerschaltung 36 gemäß der ersten Ausführungsform wird keine Gleichstromleistung abgeführt.

Die Impulssignalformen in der ersten Ausführungsform wer­ den von der ersten IC 4 an die zweite IC 8 mit geringer Verzerrung übertragen, weil der Abschlußwiderstand 16 an die charakteristische Impedanz der Übertragungsleitung 14 angepaßt ist und Signalreflexionen im Abschluß absorbiert werden. Der geringe Spannungshub in der Übertragungslei­ tung 14 zwischen 1,0 V und 2,0 V anstatt zwischen 0 V und 3,3 V reduziert die gegenseitige Beeinflussung mit ande­ ren Signalen in anderen Übertragungsleitungen. Die erste Ausführungsform der vorliegenden Erfindung schafft daher die gleichen Vorteile wie die CTT-Schnittstelle und an­ dere Niederspannungshub-Schnittstellenschaltungen, die abgeschlossene Übertragungsleitungen verwenden, um Hoch­ geschwindigkeitssignale zu übertragen, und schafft die weiteren Vorteile eines stark reduzierten Stromverbrauchs und einer stark reduzierten Verlustleistung.

Die zusätzlichen Anforderungen der ersten Ausführungsform im Vergleich zu den herkömmlichen Niederspannungshub-Schnittstellenschaltungen sind der Impulsgenerator 20 in der Treiberschaltung 10 und die Referenzpotential-Steuer­ schaltung 36 in der Empfängerschaltung 12. Wie aus den Fig. 2 und 4 hervorgeht, besitzen sowohl der Impulsgene­ rator 20 als auch die Referenzpotential-Steuerschaltung 36 einfache Konfigurationen, so daß diese Schaltungen die Größe oder die Kosten der ICs 4 und 8 nicht erheblich er­ höhen.

Herkömmliche Schnittstellen besitzen oftmals Dreizustand-Steuerschaltungen, die den Ausgangsanschluß der Treiber­ schaltung in den Zustand hoher Impedanz versetzen können, so daß derselbe Anschluß auch für den Empfang von Signa­ len von der Übertragungsleitung verwendet werden kann. Diese herkömmlichen Dreizustand-Steuersignale ermögli­ chen, daß derselbe Anschluß entweder als Eingangsport oder als Ausgangsport verwendet wird.

Im Unterschied zur ersten Ausführungsform versetzen diese herkömmlichen Dreizustand-Steuerschaltungen jedoch den Ausgangsanschluß während der Operation des Ausgangsports nicht in den Zustand hoher Impedanz. Um darüber hinaus den Ausgangsanschluß für die Eingangsport-Operation in den Zustand hoher Impedanz zu versetzen, erfordern diese herkömmlichen Schaltungen ein getrenntes Steuersignal. Die erste Ausführungsform versetzt den Ausgangsanschluß 32 automatisch in den Zustand hoher Impedanz.

Nun wird eine zweite Ausführungsform der vorliegenden Er­ findung beschrieben.

Die Sende- und Empfängerschaltungen in der zweiten Aus­ führungsform besitzen die gleichen Konfigurationen wie in der ersten Ausführungsform. Ihre Schaltungselemente sind mit den gleichen Bezugszeichen wie in der ersten Ausfüh­ rungsform bezeichnet.

Wie in Fig. 10 gezeigt, unterscheidet sich die zweite Ausführungsform von der ersten Ausführungsform dadurch, daß an die Source des PMOS-Transistors 30 in der Treiber­ schaltung 10 ein Hilfsleistungsversorgungspotential Vp geliefert wird. Vp ist niedriger als das Leistungsversor­ gungspotential Vdd, das an die anderen Teile der Treiber­ schaltung 10 und an andere Schaltungen in der ersten IC 4 geliefert wird. Vp kann durch irgendwelche geeigneten Einrichtungen wie etwa eine bezüglich der ersten IC 4 ex­ terne Leistungsversorgungsschaltung erzeugt werden. In der folgenden Beschreibung wird angenommen, daß Vdd den Wert 3,3 V besitzt und Vp den Wert 2,0 V besitzt.

Das Abschlußpotential Vt, die Ein-Widerstände des NMOS-Transistors 28 und des PMOS-Transistors 30 in der Trei­ berschaltung 10 und die Referenzpotentiale V1 und V2, die an die Referenzpotential-Steuerschaltung 36 in der Emp­ fängerschaltung 12 geliefert werden, sind ebenfalls nied­ riger als in der ersten Ausführungsform. In der folgenden Beschreibung besitzt das Abschlußpotential Vt den Wert 1,0 V, der Ein-Widerstand des NMOS-Transistors 28 besitzt den Wert 50 Ω, der Ein-Widerstand des PMOS-Transistors 30 besitzt den Wert 50 Ω, das Potential V1 besitzt den Wert 0,9 V und das Potential V2 besitzt den Wert 1,1 V.

Die charakteristische Impedanz der Übertragungsleitung 14 beträgt 50 Ω, außerdem besitzt der Abschlußwiderstand wie in der ersten Ausführungsform ebenfalls 50 Ω.

Die zweite Ausführungsform arbeitet bis auf eine Ausnahme in der gleichen Weise wie die erste Ausführungsform, so daß eine genaue Beschreibung weggelassen wird; die Aus­ nahme besteht darin, daß die positiven Impulse des über­ tragenen Signals S5 vom Abschlußpotential von 1,0 V auf ein Potential von 1,5 V ansteigen und die negativen Im­ pulse von S5 vom Abschlußpotential von 1,0 V auf ein Po­ tential von 0,5 V abfallen. Diese Werte können aus dem Abschlußwiderstandswert und aus dem Ein-Widerstand des NMOS-Transistors 28 und des PMOS-Transistors 30, die wie oben angegeben alle den Wert 50 Ω besitzen, berechnet werden.

Die zweite Ausführungsform besitzt daher den gleichen Spannungshub von 1 V wie in der ersten Ausführungsform, der Hub erfolgt jedoch zwischen 0,5 V und 1,5 V anstatt zwischen 1,0 V und 2,0 V.

Die zweite Ausführungsform gibt noch weniger Leistung als die erste Ausführungsform ab. Die Verlustleistung im Ab­ schlußwiderstand 16 ist gleich, weil die Signalschwingung auf der Übertragungsleitung die gleiche ist. Die Verlust­ leistung in der Treiberschaltung 10 ist jedoch reduziert, weil die Ein-Widerstände des NMOS-Transistors 28 und des PMOS-Transistors 30 reduziert worden sind. Genauer werden während der Übertragung eines positiven Impulses im PMOS-Transistor 30 anstatt 13 mW in der ersten Ausführungsform nun 5 mW abgegeben. Während der Übertragung eines negati­ ven Impulses werden im NMOS-Transistor 28 anstatt 10 mW in der ersten Ausführungsform nun 5 mW abgegeben.

Die zweite Ausführungsform schafft somit die gleichen Vorteile wie die erste Ausführungsform und den weiteren Vorteil einer geringeren Verlustleistung in der Treiber­ schaltung 10. Diese weitere Leistungseinsparung wird ohne Verlust der Betriebsgeschwindigkeit erhalten, weil das reduzierte Leistungsversorgungspotential Vp nur an die Source des PMOS-Transistors 30 geliefert wird. Die ande­ ren Schaltungselemente in der Treiberschaltung 10 arbei­ ten mit dem normalen Leistungsversorgungspotential (Vdd).

Nun wird eine dritte Ausführungsform der vorliegenden Er­ findung beschrieben.

Wie in Fig. 11 gezeigt, besitzt die Treiberschaltung 10 gemäß der dritten Ausführungsform bis auf eine Ausnahme die gleiche Konfiguration wie die zweite Ausführungsform, wobei die Ausnahme darin besteht, daß das NAND-Gatter 24 der zweiten Ausführungsform durch ein UND-Gatter 68 er­ setzt ist und der PMOS-Transistor 30 durch einen NMOS-Transistor 70 ersetzt ist. Das Ausgangssignal S9 des UND-Gatters 68 wird an das Gate des NMOS-Transistors 70 ge­ liefert. Die Source des NMOS-Transistors 70 ist an den Ausgangsanschluß 32 angeschlossen. Der Drain des NMOS-Transistors 70 empfängt das in der zweiten Ausführungs­ form beschriebene Hilfsleistungsversorgungspotential Vp.

Die Empfängerschaltung 12, die Übertragungsleitung 14, der Abschlußwiderstand 16 und das Abschlußpotential Vt in der dritten Ausführungsform sind die gleichen wie in der zweiten Ausführungsform. Der Abschlußwiderstand, der Ein-Widerstand des NMOS-Transistors 28 und der Ein-Widerstand des NMOS-Transistors 70 besitzen alle den Wert 50 Ω.

Die Funktionsweise der dritten Ausführungsform unter­ scheidet sich von der Funktionsweise der zweiten Ausfüh­ rungsform lediglich durch die Weise, in der ein positiver Impuls übertragen wird. Wenn das eingegebene logische Si­ gnal S1 hoch ist, nimmt das Ausgangssignal des UND-Gat­ ters 68 in dem Intervall der Dauer D, während derer so­ wohl das Signal S1 als auch das Signal S2 hoch ist, hohen Pegel an, wodurch der NMOS-Transistor 70 auf Durchlaß ge­ schaltet wird. Das Potential am Ausgangsanschluß 32 steigt dann vom Abschlußpotential von 1,0 V auf ein Po­ tential von 1,5 V an. Wenn das Dreizustand-Steuersignal S2 am Ende des Intervalls der Dauer T niedrigen Pegel an­ nimmt, nimmt auch das Ausgangssignal des UND-Gatters 68 niedrigen Pegel an, wodurch der NMOS-Transistor 70 ge­ sperrt wird und der Ausgangsanschluß 32 auf das Abschluß­ potential von 1,0 V zurückkehrt.

Die dritte Ausführungsform schafft die gleichen Vorteile wie die zweite Ausführungsform sowie den weiteren Vorteil einer kleineren Treiberschaltungsgröße und einer verbes­ serten Immunität gegenüber dem Latch-up-Effekt.

Die Treiberschaltung 10 in der dritten Ausführungsform ist kleiner, weil die NMOS-Transistoren eine größere Trä­ gerbeweglichkeit als PMOS-Transistoren und außerdem eine niedrigere Schwellenspannung aufweisen. Für den gleichen Ein-Widerstandswert kann daher der NMOS-Transistor 70 eine kleinere Gate-Breite als der PMOS-Transistor 30 der zweiten Ausführungsform besitzen. Die Unempfindlichkeit gegenüber dem Latch-up-Effekt ist aus dem folgenden Grund verbessert. Zusammengenommen bilden der NMOS-Transistor 28 und der PMOS-Transistor 30 in der ersten und in der zweiten Ausführungsform eine pnpn-Struktur. Unter ungün­ stigen Umständen wie etwa einer an die Übertragungslei­ tung 14 angelegten Einschwingspannung kann diese Struktur als Thyristor wirken und in den Ein-Zustand einrasten (Latch-up), wodurch während einer langen Zeitperiode ein hoher Strom fließt. Die unerwünschten Folgen können das Aufbrennen der Aluminiumverbindungsleitungen, die Zerstö­ rung von pn-Übergängen oder die völlige Zerstörung der ersten IC 4 umfassen.

Die beiden NMOS-Transistoren 28 und 70, die die Übertra­ gungsleitung 14 in der dritten Ausführungsform ansteuern, bilden keine pnpn-Struktur und können somit nicht als Thyristor wirken, so daß der Latch-up-Effekt wirksam ver­ hindert wird.

Nun wird eine vierte Ausführungsform der vorliegenden Er­ findung beschrieben.

Die vierte Ausführungsform besitzt die gleiche Treiber­ schaltung 10 wie die erste Ausführungsform, Unterschiede bestehen jedoch im Aufbau der Referenzpotential-Steuer­ schaltung 36 in der Empfängerschaltung 12.

Wie in Fig. 12 gezeigt, enthält die Referenzpotential-Steuerschaltung 36 in der vierten Ausführungsform zwei Gatterschaltungen 72 und 74, zwei Widerstände 76 und 78 und einen CMOS-Inverter 80. Die erste Gatterschaltung 72 enthält einen ersten PMOS-Transistor 82 und einen ersten NMOS-Transistor 84, die zwischen dem Leistungsversor­ gungspotential Vdd und Masse in Serie geschaltet sind. Die zweite Gatterschaltung 74 enthält einen zweiten PMOS-Transistor 86 und einen zweiten NMOS-Transistor 88, die ebenfalls zwischen Vdd und Masse in Serie geschaltet sind.

Das Ausgangssignal S7 der Empfängerschaltung 12 wird an die Gates der ersten PMOS- und NMOS-Transistoren 82 und 84 sowie an den Inverter 80 geliefert. Das Ausgangssignal des Inverters 80 wird an die Gates der zweiten PMOS- und NMOS-Transistoren 86 und 88 geliefert. Die Drains der er­ sten PMOS- und NMOS-Transistoren 82 und 84 sind beide an einen Anschluß des ersten Widerstands 76 angeschlossen. Die Drains der zweiten PMOS- und NMOS-Transistoren 86 und 88 sind beide an einen Anschluß des zweiten Widerstands 78 angeschlossen. Die anderen Anschlüsse der Widerstände 76 und 78 sind beide an einen Ausgangsknoten 90 ange­ schlossen, von dem die Referenzspannung VREF an den Dif­ ferenzverstärker 38 geliefert wird.

Nun wird die Funktionsweise der Referenzpotential-Steuer­ schaltung 36 von Fig. 12 unter der Annahme beschrieben, daß das Leistungsversorgungspotential Vdd den Wert 3,3 V besitzt, die Widerstandswerte des ersten Widerstands 76 und des zweiten Widerstands 78 jeweils 500 Ω betragen, der Ein-Widerstand des ersten PMOS-Transistors 82 den Wert 350 Ω besitzt, der Ein-Widerstand des ersten NMOS-Transistors 84 den Wert 200 Ω besitzt, der Ein-Wider­ stand des zweiten PMOS-Transistors 86 den Wert 450 Ω be­ sitzt und der Ein-Widerstand des zweiten NMOS-Transistors 88 den Wert 300 Ω besitzt.

Wenn das Ausgangssignal S7 der Empfängerschaltung 12 hoch ist, ist der erste PMOS-Transistor 82 gesperrt, ist der erste NMOS-Transistor 84 im Durchlaßzustand, ist der zweite PMOS-Transistor 86 im Durchlaßzustand, ist der zweite NMOS-Transistor 88 gesperrt und ist das Ausgangs­ referenzpotential VREF durch die Verhältnisse des Ein-Wi­ derstandes des ersten NMOS-Transistors 84, der Wider­ standswerte der Widerstände 76 und 78 und des Ein-Wider­ stands des zweiten PMOS-Transistors 86 bestimmt. Das Lei­ stungsversorgungspotential Vdd von 3,3 V wird durch das Verhältnis von (450 + 500) : (500 + 200) oder 950 : 700 dividiert, wobei VREF gleich 1,4 V beträgt.

Wenn das Ausgangssignal S7 der Empfängerschaltung niedrig ist, ist der erste PMOS-Transistor 82 im Durchlaßzustand, ist der erste NMOS-Transistor 84 gesperrt, ist der zweite PMOS-Transistor 86 gesperrt, ist der zweite NMOS-Transi­ stor 88 im Durchlaßzustand und ist VREF durch die Ver­ hältnisse des Ein-Widerstandes des ersten PMOS-Transi­ stors 82, der Widerstandswerte der Widerstände 76 und 78 und des Ein-Widerstandswertes des zweiten NMOS-Transi­ stors 88 bestimmt. Das Leistungsversorgungspotential Vdd von 3,3 V wird nun durch das Verhältnis (350 + 500) : (500 + 300) oder 850 : 800 dividiert, wobei VREF den Wert 1,6 V besitzt.

Die Referenzpotential-Steuerschaltung 36 gemäß der vier­ ten Ausführungsform führt somit die gleiche Funktion wie die Referenzpotential-Steuerschaltung gemäß der ersten Ausführungsform aus und gibt ein Referenzpotential VREF mit dem Wert 1,4 V aus, wenn S7 hohen Pegel besitzt, wäh­ rend sie ein Referenzpotential VREF mit dem Wert 1,6 V ausgibt, wenn S7 niedrigen Pegel besitzt. Die vierte Aus­ führungsform empfängt daher übertragene Signale in der gleichen Weise wie in Verbindung mit der ersten Ausfüh­ rungsform beschrieben.

Die Referenzpotential-Steuerschaltung 36 gemäß der vier­ ten Ausführungsform erfordert jedoch nicht die Eingabe der Referenzpotentiale V1 und V2, wie dies in der ersten Ausführungsform erforderlich war. Falls V1 und V2 in der ersten Ausführungsform extern erzeugt wurden, kann somit bei der vierten Ausführungsform die Anzahl der Eingangs­ anschlußstifte der zweiten IC 8 verringert werden. Außer­ dem wird der Entwurf der Leiterplatte, auf der diese IC 8 angebracht ist, vereinfacht, weil es nicht notwendig ist, die Spannungsquellen für V1 und V2 vorzusehen. Ferner wird der Entwurf der IC 8 selbst vereinfacht, da es nicht notwendig ist, getrennte Wege für die Heranführung exter­ ner Potentiale V1 und V2 an die Referenzpotential-Steuer­ schaltung 36 vorzusehen. Diese Vereinfachungen führen zu wirtschaftlichen Vorteilen.

Um VREF zu erzeugen, zieht die Referenzpotential-Steuer­ schaltung 36 gemäß der vierten Ausführungsform einen Gleichstrom, der gezogene Strom ist jedoch nicht hoch. Bei den oben angegebenen Widerstandswerten fließt zwi­ schen Vdd und Masse in der Referenzpotential-Steuerschal­ tung 36 gemäß der vierten Ausführungsform ein Strom von 2 mA, wodurch eine Leistung von 6,6 mW abgegeben wird. Diese Strom- und Leistungswerte sind kleiner als die Strom- und Leistungsbeträge, die durch die kurze Impulse übertragende Treiberschaltung 10 eingespart werden, so daß die vierte Ausführungsform noch immer weniger Strom verbraucht und weniger Leistung abgibt als eine herkömm­ liche Schnittstellenschaltung, die ähnliche Spannungspe­ gel und eine ähnliche Übertragungsleitung verwenden.

Die Spannungswerte und andere Werte in den obigen Ausfüh­ rungsformen sind lediglich beispielhaft angegeben worden. Sie können modifiziert werden, um an unterschiedliche An­ forderungen angepaßt zu werden.

Beispielsweise kann in der ersten Ausführungsform das Ab­ schlußpotential Vt auf 1,0 V reduziert werden, wobei der gleiche Signalhub von 1 V beibehalten wird, indem der PMOS-Transistor 30 so entworfen wird, daß er einen Ein-Widerstand von 182 Ω besitzt und der NMOS-Transistor 28 so entworfen wird, daß er einen Ein-Widerstand von 50 Ω besitzt. Die positiven Impulse steigen dann von 1,0 V auf 1,5 V an, während die negativen Impulse von 1,0 V auf 0,5 V abfallen, wie dies auch in der zweiten und in der dritten Ausführungsform der Fall war. Die Referenzpoten­ tiale in der Empfängerschaltung können auf irgendwelche geeigneten Zwischenpunkte in den Intervallen zwischen 1,5 V, 1,0 V und 0,5 V gesetzt werden. Es können wie in der zweiten und in der dritten Ausführungsform beispiels­ weise Referenzpotentiale von 1,1 V und 0,9 V verwendet werden.

Diese Referenzpotentiale können durch die Referenzpoten­ tial-Steuerschaltung 36 der vierten Ausführungsform er­ zeugt werden, indem die Widerstandswerte der in Fig. 12 gezeigten Widerstände und Transistoren verändert werden. Falls beim gleichen Leistungsversorgungspotential Vdd von 3,3 V die Widerstandswerte der Widerstände 76 und 78 beide 250 Ω betragen, der Ein-Widerstand des ersten PMOS-Transistors 82 den Wert 850 Ω besitzt, der Ein-Wi­ derstand des ersten NMOS-Transistors 84 den Wert 200 Ω besitzt, der Ein-Widerstand des zweiten PMOS-Transistors 86 den Wert 950 Ω besitzt und der Ein-Widerstand des zweiten NMOS-Transistors 88 den Wert 300 Ω besitzt, be­ tragen die beiden Ausgangsreferenzpotentiale 1,1 V und 0,9 V.

In der zweiten und in der dritten Ausführungsform können die Signalpegel auf der Übertragungsleitung 14 modifi­ ziert werden, indem das Hilfsleistungsversorgungspoten­ tial Vp geändert wird und indem das Abschlußpotential Vt und die Ein-Widerstandswerte des NMOS-Transistors 28 und des PMOS-Transistors 30 oder des NMOS-Transistors 70 mo­ difiziert werden.

Die Übertragungsleitungspotentiale von 1,0 V (niedrig), 1,5 V (Abschluß) und 2,0 V (hoch), die in der ersten und in der vierten Ausführungsform vorhanden sind, erfüllen die Empfehlungen der CTT-Schnittstellennorm, wie jedoch die obigen Beispiele zeigen, kann die Erfindung so ange­ paßt werden, daß sie andere Niederspannungshub-Schnitt­ stellennormen erfüllen.

Die Erfindung ist nicht auf die Verwendung von integrier­ ten CMOS-Schaltungen eingeschränkt. Sie kann in inte­ grierten Schaltungen ausgeführt werden, die eine interne CMOS-Logik und bipolare Ausgangstreiber verwenden (sogenannte Bi-CMOS-Schaltungen), wobei in diesem Fall der NMOS-Transistor 28, der PMOS-Transistor 30 und der NMOS-Transistor 70 der vorangehenden Ausführungsformen durch Bipolartransistoren ersetzt sind. Die Erfindung kann außerdem in integrierten Schaltungen ausgeführt wer­ den, die eine rein bipolare Logik verwenden, etwa die Transistor-Transistor-Logik (TTL) oder die emittergekop­ pelte Logik (ECL) . Die Erfindung ist allgemein auf alle Typen von Schnittstellenschaltungen anwendbar, in denen die Treiberschaltung eine Gegentaktkonfiguration besitzt.

Die Erfindung ist nicht auf die Übertragung von binären logischen Signalen von einer IC zu einer weiteren in ei­ ner einzigen Richtung eingeschränkt. Es ist auch eine bi­ direktionale Signalübertragung auf der gleichen Übertra­ gungsleitung möglich, falls in jeder IC sowohl eine Trei­ berschaltung als auch eine Empfängerschaltung vorgesehen sind. Ein weiterer Vorteil besteht in diesem Fall darin, daß, während die Empfängerschaltung arbeitet, die Trei­ berschaltung in derselben IC im Zustand hoher Impedanz gehalten werden kann, indem einfach das in die Treiber­ schaltung eingegebene binäre logische Signal auf einem konstanten logischen Pegel gehalten wird. Es ist kein weiteres Steuersignal notwendig, da die Treiberschaltung ihr eigenes Dreizustand-Steuersignal S2 erzeugt.

Die Erfindung ist nicht auf eine Punkt-zu-Punkt-Übertra­ gung von logischen Signalen zwischen zwei ICs einge­ schränkt. Die Erfindung kann auch in einer Punkt-zu-Mehr­ punkt-Signalübertragung ausgeführt werden, in der eine sendende IC und mehrere empfangende ICs an die gleiche Übertragungsleitung angeschlossen sind, ferner kann die Erfindung auch in einer Bus-Signalübertragung ausgeführt werden, in der mehrere übertragende ICs an die Übertra­ gungsleitung angeschlossen sind.

Die Erfindung ist auch nicht auf die Signalübertragung zwischen verschiedenen ICs eingeschränkt, die auf einer einzigen Leiterplatte angebracht sind. Die Erfindung kann auch für die Übertragung von binären logischen Signalen zwischen irgendwelchen zwei elektronischen Schaltungen ausgeführt werden: beispielsweise zwischen ICs, die auf verschiedenen Leiterplatten angebracht sind, zwischen verschiedenen Halbleiterchips in einem Mehrchip-Modul oder zwischen verschiedenen Teilen einer monolithischen integrierten Halbleiterschaltung.

Die Konfigurationen der Treiberschaltung und der Empfän­ gerschaltung sind nicht auf die Konfigurationen einge­ schränkt, die in den obigen Ausführungsformen beschrieben worden sind. Der Impulsgenerator, der Differenzverstärker und die Referenzpotential-Steuerschaltung sind nicht auf die in den Fig. 2, 3, 4 und 12 gezeigten Schaltungskonfi­ gurationen eingeschränkt. Die Empfängerschaltung kann ir­ gendeine Konfiguration besitzen, die zwischen zwei ver­ schiedenen empfangenen Impulspotentialen unterscheiden kann und einen Ausgangslogikpegel von einem empfangenen Impuls zum nächsten halten kann.

In den obigen Ausführungsformen empfängt die zweite in­ terne Logikschaltung die gleichen Logikpegel, wie sie von der ersten internen Logikschaltung ausgegeben werden, die Schnittstellenschaltung kann jedoch auch so beschaffen sein, daß sie diese Logikpegel invertiert.

Die Fachleute erkennen, daß andere Modifikationen inner­ halb des im folgenden beanspruchten Umfangs möglich sind.

Claims (39)

1. Schnittstellenschaltung zum Übertragen eines bi­ nären logischen Signals von einer ersten elektronischen Schaltung (2) an eine zweite elektronische Schaltung (6), mit einer Übertragungsleitung (14), einer Treiberschal­ tung (10) und einer Empfängerschaltung (12), dadurch gekennzeichnet, daß die Treiberschaltung (10) einen Ausgangsanschluß (32) besitzt, der an die Übertragungsleitung (14) ange­ schlossen ist, das binäre logische Signal von der ersten elektronischen Schaltung (2) empfängt, bei jeder Ab­ stiegsflanke des binären logischen Signals einen Impuls mit einem ersten Potential vom Ausgangsanschluß (32) aus­ sendet, bei jeder Anstiegsflanke des binären logischen Signals einen Impuls mit einem vom ersten Potential ver­ schiedenen zweiten Potential vom Ausgangsanschluß (32) aussendet und den Ausgangsanschluß (32) zu allen anderen Zeiten in einem Zustand hoher Impedanz versetzt, und die Empfängerschaltung (12) an die Übertragungs­ leitung (14) angeschlossen ist, einen ersten logischen Pegel an die zweite elektronische Schaltung (6) ausgibt, wenn sie von der Übertragungsleitung (14) einen Impuls mit dem ersten Potential empfängt, den Ausgang mit dem ersten logischen Pegel solange hält, bis von der Übertra­ gungsleitung (14) ein Impuls mit dem zweiten Potential empfangen wird, einen zweiten logischen Pegel an die zweite elektronische Schaltung (6) ausgibt, wenn sie von der Übertragungsleitung (14) einen Impuls mit dem zweiten Potential empfängt, und den Ausgang mit dem zweiten logi­ schen Pegel solange hält, bis ein Impuls mit dem ersten Potential von der Übertragungsleitung (14) empfangen wird.

2. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Impuls mit dem ersten Potential und der Im­ puls mit dem zweiten Potential jeweils eine zeitliche Länge (D) besitzen, die die Hälfte eines minimalen Inter­ valls zwischen Übergängen des binären logischen Signals nicht überschreiten.

3. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste elektronische Schaltung (2) ein Masse­ potential und ein Leistungsversorgungspotential (Vdd) empfängt und
das erste Potential und das zweite Potential sich voneinander um einen Betrag unterscheiden, der kleiner als der Betrag ist, um den sich das Massepotential und das Leistungsversorgungspotential (Vdd) voneinander un­ terscheiden.

4. Schnittstellenschaltung nach Anspruch 3, dadurch gekennzeichnet, daß das erste Potential und das zweite Potential sich voneinander um einen Betrag unterscheiden, der kleiner als der Betrag ist, um den sich der niedrige logische Pe­ gel und der hohe logische Pegel voneinander unterschei­ den.

5. Schnittstellenschaltung nach Anspruch 1, gekenn­ zeichnet durch einen Abschlußwiderstand (16), über den die Über­ tragungsleitung (14) an ein bestimmtes Abschlußpotential angeschlossen ist.

6. Schnittstellenschaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Abschlußpotential zwischen dem ersten Poten­ tial und dem zweiten Potential liegt.

7. Schnittstellenschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Übertragungsleitung (14) eine charakteristi­ sche Impedanz besitzt und der Abschlußwiderstand (16) einen Widerstandswert besitzt, der an die charakteristische Impedanz angepaßt ist.

8. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste logische Pegel ein niedriger logischer Pegel ist und der zweite logische Pegel ein hoher logi­ scher Pegel ist.

9. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste logische Pegel ein hoher logischer Pe­ gel ist und der zweite logische Pegel ein niedriger logi­ sche Pegel ist.

10. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragungsleitung (14) an eine erste inte­ grierte Schaltung (4), in der die erste elektronische Schaltung (2) und die Treiberschaltung (10) angeordnet sind, sowie an eine zweite integrierte Schaltung (8), in der die zweite elektronische Schaltung (6) und die Emp­ fängerschaltung (12) angeordnet sind, angeschlossen ist.

11. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragungsleitung (14) an eine erste integrierte Schaltung (4), in der die erste elek­ tronische Schaltung (2) und die Treiberschaltung (10) an­ geordnet sind, sowie an mehrere andere integrierte Schal­ tungen, wovon jede separat eine elektronische Schaltung (6) und ein Exemplar der Empfängerschaltung (12) besitzt, angeschlossen ist.

12. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragungsleitung (14) an mehrere inte­ grierte Schaltungen, wovon jede separat eine erste elek­ tronische Schaltung (2) und ein Exemplar der Treiber­ schaltung (10) besitzt, sowie an eine weitere integrierte Schaltung, in der die zweite elektronische Schaltung (6) und die Empfängerschaltung (12) angeordnet sind, ange­ schlossen ist.

13. Schnittstellenschaltung zum Übertragen eines bi­ nären logischen Signals mit einem ersten logischen Pegel und einem zweiten logischen Pegel von einer ersten elek­ tronischen Schaltung (2) an eine zweite elektronische Schaltung (6), mit einer Übertragungsleitung (14), die einen ersten Anschluß (32) an einem Ende und einen zwei­ ten Anschluß (34) an einem weiteren Ende besitzt, dadurch gekennzeichnet, daß die Übertragungsleitung (14) mit einem Abschluß­ potential abgeschlossen ist, das höher als ein bestimmtes erstes Potential und niedriger als ein bestimmtes zweites Potential ist, und dadurch, daß sie enthält:

• - einen Impulsgenerator (20), der an die erste elektronische Schaltung (2) angeschlossen ist und unmit­ telbar nach jedem Übergang des binären logischen Signals vom ersten logischen Pegel zum zweiten logischen Pegel sowie unmittelbar nach jedem Übergang des binären logi­ schen Signals vom zweiten logischen Pegel zum ersten lo­ gischen Pegel ein Impulssignal mit einer bestimmten fe­ sten Dauer ausgibt,
• - ein erstes Treiberelement (28), das an den Impulsgenerator (20) sowie an den ersten Anschluß (32) angeschlossen ist und an den ersten Anschluß (32) das er­ ste Potential anlegt, wenn es eingeschaltet ist, wobei das erste Treiberelement (28) während der Ausgabe des Im­ pulssignals eingeschaltet ist, falls das binäre logische Signal den ersten logischen Pegel besitzt, und zu allen anderen Zeiten ausgeschaltet ist,
• - ein zweites Treiberelement (30), das an den Impulsgenerator (20) sowie an den ersten Anschluß (32) angeschlossen ist und an den ersten Anschluß (32) das zweite Potential anlegt, wenn es eingeschaltet ist, wobei das zweite Treiberelement (30) während der Ausgabe des Impulssignals eingeschaltet ist, falls das binäre logi­ sche Signal den zweiten logischen Pegel besitzt und zu allen anderen Zeiten ausgeschaltet ist,
• - einen Differenzverstärker (38), der an den zweiten Anschluß (34) und an die zweite elektronische Schaltung (6) angeschlossen ist, ein Potential des zwei­ ten Anschlusses (34) mit einem Referenzpotential (VREF) vergleicht, einen dritten logischen Pegel an die zweite elektronische Schaltung (6) ausgibt, falls das Potential des zweiten Anschlusses (34) niedriger als das Referenz­ potential (VREF) ist, und einen vierten logischen Pegel an die zweite elektronische Schaltung (6) ausgibt, falls das Potential des zweiten Anschlusses (34) höher als das Referenzpotential (VREF) ist, und
• - eine Referenzpotential-Steuerschaltung (36), die an den Differenzverstärker (38) angeschlossen ist, das Referenzpotential (VREF) auf einen Wert zwischen dem Abschlußpotential und dem zweiten Potential setzt, wenn der Differenzverstärker (38) den dritten logischen Pegel ausgibt, und das Referenzpotential auf einen Wert zwi­ schen dem Abschlußpotential und dem ersten Potential setzt, wenn der Differenzverstärker (38) den vierten lo­ gischen Pegel ausgibt.

14. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß die elektronische Schaltung (2), der Impulsgene­ rator (20), das erste Treiberelement (28) und das zweite Treiberelement (30) in einer ersten integrierten Schal­ tung (4) angeordnet sind.

15. Schnittstellenschaltung nach Anspruch 14, dadurch gekennzeichnet, daß die erste integrierte Schaltung (4) mit einem Leistungsversorgungspotential (Vdd) arbeitet, das höher als das zweite Potential ist.

16. Schnittstellenschaltung nach Anspruch 15, dadurch gekennzeichnet, daß das zweite Treiberelement (30) ein drittes Poten­ tial empfängt, das zwischen dem zweiten Potential und dem Leistungsversorgungspotential (Vdd) liegt, und an den er­ sten Anschluß (32) das zweite Potential anlegt, indem es den ersten Anschluß (32) über einen bestimmten Ein-Wider­ stand an das dritte Potential koppelt.

17. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß das erste Treiberelement (28) ein NMOS-Transistor ist.

18. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß das zweite Treiberelement (30) ein PMOS-Transi­ stor ist.

19. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß das zweite Treiberelement ein NMOS-Transistor (70) ist.

20. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß das erste Treiberelement (28) und das zweite Treiberelement (30) jeweils Bipolartransistoren sind.

21. Schnittstellenschaltung nach Anspruch 13, gekenn­ zeichnet durch einen Abschlußwiderstand (16) mit einem Wider­ standswert, der an eine charakteristische Impedanz der Übertragungsleitung (14) angepaßt ist, wobei die Übertra­ gungsleitung (14) über den Abschlußwiderstand (16) an das Abschlußpotential abgeschlossen ist.

22. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß die Referenzpotential-Steuerschaltung (36) enthält:
einen Ausgangsknoten (90), von dem das Referenz­ potential an den Differenzverstärker (38) geliefert wird,
eine erste Gatterschaltung (72), die den Aus­ gangsknoten (90) über einen ersten Widerstand an ein Mas­ sepotential koppelt, wenn der Differenzverstärker (38) den dritten logischen Pegel ausgibt, und den Ausgangskno­ ten (90) über einen zweiten Widerstand an ein bestimmtes positives Potential koppelt, wenn der Differenzverstärker (38) den vierten logischen Pegel ausgibt, und
eine zweite Gatterschaltung (74), die den Aus­ gangsknoten (90) über einen dritten Widerstand an das Massepotential koppelt, wenn der Differenzverstärker (38) den vierten logischen Pegel ausgibt, und den Ausgangskno­ ten (90) über einen vierten Widerstand an das positive Potential koppelt, wenn der Differenzverstärker (38) den dritten logischen Pegel ausgibt.

23. Schnittstellenschaltung nach Anspruch 22, dadurch gekennzeichnet, daß
die erste Gatterschaltung (72) einen ersten PMOS-Transistor (82) und einen ersten NMOS-Transistor (84) enthält, die in Serie zwischen dem positiven Potential und dem Massepotential geschaltet sind, wobei der erste PMOS-Transistor (82) und der erste NMOS-Transistor (84) als Antwort auf den vom Differenzverstärker (38) ausgege­ benen logischen Pegel in den Durchlaßzustand bzw. in den gesperrten Zustand geschaltet werden, wobei sowohl der erste PMOS-Transistor (82) als auch der erste NMOS-Tran­ sistor (84) mit der Drain-Elektrode an den Ausgangsknoten (90) angeschlossen sind, und
die zweite Gatterschaltung (74) einen zweiten PMOS-Transistor (86) und einen zweiten NMOS-Transistor (88) enthalten, die in Serie zwischen das positive Poten­ tial und das Massepotential geschaltet sind, wobei der zweite PMOS-Transistor (86) und der zweite NMOS-Transi­ stor (88) als Antwort auf den vom Differenzverstärker (38) ausgegebenen logischen Pegel in den Durchlaßzustand bzw. in den gesperrten Zustand geschaltet werden, wobei sowohl der zweite PMOS-Transistor (86) als auch der zweite NMOS-Transistor (88) mit ihrer Drain-Elektrode an den Ausgangsknoten (90) angeschlossen sind.

24. Schnittstellenschaltung nach Anspruch 22, dadurch gekennzeichnet, daß die Referenzpotential-Steuerschaltung (36) ferner enthält:
einen ersten Widerstand (76), der in Serie zwi­ schen die erste Gatterschaltung (72) und den Ausgangskno­ ten (90) geschaltet ist, und
einen zweiten Widerstand (78), der in Serie zwi­ schen die zweite Gatterschaltung (74) und den Ausgangs­ knoten (90) geschaltet ist.

25. Schnittstellenschaltung nach Anspruch 22, dadurch gekennzeichnet, daß das positive Potential ein Leistungsversorgungs­ potential (Vdd) ist, das an die zweite elektronische Schaltung (6) geliefert wird.

26. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß der Differenzverstärker (38), die Referenzpoten­ tial-Steuerschaltung (36) und die zweite elektronische Schaltung (6) in einer zweiten integrierten Schaltung (8) angeordnet sind.

27. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß das erste Potential, das zweite Potential und das Abschlußpotential die CMOS-Niederspannungshub-Schnitt­ stellennorm erfüllen.

28. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß das erste Potential, das zweite Potential und das Abschlußpotential eine Mittelabgriffabschluß-Niedrigpe­ gel/Hochgeschwindigkeits-Schnittstellennorm (Center-Tap-Terminated Low-Level, High-Speed Interface for Digital Integrated Circuits-Norm) für digitale integrierte Schal­ tungen erfüllen.

29. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß der erste logische Pegel gleich dem dritten logi­ schen Pegel ist und der zweite logische Pegel gleich dem vierten logischen Pegel ist.

30. Schnittstellenschaltung nach Anspruch 13, dadurch gekennzeichnet, daß der erste logische Pegel gleich dem vierten logi­ schen Pegel ist und der zweite logische Pegel gleich dem dritten logischen Pegel ist.

31. Verfahren zum Übertragen eines binären logischen Signals von einer ersten elektronischen Schaltung (2) an eine zweite elektronische Schaltung (6) über eine Über­ tragungsleitung (14), die über einen ersten Anschluß (32) an die erste elektronische Schaltung (2) angeschlossen ist und über einen zweiten Anschluß (34) an die zweite elektronische Schaltung (6) angeschlossen ist, gekennzeichnet durch die folgenden Schritte:
Aussenden eines Impulses mit einem ersten Poten­ tial vom ersten Anschluß (32) bei jeder Abstiegsflanke des binären logischen Signals,
Aussenden eines Impulses mit einem vom ersten Po­ tential verschiedenen zweiten Potential vom ersten An­ schluß (32) bei jeder Anstiegsflanke des binären logi­ schen Signals,
Versetzen des ersten Anschlusses (32) in einen Zustand mit hoher Impedanz, wenn in dem binären logischen Signal keine Übergänge auftreten,
Ausgeben eines ersten logischen Pegels an die zweite elektronische Schaltung (6), wenn am zweiten An­ schluß (34) ein Impuls mit dem ersten Potential empfangen wird, wobei die Ausgabe des ersten logischen Pegels so­ lange aufrechterhalten wird, bis ein Impuls mit dem zwei­ ten Potential am zweiten Anschluß (34) empfangen wird, und
Ausgeben eines zweiten logischen Pegels an die zweite elektronische Schaltung (6), wenn am zweiten An­ schluß (34) ein Impuls mit dem zweiten Potential empfan­ gen wird, wobei die Ausgabe des zweiten logischen Pegels solange aufrechterhalten wird, bis ein Impuls mit dem er­ sten Potential am zweiten Anschluß (34) empfangen wird.

32. Verfahren nach Anspruch 31, dadurch gekennzeich­ net, daß der Impuls mit dem ersten Potential und der Im­ puls mit dem zweiten Potential zeitliche Längen (D) be­ sitzen, die die Hälfte eines minimalen Intervalls zwi­ schen Übergängen des binären logischen Signals nicht überschreiten.

33. Verfahren nach Anspruch 31, dadurch gekennzeich­ net, daß die erste elektronische Schaltung (2) ein Masse­ potential und ein Leistungsversorgungspotential (Vdd) empfängt und das erste Potential und das zweite Potential sich voneinander um einen Betrag unterscheiden, der kleiner als der Betrag ist, um den sich das Massepotential und das Leistungsversorgungspotential (Vdd) voneinander un­ terscheiden.

34. Verfahren nach Anspruch 33, dadurch gekennzeich­ net, daß das erste Potential und das zweite Potential sich voneinander um einen Betrag unterscheiden, der kleiner als der Betrag ist, um den sich der niedrige logische Pe­ gel und der hohe logische Pegel voneinander unterschei­ den.

35. Verfahren nach Anspruch 31, gekennzeichnet durch den Schritt:
Abschließen der Übertragungsleitung (14) auf ei­ nem Potential, das zwischen dem ersten Potential und dem zweiten Potential liegt.

36. Verfahren nach Anspruch 35, dadurch gekennzeich­ net, daß die Übertragungsleitung (14) eine charakteristi­ sche Impedanz besitzt und durch einen Widerstand abge­ schlossen ist, der an die charakteristische Impedanz an­ gepaßt ist.

37. Verfahren nach Anspruch 31, gekennzeichnet durch die Schritte:
Vergleichen eines Potentials des zweiten An­ schlusses (34) mit einem Referenzpotential, wobei der er­ ste logische Pegel und der zweite logische Pegel an die zweite elektronische Schaltung (6) als Antwort auf eine Differenz zwischen dem Potential des zweiten Anschlusses (34) und dem Referenzpotential geliefert werden, und
Ändern des Referenzpotentials als Antwort auf den an die zweite elektronische Schaltung gelieferten logi­ schen Pegel.

38. Verfahren nach Anspruch 31, dadurch gekennzeich­ net, daß der erste logische Pegel ein niedriger logischer Pegel ist und der zweite logische Pegel ein hoher logi­ scher Pegel ist.

39. Verfahren nach Anspruch 31, dadurch gekennzeich­ net, daß der erste logische Pegel ein hoher logischer Pe­ gel ist und der zweite logische Pegel ein niedriger logi­ scher Pegel ist.