JPH03106221A - ドライバ回路 - Google Patents
ドライバ回路Info
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- JPH03106221A JPH03106221A JP1243915A JP24391589A JPH03106221A JP H03106221 A JPH03106221 A JP H03106221A JP 1243915 A JP1243915 A JP 1243915A JP 24391589 A JP24391589 A JP 24391589A JP H03106221 A JPH03106221 A JP H03106221A
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- 230000005540 biological transmission Effects 0.000 abstract description 23
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
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- 230000010354 integration Effects 0.000 description 1
- ATCJTYORYKLVIA-SRXJVYAUSA-N vamp regimen Chemical compound O=C1C=C[C@]2(C)[C@H]3[C@@H](O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1.C=1N=C2N=C(N)N=C(N)C2=NC=1CN(C)C1=CC=C(C(=O)N[C@@H](CCC(O)=O)C(O)=O)C=C1.O([C@H]1C[C@@](O)(CC=2C(O)=C3C(=O)C=4C=CC=C(C=4C(=O)C3=C(O)C=21)OC)C(=O)CO)[C@H]1C[C@H](N)[C@H](O)[C@H](C)O1.C([C@H](C[C@]1(C(=O)OC)C=2C(=CC3=C(C45[C@H]([C@@]([C@H](OC(C)=O)[C@]6(CC)C=CCN([C@H]56)CC4)(O)C(=O)OC)N3C=O)C=2)OC)C[C@@](C2)(O)CC)N2CCC2=C1NC1=CC=CC=C21 ATCJTYORYKLVIA-SRXJVYAUSA-N 0.000 description 1
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- Logic Circuits (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、ＬＳＩの出力段に設けられるドライバ回路に
関し、 ＬＳＩ間を低消費電力で高速且つ波形歪みの少ない信号
伝送を可能にする回路の提供を目的とし、ＢｉＣＭＯＳ
回路を使用して論理回路を構成したＬＳＩの信号出力段
に設けられるドライバ回路であって、 該ドライバ回路をＢｉＣＭＯＳ回路により構戊し、その
出力インピーダンス（Ｒｏｕｒ ）を接続する信号伝送
路の特性インピーダンスＣＺｏ ）に整合させるように
構成する。
関し、 ＬＳＩ間を低消費電力で高速且つ波形歪みの少ない信号
伝送を可能にする回路の提供を目的とし、ＢｉＣＭＯＳ
回路を使用して論理回路を構成したＬＳＩの信号出力段
に設けられるドライバ回路であって、 該ドライバ回路をＢｉＣＭＯＳ回路により構戊し、その
出力インピーダンス（Ｒｏｕｒ ）を接続する信号伝送
路の特性インピーダンスＣＺｏ ）に整合させるように
構成する。
本発明は、ＬＳＩの出力段に設けられるドライバ回路に
関する。
関する。
現在、ＣＭＯＳの低消費電力・高集積性とバイポーラの
高駆動能力を合わせ持つバイボーラＣＭＯＳ論理ＬＳＩ
回路（以下、ＢｉＣＭＯＳと略す）においては、従来か
らＬＳＩ間のインターフェイスに一般的に使用されてい
るＴＴＬ （ｔｒａｎｓｉｓｔｅｒ ｔｒａｎｓｉｓｔ
ｅｒ ｌｏｇｉｃ）レベル又はＥＣＬ（ｅａ＋ｉｔｔｅ
ｒ ｃｏｕｐｌｅｄ ｌｏｇｉｃ）レベルが使われてい
る。
高駆動能力を合わせ持つバイボーラＣＭＯＳ論理ＬＳＩ
回路（以下、ＢｉＣＭＯＳと略す）においては、従来か
らＬＳＩ間のインターフェイスに一般的に使用されてい
るＴＴＬ （ｔｒａｎｓｉｓｔｅｒ ｔｒａｎｓｉｓｔ
ｅｒ ｌｏｇｉｃ）レベル又はＥＣＬ（ｅａ＋ｉｔｔｅ
ｒ ｃｏｕｐｌｅｄ ｌｏｇｉｃ）レベルが使われてい
る。
第６図は、従来技術を示している。従来は、ＴＴＬレベ
ル又はＥＣＬレベルでインターフエイスを取っていたた
め、ＬＳＩ間にレベル変換と電流増幅を行う人出力バッ
ファが必要になる。図中、６１は出力バッファであり、
６２は入カバッファである。６３は信号伝送路であり、
ＬＳＩ間の信号のやりとりを行うものである。出力バッ
ファ６１はＢｉＣＭＯＳからＴＴＬ（又はＥＣＬ）への
レベル変換と電流増幅をおこない、入カバッファ６２は
ＴＴＬ（又はＥＣＬ）からＢｉＣＭＯＳへのレベル変換
と電流増幅をおこなっていた。
ル又はＥＣＬレベルでインターフエイスを取っていたた
め、ＬＳＩ間にレベル変換と電流増幅を行う人出力バッ
ファが必要になる。図中、６１は出力バッファであり、
６２は入カバッファである。６３は信号伝送路であり、
ＬＳＩ間の信号のやりとりを行うものである。出力バッ
ファ６１はＢｉＣＭＯＳからＴＴＬ（又はＥＣＬ）への
レベル変換と電流増幅をおこない、入カバッファ６２は
ＴＴＬ（又はＥＣＬ）からＢｉＣＭＯＳへのレベル変換
と電流増幅をおこなっていた。
しかし、ＬＳＩ内部回路の信号は、人出力バッファでレ
ベル変換と電流増幅がなされるため、このバッファ分だ
けＬＳＩ間伝達の遅延時間が増大し、システムの性能向
上の妨げになっている．第７図は、ＴＴＬレベルでの送
端．受端伝送波形である。ＬＳＩ間の配線による遅延時
間を短く？るためには、ＴＴＬレベルでは限界がある。
ベル変換と電流増幅がなされるため、このバッファ分だ
けＬＳＩ間伝達の遅延時間が増大し、システムの性能向
上の妨げになっている．第７図は、ＴＴＬレベルでの送
端．受端伝送波形である。ＬＳＩ間の配線による遅延時
間を短く？るためには、ＴＴＬレベルでは限界がある。
以下、第６図を参照しながら第７図を使って説明してい
く。実線は送端側の波形で、点線は受端側の波形である
。第６図に示すように、信号伝送路６３の特性インピー
ダンスが送端側の出力バッファ６１の出力インピーダン
スより小さいと、第７図の如くまず送端側から出た電圧
■１は、全電圧Ｖ ＡＭＰの半分よりも小さくなってし
まう。今、伝送に要する時間をＴ１ としよう。すると
、受端側では開放反射がおこるため、伝送路の伝送時間
Ｔ，後に電圧ｖＩの２倍の電圧２Ｖ，を受け取ることに
なる。また、２Ｔ１時間後送端側では再度反射しＶ２レ
ベルになり、受端側でも３Ｔ＋時間後には再び反射を繰
り返しＶ ＡＭＰ レベルになる。更に、送端側では完
全な開放反射ではないため、最終的に４ Ｔ Ｉ時間後
にはＶ，■のレベルになる。このため一定の値Ｖ ＡＩ
ＩＰになるためには、信号伝送路の２往復時間（ ４
Ｔ ｔ時間）だけ要し、送端側では二つの段ができ、受
端側では一つの段ができる。
く。実線は送端側の波形で、点線は受端側の波形である
。第６図に示すように、信号伝送路６３の特性インピー
ダンスが送端側の出力バッファ６１の出力インピーダン
スより小さいと、第７図の如くまず送端側から出た電圧
■１は、全電圧Ｖ ＡＭＰの半分よりも小さくなってし
まう。今、伝送に要する時間をＴ１ としよう。すると
、受端側では開放反射がおこるため、伝送路の伝送時間
Ｔ，後に電圧ｖＩの２倍の電圧２Ｖ，を受け取ることに
なる。また、２Ｔ１時間後送端側では再度反射しＶ２レ
ベルになり、受端側でも３Ｔ＋時間後には再び反射を繰
り返しＶ ＡＭＰ レベルになる。更に、送端側では完
全な開放反射ではないため、最終的に４ Ｔ Ｉ時間後
にはＶ，■のレベルになる。このため一定の値Ｖ ＡＩ
ＩＰになるためには、信号伝送路の２往復時間（ ４
Ｔ ｔ時間）だけ要し、送端側では二つの段ができ、受
端側では一つの段ができる。
それとは逆に信号の立下がりの時は、送端側ではドライ
バの能力が低すぎるため、一気にｖ３レベルまで落ちる
。そして、前述とは逆の作用のため二つの段ができてし
まう。一方、受端側では送端側の落ちる倍のレベルまで
落ちようとするが、クランブダイオードがついているた
めそれは次第に抑えられ振動が小さくなってゆき、信号
伝送路の２往復時間（４Ｔ１時間）かかりＯレベルに落
ち着く。よって、上述したように出力Ｈ側とＬ側の駆動
能力に大きな差があるため、送端側（図中実線部分）及
び受端側（図中点線部分）での波形歪みが大きく高速信
号の伝送ができない。一方、ＥＣＬレベルでは高速伝送
は可能となるが、トランジスタが常時動作しているため
、消費電力が増大する欠点を有している。
バの能力が低すぎるため、一気にｖ３レベルまで落ちる
。そして、前述とは逆の作用のため二つの段ができてし
まう。一方、受端側では送端側の落ちる倍のレベルまで
落ちようとするが、クランブダイオードがついているた
めそれは次第に抑えられ振動が小さくなってゆき、信号
伝送路の２往復時間（４Ｔ１時間）かかりＯレベルに落
ち着く。よって、上述したように出力Ｈ側とＬ側の駆動
能力に大きな差があるため、送端側（図中実線部分）及
び受端側（図中点線部分）での波形歪みが大きく高速信
号の伝送ができない。一方、ＥＣＬレベルでは高速伝送
は可能となるが、トランジスタが常時動作しているため
、消費電力が増大する欠点を有している。
従って、ＴＴＬレベル又はＥＣＬレベルでインターフエ
イスをとった場合、ＴＴＬレベルでは伝送速度の速さに
限界があり、ＥＣＬレベルでは消費電力が大きいという
欠点を有している。
イスをとった場合、ＴＴＬレベルでは伝送速度の速さに
限界があり、ＥＣＬレベルでは消費電力が大きいという
欠点を有している。
本発明は、ＬＳＩ間を低消費電力で高速且つ波形歪みの
少ない信号伝送を可能にする回路の提供を目的とする。
少ない信号伝送を可能にする回路の提供を目的とする。
第１図は、本発明の原理説明図である。（ａ）図はＬＳ
Ｉの出力側のブロック図を表している。
Ｉの出力側のブロック図を表している。
図中、１１はＬＳＩのＢｉＣＭＯＳ内部論理回路、１２
はドライバ回路であり、ＢｉＣＭＯＳ回路から構成され
ており、信号を送出するものである。１３はＬＳＩ間を
結ぶ信号伝送路であり、特性インピーダンスＺａを持ち
、ドライバ回路１２は出力インピーダンスＲ ｏｕｔを
持っている。（ｂ）図は（ａ）図に示すドライバ回路の
詳細を示す図である。
はドライバ回路であり、ＢｉＣＭＯＳ回路から構成され
ており、信号を送出するものである。１３はＬＳＩ間を
結ぶ信号伝送路であり、特性インピーダンスＺａを持ち
、ドライバ回路１２は出力インピーダンスＲ ｏｕｔを
持っている。（ｂ）図は（ａ）図に示すドライバ回路の
詳細を示す図である。
図中、１４−１． １４−２はＭＯＳトランジスタであ
り、入力信号がＬｏｗレベルの時ＭＯＳＩ−ランジスタ
１４−１がＯＮＬ、Ｈｉｇｈ レヘル（Ｄ時にＭＯｓト
ランジスタ１４−２がＯＮするものである。１５−１．
１５−２はバイボーラトランジスタである．１６は入
力、１７は出力である。１８は電源ＶＣＣに接続され、
１９はアース已に接続されている。
り、入力信号がＬｏｗレベルの時ＭＯＳＩ−ランジスタ
１４−１がＯＮＬ、Ｈｉｇｈ レヘル（Ｄ時にＭＯｓト
ランジスタ１４−２がＯＮするものである。１５−１．
１５−２はバイボーラトランジスタである．１６は入
力、１７は出力である。１８は電源ＶＣＣに接続され、
１９はアース已に接続されている。
本発明のドライバ回路は第２図の如く動作する．第２図
（ａ）．（ｂ）はそれぞれドライバ回路への入力信号及
び出力信号を示している。以下、第１図（．ｂ）を参照
しながら動作を説明していく。
（ａ）．（ｂ）はそれぞれドライバ回路への入力信号及
び出力信号を示している。以下、第１図（．ｂ）を参照
しながら動作を説明していく。
入力信号がＬｏ−レベル■の部分では、ＭＯＳ｝ランジ
スタ１４−１がＯＮとなるので、Ｖｃｃ電圧１８からバ
イボーラトランジスタ１５−ｌを通り出力１７へ電流が
流れ、出力ｌ７の電圧にはＶｃｃ（（ｂ）図■′部分）
が現れる。ＬｏｗレベルからＨｔｇｈｔレベルへの立ち
上がりである■部分では、一瞬ＭＯＳトランジスタ１４
−１とＭＯＳ｝ランジスタ１４−２とが同時にＯＮ状態
となるため、バイボーラトランジスタ１５−１とバイポ
ーラトランジスタ１５−２を電流が流れ、イ点の電圧は
アース電圧になる。これに、出力１７の電圧はいだけ遅
れてＯ （（ｂ ）図■′部分）になる。Ｈｉｇｈ レ
ベル■部分では、ＭＯＳ｝ランジスタ１４−２がＯＮと
なるので、バイポーラトランジスタ１５−２によってイ
点はアース電圧に落とされる。
スタ１４−１がＯＮとなるので、Ｖｃｃ電圧１８からバ
イボーラトランジスタ１５−ｌを通り出力１７へ電流が
流れ、出力ｌ７の電圧にはＶｃｃ（（ｂ）図■′部分）
が現れる。ＬｏｗレベルからＨｔｇｈｔレベルへの立ち
上がりである■部分では、一瞬ＭＯＳトランジスタ１４
−１とＭＯＳ｝ランジスタ１４−２とが同時にＯＮ状態
となるため、バイボーラトランジスタ１５−１とバイポ
ーラトランジスタ１５−２を電流が流れ、イ点の電圧は
アース電圧になる。これに、出力１７の電圧はいだけ遅
れてＯ （（ｂ ）図■′部分）になる。Ｈｉｇｈ レ
ベル■部分では、ＭＯＳ｝ランジスタ１４−２がＯＮと
なるので、バイポーラトランジスタ１５−２によってイ
点はアース電圧に落とされる。
このため、出力１７の電圧は常にＯ （（ｂ ）図■′
部分）である。ＨｉｇｈレベルからＬｏＩＩｉレベルへ
ノ立ち下がりである■部分でも、■部分と同様に一瞬Ｍ
ＯＳトランジスタ１４−１とＭ Ｏ Ｓ １４−２とが
同時にＯＮ状態になるため、バイポーラトランジスタ１
５−１とバイボーラトランジスタｌ５−２を電流が流れ
、イ点はアース電圧となり出力１７はＯ （（ｂ ）図
■′部分）になる。Ｌｏｕレベル■部分は、先■部分と
同様に今度はｔ２だけ遅れてｖｃｃ（（ｂ）図■′部分
）になる。
部分）である。ＨｉｇｈレベルからＬｏＩＩｉレベルへ
ノ立ち下がりである■部分でも、■部分と同様に一瞬Ｍ
ＯＳトランジスタ１４−１とＭ Ｏ Ｓ １４−２とが
同時にＯＮ状態になるため、バイポーラトランジスタ１
５−１とバイボーラトランジスタｌ５−２を電流が流れ
、イ点はアース電圧となり出力１７はＯ （（ｂ ）図
■′部分）になる。Ｌｏｕレベル■部分は、先■部分と
同様に今度はｔ２だけ遅れてｖｃｃ（（ｂ）図■′部分
）になる。
また、本発明ではＢｉＣＭＯＳ内部論理回路から同じレ
ベルで信号がドライバ回路１２に入る。また、第１図（
ａ）に示すようにドライバ回路１２の出力インピーダン
スＲ。ＬＩＴと、信号伝送路ｌ３の特性インピーダンス
Ｚ０を同じにしているため、ドライバ回路１２から出力
される信号は、最高電圧■＾ＨＰのちょうどＶＡＭＰ
／ ２の値になって受端側に向かう。ところが、受端側
では開放反射が起こるため２倍の電圧で受端側は受け取
ることになる。
ベルで信号がドライバ回路１２に入る。また、第１図（
ａ）に示すようにドライバ回路１２の出力インピーダン
スＲ。ＬＩＴと、信号伝送路ｌ３の特性インピーダンス
Ｚ０を同じにしているため、ドライバ回路１２から出力
される信号は、最高電圧■＾ＨＰのちょうどＶＡＭＰ
／ ２の値になって受端側に向かう。ところが、受端側
では開放反射が起こるため２倍の電圧で受端側は受け取
ることになる。
そして、ドライバ回路に戻る。
従って、ＬＳＩ間のインターフエイスをＢｔＣ？ＯＳレ
ベルでとるため、レベル変換操作は不要になる。また更
に、受端側は一気にＶ■Ｐレベルの電圧を受け取ること
ができる。
ベルでとるため、レベル変換操作は不要になる。また更
に、受端側は一気にＶ■Ｐレベルの電圧を受け取ること
ができる。
第３図は、本発明におけるＢｉＣＭＯＳドライバ回路の
一実施例を示す。これは、一般内部ゲート（第１図（ｂ
）参照）を並列に接続したものである。図中、３１−１
ないし３１−６はＣＭＯＳを構成するＭＯＳ｝ランジス
タであり、入力信号がＬｏｗレベルの時ＭＯＳ｝ランジ
スタ３１−１ないしＭＯＳトランジスタ３１−３がＯＮ
Ｌ、Ｈｉｇｈ レベルの時にＭＯＳトランジスタ３ｌ−
４ないしＭＯＳトランジスタ３ｌ−６がＯＮするもので
ある。３２−１ないし３２−６はバイボーラトランジス
タである。３３は入力、３４は出力、３５は電源ＶＣＣ
に接続されてあり、３６はアースＥ′に接続されている
。この並列の回路数は駆動する信号伝送路の特性インピ
ーダンスＺｏによって決定される。例えば、第１図（ａ
）において、信号伝送路１３の特性インピーダンスＺｏ
が５０Ωの？合には、並列回数を最適化し、ドライバ回
路１２の出力インピーダンスＲＯＵＴが５０Ωになるよ
うに設計する。このとき、従来のＴＴＬ−ＥＣＬレベル
と比べてＨ側とＬ側で動く回路構或が同等であるため、
出力インピーダンスＲ。，■は回路の並列度を増してい
くことによって信号伝送路１３の特性インピーダンスＺ
ｏに近づけることができる。以下、簡単に動作を説明す
る。Ｌｏ＋Ｉｌレベルの入力信号が入ると、ＭＯＳトラ
ンジスタ３１−エないし３１−３はＯＮＬ、バイボーラ
トランジスタ３２−１ないし３２−３がＯＮとなるので
、電源３５からバイボーラトランジスタ３２−ｌないし
３２−３を介して出力３４へ電流が流れ出力３４にはＶ
ｃｃレベルの電圧があらわれる。
一実施例を示す。これは、一般内部ゲート（第１図（ｂ
）参照）を並列に接続したものである。図中、３１−１
ないし３１−６はＣＭＯＳを構成するＭＯＳ｝ランジス
タであり、入力信号がＬｏｗレベルの時ＭＯＳ｝ランジ
スタ３１−１ないしＭＯＳトランジスタ３１−３がＯＮ
Ｌ、Ｈｉｇｈ レベルの時にＭＯＳトランジスタ３ｌ−
４ないしＭＯＳトランジスタ３ｌ−６がＯＮするもので
ある。３２−１ないし３２−６はバイボーラトランジス
タである。３３は入力、３４は出力、３５は電源ＶＣＣ
に接続されてあり、３６はアースＥ′に接続されている
。この並列の回路数は駆動する信号伝送路の特性インピ
ーダンスＺｏによって決定される。例えば、第１図（ａ
）において、信号伝送路１３の特性インピーダンスＺｏ
が５０Ωの？合には、並列回数を最適化し、ドライバ回
路１２の出力インピーダンスＲＯＵＴが５０Ωになるよ
うに設計する。このとき、従来のＴＴＬ−ＥＣＬレベル
と比べてＨ側とＬ側で動く回路構或が同等であるため、
出力インピーダンスＲ。，■は回路の並列度を増してい
くことによって信号伝送路１３の特性インピーダンスＺ
ｏに近づけることができる。以下、簡単に動作を説明す
る。Ｌｏ＋Ｉｌレベルの入力信号が入ると、ＭＯＳトラ
ンジスタ３１−エないし３１−３はＯＮＬ、バイボーラ
トランジスタ３２−１ないし３２−３がＯＮとなるので
、電源３５からバイボーラトランジスタ３２−ｌないし
３２−３を介して出力３４へ電流が流れ出力３４にはＶ
ｃｃレベルの電圧があらわれる。
一方、Ｈｉｇｈ レベルの入力信号が入ると、ＭＯＳト
ランジスタ３１−４ないし３ｌ−６はＯＮＬ、ロ点の電
圧はアース電圧となり出力３４からバイボーラトランジ
スタ３２−４ないし３２−６を介してアースに落とされ
ため、出力３４には０レベルがあらわれる。
ランジスタ３１−４ないし３ｌ−６はＯＮＬ、ロ点の電
圧はアース電圧となり出力３４からバイボーラトランジ
スタ３２−４ないし３２−６を介してアースに落とされ
ため、出力３４には０レベルがあらわれる。
第４図は、信号伝送路に本発明のドライバ回路を接続し
た高速信号伝送路の実施例を示す。尚、第４図における
伝送路の抵抗ＲＬは、定常状態で送端、受端がハイ・イ
ンピーダンスになり、伝送路がフローティング状態とな
って外来ノイズが増幅されることを防止する役割を持つ
。このため、抵抗ＲＬは伝送路に整合させるような低抵
抗である必要はなく、受端のＬＳＩ入力に取り込むこと
も可能である。終端電圧ｖＴと抵抗ＲＬについては、ド
ライバ回路側のＨレベル又はＬレベルを保証できる範囲
で設定すればよい。また、従来と違って出力バッファ４
１のみでよく、ここでは電流増幅のみを行っており、レ
ベル変換は必要なくなる。
た高速信号伝送路の実施例を示す。尚、第４図における
伝送路の抵抗ＲＬは、定常状態で送端、受端がハイ・イ
ンピーダンスになり、伝送路がフローティング状態とな
って外来ノイズが増幅されることを防止する役割を持つ
。このため、抵抗ＲＬは伝送路に整合させるような低抵
抗である必要はなく、受端のＬＳＩ入力に取り込むこと
も可能である。終端電圧ｖＴと抵抗ＲＬについては、ド
ライバ回路側のＨレベル又はＬレベルを保証できる範囲
で設定すればよい。また、従来と違って出力バッファ４
１のみでよく、ここでは電流増幅のみを行っており、レ
ベル変換は必要なくなる。
出力バッファ４１により出された信号は、信号伝送路１
３を通って受端側のＢ ｆ ＣＭＯＳ論理回路のゲート
４２に入っている。
３を通って受端側のＢ ｆ ＣＭＯＳ論理回路のゲート
４２に入っている。
第５図は、送端，受端での伝送波形を示している。以下
、第４図を参照しながら説明していくことにする。第４
図において、ドライバ回路４１から受端側ゲート４２へ
電圧（最大振幅Ｖ ＡＮＰの半分）が出さる。今、ドラ
イバ回路４１から受端側ゲート４２までの信号伝送時間
をＴ２とする。第４図の伝送波形において、送端側の電
圧ステップは、信号の最大振幅Ｖ ＡＮＰの半分のレベ
ルが伝送路の往復時間分２Ｔ２だけ発生し、その後最大
振幅Ｖ ＡＭＰに達する。これは、ドライバ回路４１の
出力インピーダンスＲｏｕｙをほぼ伝送路の特性インピ
ーダンスＺｏに設計されていることに起因している。一
方、受端側では、その入力インピーダンスが伝送路に比
較して充分高いため、受端側ゲート４２へ入ってきた信
号は開放反射し、ちょうど送端側の２倍の電圧レベル（
＝最大振幅ＶＡＮＰ ）が発生する。
、第４図を参照しながら説明していくことにする。第４
図において、ドライバ回路４１から受端側ゲート４２へ
電圧（最大振幅Ｖ ＡＮＰの半分）が出さる。今、ドラ
イバ回路４１から受端側ゲート４２までの信号伝送時間
をＴ２とする。第４図の伝送波形において、送端側の電
圧ステップは、信号の最大振幅Ｖ ＡＮＰの半分のレベ
ルが伝送路の往復時間分２Ｔ２だけ発生し、その後最大
振幅Ｖ ＡＭＰに達する。これは、ドライバ回路４１の
出力インピーダンスＲｏｕｙをほぼ伝送路の特性インピ
ーダンスＺｏに設計されていることに起因している。一
方、受端側では、その入力インピーダンスが伝送路に比
較して充分高いため、受端側ゲート４２へ入ってきた信
号は開放反射し、ちょうど送端側の２倍の電圧レベル（
＝最大振幅ＶＡＮＰ ）が発生する。
このため、受端側においてはＴ２後にはＯから一気に最
大振幅Ｖ ＡＮＰレベルになり、波形歪みが少なくなり
、高速に信号を伝送することが可能となる。それとは逆
に信号の立下がりの時は、送信側は伝送路１３の往復時
間分２Ｔｚだけ最大振幅ＶＡＮ，の半分のレベルがあら
われる。受信側は送信側に比べ信号伝送時間をＴ２だけ
遅れて、最大振幅Ｖ ＡＮＰレベルから一気に０レベル
になる。
大振幅Ｖ ＡＮＰレベルになり、波形歪みが少なくなり
、高速に信号を伝送することが可能となる。それとは逆
に信号の立下がりの時は、送信側は伝送路１３の往復時
間分２Ｔｚだけ最大振幅ＶＡＮ，の半分のレベルがあら
われる。受信側は送信側に比べ信号伝送時間をＴ２だけ
遅れて、最大振幅Ｖ ＡＮＰレベルから一気に０レベル
になる。
以上、本発明は従来のＴＴＬ，ＥＣＬといったインター
フエイスを使用せずに、直接Ｂ ｉ ＣＭ○Ｓレベルで
インターフエイスをとり、消費電力を抑えつつＬＳＩ入
出力の高速化及び伝送遅延時間の高速化と、波形歪みの
少ない信号伝送を同時に実現できるものである。
フエイスを使用せずに、直接Ｂ ｉ ＣＭ○Ｓレベルで
インターフエイスをとり、消費電力を抑えつつＬＳＩ入
出力の高速化及び伝送遅延時間の高速化と、波形歪みの
少ない信号伝送を同時に実現できるものである。
以上説明した様に、本発明によって次のような効果を奏
する。
する。
（１）ＬＳＩの入力及び出力にレベル変換回路が不要に
なり、その分高速化が達戒され消費電力も抑えられる。
なり、その分高速化が達戒され消費電力も抑えられる。
（２）出力のインピーダンスをＨ側，Ｌ側ともに、伝送
路の特性インピーダンスに整合させることが容易であり
、波形歪みの少ない高速の信号伝送が可能となる。
路の特性インピーダンスに整合させることが容易であり
、波形歪みの少ない高速の信号伝送が可能となる。
第１図は、本発明の原理説明図、
（ａ）はＬＳＩの出力側のブロック図
（ｂ）はドライバの詳細回路図
第２図は、第１図のドライバにおける入出力信号図、
（ａ）は入力信号
（ｂ）は出力信号
第３図は、本発明におけるＢｉＣＭＯＳドライバ回路の
一実施例を示す図、 第４図は、本発明を用いた高速伝送路の一実施例を示す
図、 第５図は、送端，受端での伝送波形を示す図、第６図は
、従来技術を示す図、 第７図は、ＴＴＬレベルでの送端，受端伝送波形を示す
図 である。 図中、１ｌ：論理回路、 １２：ドライバ、 ｌ３：信号伝送路、 １４−１．１４−２ ：ＭＯＳ｝ランジスタ、１５−
１．１５−２ ：バイポーラトランジスタ、１６：入
力、 １７：出力、 ｌ８ ：電圧Ｖｃｃ， １９ ：アースＥ である．
一実施例を示す図、 第４図は、本発明を用いた高速伝送路の一実施例を示す
図、 第５図は、送端，受端での伝送波形を示す図、第６図は
、従来技術を示す図、 第７図は、ＴＴＬレベルでの送端，受端伝送波形を示す
図 である。 図中、１ｌ：論理回路、 １２：ドライバ、 ｌ３：信号伝送路、 １４−１．１４−２ ：ＭＯＳ｝ランジスタ、１５−
１．１５−２ ：バイポーラトランジスタ、１６：入
力、 １７：出力、 ｌ８ ：電圧Ｖｃｃ， １９ ：アースＥ である．
Claims (1)
- 【特許請求の範囲】 ＢｉＣＭＯＳ回路を使用して論理回路（１１）を構成し
たＬＳＩの信号出力段に設けられるドライバ回路（１２
）であって、 該ドライバ回路（１２）をＢｉＣＭＯＳ回路により構成
し、その出力インピーダンス（Ｒｏｕｒ）を接続する信
号伝送路（１３）の特性インピーダンス（Ｚ＿０）に整
合させたことを特徴とするドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243915A JPH03106221A (ja) | 1989-09-20 | 1989-09-20 | ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243915A JPH03106221A (ja) | 1989-09-20 | 1989-09-20 | ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03106221A true JPH03106221A (ja) | 1991-05-02 |
Family
ID=17110905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243915A Pending JPH03106221A (ja) | 1989-09-20 | 1989-09-20 | ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03106221A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329866B1 (en) | 1999-01-29 | 2001-12-11 | Nec Corporation | Transient current producing method, transient current producing circuit, related semiconductor integrated circuit and logical circuit |
| KR100356074B1 (ko) * | 1996-09-19 | 2003-03-15 | 오끼 덴끼 고오교 가부시끼가이샤 | 저 소비전력으로 2진 논리신호를 전송하는 인터페이스 회로 및 방법 |
| KR200457846Y1 (ko) * | 2009-07-29 | 2012-01-06 | 서울과학기술대학교 산학협력단 | 트럭장착형 컨테이너 적재 및 하역 시스템의 수평유지 후방리프트장치 |
-
1989
- 1989-09-20 JP JP1243915A patent/JPH03106221A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356074B1 (ko) * | 1996-09-19 | 2003-03-15 | 오끼 덴끼 고오교 가부시끼가이샤 | 저 소비전력으로 2진 논리신호를 전송하는 인터페이스 회로 및 방법 |
| US6329866B1 (en) | 1999-01-29 | 2001-12-11 | Nec Corporation | Transient current producing method, transient current producing circuit, related semiconductor integrated circuit and logical circuit |
| KR200457846Y1 (ko) * | 2009-07-29 | 2012-01-06 | 서울과학기술대학교 산학협력단 | 트럭장착형 컨테이너 적재 및 하역 시스템의 수평유지 후방리프트장치 |
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