DE10103052C1

DE10103052C1 - Schaltkreis zum Erzeugen eines asynchronen Signalpulses

Info

Publication number: DE10103052C1
Application number: DE10103052A
Authority: DE
Inventors: Ronalf Kramer
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2001-01-24
Filing date: 2001-01-24
Publication date: 2002-09-12
Anticipated expiration: 2021-01-25
Also published as: US20020100954A1

Abstract

Um ohne großen schaltungstechnischen Aufwand ein pulsförmiges Signal mit einem gewünschten Aktivzustand zu erzeugen, ist der erfindungsgemäße Schaltkreis gekennzeichnet durch einen ersten und einen zweiten Transistor (2, 3) in der integrierten Schaltung, die zwischen ein Versorgungspotential (U¶DD¶) und Masse (GND) in Reihe geschaltet sind, wobei zunächst an einem Steueranschluss (G1) des ersten Transistors (2) ein Steuerpuls (A) mit der vorgegebenen Dauer anliegt und anschließend an einem Steueranschluss (G2) des zweiten Transistors (3) ein Steuerpuls (B) anliegt, so dass für die vorgegebene Dauer erst der erste Transistor (2) und anschließend der zweite Transistor (3) leitend wird, und einen Widerstand (6, 7) für die Definition des aktiven Signalzustandes, der außerhalb der integrierten Schaltung parallel zu einem der beiden Transistoren (2, 3) in der integrierten Schaltung entweder zwischen das Versorgungspotential (U¶DD¶) und den Verbindungspunkt (4) oder zwischen Masse (GND) und den Verbindungspunkt (4) geschaltet ist.

Description

Die vorliegende Erfindung betrifft einen Schaltkreis zum Er zeugen eines asynchronen Signalimpulses in einer integrierten Schaltung.

Aus der JP 59004327 A, der DE 199 25 374 A1 und der EP 0 072 686 A2 ist jeweils eine Serienschaltung eines ersten und zweiten Transistors bekannt, wobei den Steueranschlüssen der Transistoren Steuerimpulse derart zugeführt werden, dass zunächst am Steueranschluss des ersten Transistors und an schließend am Steueranschluss des zweiten Transistors ein Steuerimpuls bestimmter Dauer liegt.

Bei den herkömmlichen Schaltungen hat man oft das Problem, dass bereits beim Entwurf der Schaltung verbindlich festge legt werden muss, ob ein Signal high-aktiv oder low-aktiv ist. Insbesondere ist dies wichtig, wenn das entsprechende Signal später in einer Schaltung als Reset-Signal oder als Watchdog-Signal verwendet werden soll. Ist der Aktivzustand des Signals nicht richtig gewählt, kann das Signal nicht ver wendet werden, und es kann zu Blockierungen (deadlocks) des Systems kommen, die sich gerade bei Watchdog- oder Reset- Signalen fatal auswirken.

Die Festlegung des aktiven Zustandes eines von der Schaltung ausgegebenen Signals kann bis zum konkreten Einsatz der Schaltung verschoben werden, wenn die Möglichkeit der nach träglichen Programmierung der Schaltung besteht. Dazu kann beispielsweise ein Register in der Schaltung verwendet wer den. Dies hat aber den nachteiligen Effekt, dass die Schal tung erheblich aufwendiger gestaltet werden muss.

Eine weitere Möglichkeit, die Festlegung des aktiven Zustan des des von der Schaltung ausgegebenen Signals bis zum Einbau der Schaltung zu verschieben, besteht darin, sowohl ein high- aktives als auch ein low-aktives Signal durch die Schaltung auszugeben. Beim Einbau der Schaltung kann dann das eine oder das andere Signal abgegriffen werden. Diese Möglichkeit hat jedoch den Nachteil, dass für die auszugebenden Signale zwei Anschlüsse (pads) anstatt nur eines Anschlusses bei der Schaltung vorgesehen werden müssen. Dies ist besonders stö rend bei integrierten Schaltkreisen, bei denen je nach Gehäuse nur eine begrenzte Anzahl von Anschlüssen zur Verfügung steht.

Aufgabe der vorliegenden Erfindung ist es, einen Schaltkreis zu schaffen, mit dem sich ohne großen schaltungstechnischen Aufwand und ohne die Probleme wie beim Stand der Technik ein pulsförmiges Signal mit dem gewünschten Aktivzustand erzeugen lässt.

Diese Aufgabe wird gelöst durch den Schaltkreis nach Anspruch 1. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der Unteransprüche.

Durch den erfindungsgemäßen Schaltkreis zur Erzeugung eines asynchronen Signalpulses mit einer vorgegebenen Dauer an ei nem Ausgang einer integrierten Schaltung werden nacheinander zwei Pulse ausgegeben, von denen einer je nach externer Be schaltung auf der Platine verwendet wird. Dadurch wird ein high- wie auch low-aktiver Puls ohne besondere Einstellungen wie Programmierung der Schaltung am Ausgang bereitgestellt. Welcher der beiden Pulse genutzt wird, wird durch einen pull- down- oder einen pull-up-Widerstand auf dem Board festge legt, auf dem sich die integrierte Schaltung befindet. Der erfindungsgemäße Schaltkreis umfasst einen ersten und einen zweiten Transistor in der integrierten Schaltung, die zwi schen einem Versorgungspotential U_DD und Masse GND in Reihe geschaltet sind, wobei an ihrem Verbindungspunkt ein Aus gangspotential abgegriffen wird und an ihrem Steueranschluss jeweils ein Steuerpuls mit der vorgegebenen Dauer anliegt, so dass für die vorgegebene Dauer entweder der erste Transistor oder der zweite Transistor leitend wird und der Verbindungs punkt entweder auf dem Versorgungspotential U_DD oder auf Mas se GND liegt, und einen Widerstand für die Definition des ak tiven Signalzustandes, der außerhalb der integrierten Schal tung parallel zu einem der beiden Transistoren in der integ rierten Schaltung entweder zwischen das Versorgungspotential U_DD und dem Verbindungspunkt oder zwischen Masse GND und dem Verbindungspunkt geschaltet ist.

Vorzugsweise ist zwischen dem ersten Steuerpuls und dem zwei ten Steuerpuls eine Wartezeit vorgesehen. Bevorzugt wird der zweite Steuerpuls durch eine Inverter-Verzögerungsvorrich tung aus dem ersten Steuerpuls erzeugt wird.

In einer weiteren bevorzugten Ausführungsform der Erfindung ist der erste Transistor ein P-Kanal-MOS-Transistor und der zweite Transistor ein N-Kanal-MOS-Transistor, wobei der Steu eranschluss des ersten Transistors invertiert ist. Insbeson dere können der erste Transistor und der zweite Transistor einen CMOS-Inverter mit unabhängigen Steuer-Gate-Anschlüssen bilden.

Ein Vorteil der Erfindung besteht darin, dass bei der erfin dungsgemäßen Lösung die externe Beschaltung des integrierten Schaltkreises wenig Platz auf dem Board beansprucht.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen.

Fig. 1A und 1B zeigen jeweils eine Ausführungsform der Erfin dung.

Fig. 2 zeigt den zeitlichen Verlauf der Eingangs- und Aus gangssignale des integrierten Schaltkreises gemäß Fig. 1A und 1B.

Der in Fig. 1 gezeigte Schaltkreis zur Erzeugung eines asyn chronen Signalpulses an einem Ausgang einer integrierten Schaltung 1, der eine vorgegebene Dauer hat und insbesondere als Reset- oder Watchdog-Signal verwendet werden kann, um fasst einen ersten Transistor 2 und einen zweiten Transistor 3. Die beiden Transistoren 2 und 3 sind Teil der integrierten Schaltung. Die integrierte Schaltung 1 ist in Fig. 1 durch zwei gestrichelte Linien angedeutet, die die Grenze der in tegrierten Schaltung 1 darstellen. In der dargestellten Aus führungsform der Erfindung sind der erste Transistor 2 ein P- Kanal-MOS-Transistor (mit einem kleinen Kreis am Gate-An schluss) und der zweite Transistor 3 ein N-Kanal-MOS-Tran sistor. Der Aufbau der Schaltung entspricht damit im wesent lichen einem CMOS-Inverter, bei dem aber die Steuer-Gate- Anschlüsse der Transistoren unabhängig ansteuerbar bleiben.

Die Transistoren 2 und 3 sind zwischen ein Versorgungspoten tial U_DD und Masse GND in Reihe geschaltet. Der Source-An schluss des ersten Transistors 2 liegt auf einem Versorgungs potential U_DD, der Drain-Anschluss des ersten Transistors 2 ist mit dem Drain-Anschluss des zweiten Transistors 3 ver bunden. Der Source-Anschluss des zweiten Transistors 3 liegt auf Masse GND. An dem Gate G1 des ersten Transistors 2 liegt ein erstes Steuersignal A an, an dem Gate G2 des zweiten Transistors 3 liegt ein zweites Steuersignal B an.

Der Verbindungspunkt von dem Drain-Anschluss des ersten Transistors 2 und dem Drain-Anschluss des zweiten Transis tors 3 ist mit einem Anschluss-Pad 4 verbunden. Wenn einer der zwei Transistoren 2 und 3 leitend wird, wird das An schluss-Pad 4 mit dem jeweiligen Potential verbunden, und es liegt auf einem definierten Ausgangspotential, das von außen abgegriffen werden kann.

Ist keiner der beiden Transistoren 2 und 3 leitend, so ist das Anschluss-Pad 4 hochohmig sowohl von Versorgungspotenti al U_DD als auch von Masse GND getrennt, so dass das An schluss-Pad 4 "floatet" und die Push-pull-Stufe aus den bei den Transistoren 2 und 3 einen Tristate-Ausgang bildet.

Um einen der beiden Transistoren 2 und 3 leitend zu machen, wird an ihrem Steueranschluss G1 bzw. G2 jeweils ein Steuer puls A bzw. B angelegt. Der Steuerpuls A und B hat jeweils eine vorgegebene Dauer, die der gewünschten Dauer des Ausgangssignals am Pad 4 entspricht und sich nach den Anforde rungen z. B. an einen Reset-Puls für weitere (nicht darge stellte) Bauelemente auf der Platine richtet. Für diese vor gegebene Dauer des Steuerpulses A bzw. B ist entweder der erste Transistor 2 oder der zweite Transistor 3 leitend. Ent sprechend liegt das Anschluss-Pad 4 entweder auf dem Versor gungspotential U_DD oder auf Masse GND.

Erfindungsgemäß wird zunächst ein erster Steuerpuls an eine der beiden Steuerelektroden angelegt. Anschließend wird ein zweiter Steuerpuls an die zweite der beiden Steuerelektroden angelegt, so dass beide Transistoren nacheinander durchschal ten. In den hier dargestellten Ausführungsformen wird zu nächst der zweite Steuerpuls B an das zweite Steuer-Gats G2 angelegt, dann wird der erste Steuerpuls A an das erste Steu er-Gate G1 angelegt. Das Anschluss-Pad 4 liegt daher für ei ne durch den Steuerpuls A bestimmte Dauer auf dem Versor gungspotential U_DD und für eine durch den Steuerpuls B be stimmte Dauer auf Masse GND. (Grundsätzlich kann die Dauer der beiden Steuerpulse A und B unterschiedlich sein, in der Praxis werden sie jedoch beide eine gleiche Dauer haben.) Wenn beide Steuerpulse A und B wieder auf einen Wert zurück gekehrt sind, bei dem die Transistoren 2 und 3 sperren, "flo atet" das Pad 4 und hat daher keinen Einfluss mehr auf die (nicht dargestellten) externen, an das Pad 4 angeschlossenen Bauelemente auf der Platine.

In der Anwendung wird in der Regel nur eines dieser Potentia le U_DD oder GND (aktiv low oder aktiv high) benötigt. Die Auswahl des benötigten Potentials unter den zwei nacheinander am Pad 4 anliegenden Potentialen erfolgt durch einen pull- down- oder einen pull-up-Widerstand. In Fig. 1A ist ein Board 5 mit einem pull-up-Widerstand 6 gezeigt, in Fig. 1B ist ein Board 5 mit einem pull-down-Widerstand 7 gezeigt.

Wie aus Fig. 1A ersichtlich ist der pull-up-Widerstand 6 für die Definition des inaktiven Signalzustandes auf der Platine parallel zu dem Transistor 2 in der integrierten Schaltung geschaltet, so dass er das Pad 4 auf das Versorgungspotential U_DD zieht. Diesen Aufbau wird man daher wählen, wenn man ein low-aktives (Reset-)Signal am Ausgang der integrierten Schaltung benötigt.

Der pull-down-Widerstand 7 in Fig. 1B ist parallel zu dem Transistor 3 in der integrierten Schaltung zwischen Masse GND und dem Pad 4 geschaltet, so dass er das Pad 4 auf Masse zieht. Diesen Aufbau wird man wählen, wenn man ein high-ak tives (Reset-)Signal am Ausgang der integrierten Schaltung benötigt.

In Fig. 2 ist der zeitliche Verlauf der oben genannten Signa le zusammengefasst. Der erste Gate-Anschluss G1 liegt an fangs auf einem inaktiven Pegel. Zu einem bestimmten Zeit punkt wird ein Steuerpuls A einer vorgegebenen Dauer an das Gate G1 angelegt. Analog liegt das zweite Gate G2 anfangs auf einem inaktiven Pegel. Zu einem bestimmten Zeitpunkt wird ein Steuerpuls B einer vorgegebenen Dauer an das Gate G2 ange legt. In der Ausführungsform nach Fig. 2 folgt der erste Steuerpuls A zeitlich auf den zweiten Steuerpuls B. Zwischen dem zweiten Steuerpuls B und dem ersten Steuerpuls A ist eine Wartezeit Δt vorgesehen, um ein Überschneiden der beiden Pul se A und B und damit einen Kurzschluss von Versorgungspoten tial U_DD und Masse GND sicher auszuschließen.

Eine derartige Abfolge von zwei aufeinanderfolgenden Steuer pulsen A und B an den Gates der Transistoren 2 und 3 kann be sonders einfach mit einer (nicht dargestellten) Inverter- Verzögerungsvorrichtung erzeugt werden. Dabei wird der erste Steuerpuls A aus dem zweiten Steuerpuls B erzeugt, indem der zweite Steuerpuls B gleichzeitig sowohl an das Gate 2 als auch an die Inverter-Verzögerungsvorrichtung angelegt wird. Steigt die Flanke an dem Gate G2 an, so steigt sie auch an der Inverter-Verzögerungsvorrichtung an. Fällt der zweite Steuerpuls B an dem Gate G2 wieder ab, wird die verzögerte und invertierte Anstiegsflanke als Steuerpuls A durch die In verter-Verzögerungsvorrichtung an das erste Gate G1 ausgege ben. Dabei muss selbstverständlich die Dauer des zweiten Steuerpulses B so gewählt werden, dass der zweite Steuerpuls B wieder auf sein ursprüngliches Niveau zurückgekehrt ist, wenn die Inverter-Verzögerungsvorrichtung den ersten Steuer puls A ausgibt. Zur sicheren Vermeidung eines Kurzschlusses kann dabei ein Zeitintervall zwischen den beiden Pulsen A und B vorgesehen werden, in dem sich beide Pulse A und B nicht überschneiden.

Unter den Signalen A und B ist in Fig. 2 der Ausgangszustand der Push-pull-Stufe an dem Pad 4 in Abhängigkeit vom Zustand der Pulse A und B an den Gates G1 und G2 gezeigt. Solange die beiden Gates G1 und G2 auf einem inaktiven Potential liegen, "floatet" das Pad 4, d. h. das Potential, auf dem das Pad 4 liegt, ist unbestimmt, was in Fig. 2 durch Z angedeutet ist.

Durch einen Pull-up-Widerstand 6 bzw. einen Pull-down-Wi derstand 7 auf dem Board, außerhalb von dem integrierten Schaltkreis wird aus dem Push-pull-Ausgangszustand der ge wünschte der beiden möglichen asynchronen Signalpulse er zeugt, die in den beiden untersten Zeilen in Fig. 2 darge stellt sind.

Obgleich die Erfindung anhand von MOSFET-Transistoren be schrieben wurde, ist dem Fachmann klar, dass sie sich auch mit Bipolar-Transistoren verwirklichen lässt.

Bezugszeichenliste

1

Chip von integriertem Schaltkreis

2

erster Transistor der Push-Pull-Stufe

3

zweiter Transistor der Push-Pull-Stufe

4

Anschluss-Pad

5

Board für externe Schaltung

6

Pull-up-Widerstand

7

Pull-down-Widerstand

Claims

1. Schaltkreis zur Erzeugung eines asynchronen Signalpulses mit einer vorgegebenen Dauer an einem Ausgang einer integ rierten Schaltung, gekennzeichnet durch
einen ersten und einen zweiten Transistor (2, 3) in der in tegrierten Schaltung, die zwischen ein Versorgungspotential (U_DD) und Masse (GND) in Reihe geschaltet sind, wobei zu nächst an einem Steueranschluss (G1) des ersten Transistors (2) ein Steuerpuls (A) mit der vorgegebenen Dauer anliegt und anschließend and einem Steueranschluss (G2) des zweiten Tran sistors (3) ein Steuerpuls (B) anliegt, so dass für die vor gegebene Dauer erst der erste Transistor (2) und anschließend der zweite Transistor (3) leitend wird und der Verbindungs punkt (4) erst auf dem Versorgungspotential (U_DD) und an schließend auf Masse (GND) liegt, und
einen Widerstand (6, 7) für die Definition des aktiven Sig nalzustandes, der außerhalb der integrierten Schaltung paral lel zu einem der beiden Transistoren (2, 3) in der integrier ten Schaltung entweder zwischen das Versorgungspotential (U_DD) und den Verbindungspunkt (4) oder zwischen Masse (GND) und den Verbindungspunkt (4) geschaltet ist.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass zwischen dem ersten Steuerpuls (A) und dem zweiten Steu erpuls (B) eine Wartezeit (Δt) vorgesehen ist, in der sich beide nicht überschneiden.

3. Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass einer der beiden Steuerpulse (B) durch eine Inverter- Verzögerungsvorrichtung aus dem anderen der beiden Steuerpul se (A) erzeugt wird.

4. Schaltkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der erste Transistor (2) ein P-Kanal-MOS-Transistor und der zweite Transistor (3) ein N-Kanal-MOS-Transistor ist, wo bei der Steueranschluss (G1) des ersten Transistors inver tiert ist.

5. Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, dass der erste Transistor (2) und der zweite Transistor (3) einen CMOS-Inverter mit unabhängigen Steuer-Gate-Anschlüssen bilden.