DE19712840A1

DE19712840A1 - Interface circuit and method for transmitting binary logic signals with reduced power loss

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Publication number: DE19712840A1
Application number: DE19712840A
Authority: DE
Inventors: Takashi Tomita
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-19
Filing date: 1997-03-26
Publication date: 1998-03-26
Anticipated expiration: 2017-03-27
Also published as: US5936429A; CN1178945A; JP3487723B2; KR19980024058A; GB2317515A; KR100356074B1; DE19712840B4; JPH1093414A; CA2199902A1; GB2317515B; CA2199902C; CN1094613C; TW316959B; GB9705360D0

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Übertragen binärer logischer Signale zwischen elektroni schen Schaltungen sowie eine Schnittstellenschaltung, mit der dieses Verfahren ausgeführt werden kann.The present invention relates to a method for Transfer binary logic signals between electronics circuits and an interface circuit, with who can perform this procedure.

Trotz des schnellen Fortschritts in der Halbleitertechno logie bleibt die Anzahl von Transistoren in einer inte grierten Schaltung (im folgenden IC genannt) endlich, wo bei verschiedene Systemfunktionen oftmals am besten in verschiedenen ICs implementiert werden. Ein elektroni sches System wie etwa ein Computer enthält daher gewöhn lich mehrere ICs, die auf einer Leiterplatte miteinander verbunden sind. Die Eingangs/Ausgangs-Schaltungen dieser ICs senden und empfangen Signale mit verschiedenen ge normten Spannungspegeln wie etwa dem Transistor-Transi stor-Logik-Pegel (TTL-Pegel) und dem Niederspannungs-TTL-Pegel (LVTTL-Pegel), der für Bipolar-ICs verwendet wird, sowie dem Komplementär-Metalloxidhalbleiter-Pegel (im folgenden CMOS-Pegel genannt) und dem Niederspannungs-CMOS-Pegel (LVCMOS-Pegel), der für CMOS-ICs verwendet wird. TTL- und LVTTL-Schnittstellenschaltungen (Treiber) erzeugen Ausgangsspannungshübe von ungefähr zwei Volt. CMOS- und LVCMOS-Treiber erzeugen Ausgangsspannungshübe, die gleich der Leistungsversorgungsspannung, typischer weise fünf Volt (5 V) oder 3,3 Volt, sind.Despite the rapid progress in semiconductor technology, the number of transistors in an integrated circuit (hereinafter referred to as IC) remains finite, where different system functions are often best implemented in different ICs. An electronic system such as a computer therefore usually contains several ICs that are interconnected on a circuit board. The input / output circuits of these ICs send and receive signals with various standardized voltage levels such as the transistor transistor logic level (TTL level) and the low voltage TTL level (LVTTL level), which is suitable for bipolar ICs is used, as well as the complementary metal oxide semiconductor level (hereinafter referred to as CMOS level) and the low voltage CMOS level (LVCMOS level), which is used for CMOS ICs. TTL and LVTTL interface circuits (drivers) produce output voltage swings of approximately two volts. CMOS and LVCMOS drivers produce output voltage swings that are equal to the power supply voltage, typically five volts ( 5 V) or 3.3 volts.

Wegen der zunehmenden Signalgeschwindigkeiten elektroni scher Systeme erzeugen jedoch Übertragungsleitungseffekte wie etwa die Signalreflexion und die Signaldämpfung sowie Rauscheffekte wie etwa ein Nebensprechen und ein Masse prellen ernsthafte Probleme beim Entwurf von Verbindungen auf Leiterplatten. Eine Lösung für diese Probleme ist ein Impedanzanpassungsabschluß der Signalübertragungsleitun gen, der die Reflexion und die Dämpfung verringert. Eine weitere Lösung besteht in der Reduzierung der Spannungs hübe der Signale, wodurch das Nebensprechen und das Mas seprellen reduziert wird.Because of the increasing signal speeds electroni However, shear systems create transmission line effects such as signal reflection and attenuation as well Noise effects such as crosstalk and mass bounce serious problems when designing connections on circuit boards. One solution to these problems is one Impedance matching termination of the signal transmission line gene that reduces reflection and attenuation. A another solution is to reduce the voltage strokes of the signals, whereby the crosstalk and the mas seprellen is reduced.

Diese Lösungen sind in neueren Schnittstellennormen wie etwa der Norm "Center-Tap-Terminated (CTT) Low-Level, High-Speed Interface for Digital Integrated Circuits", veröffentlicht im November 1993 von der Electronic Indu stries Association, die im folgenden als CTT-Norm be zeichnet wird, übernommen worden. Für eine Signalleitung mit einem 50 Ω-Abschluß spezifiziert die CTT-Norm eine typische Abschlußspannung und Referenzspannung von 1,5 V bei einem hohen logischen Ausgangspegel von 1,9 V bis 2,1 V und einem niedrigen logischen Ausgangspegel von 0,9 V bis 1,1 V. Der Ausgangsspannungshub liegt daher im Bereich von 0,8 V bis 1,2 V. Diese Ausgangspegel und Ab schlußbedingungen ermöglichen, daß ein binäres logisches Signal, dessen Bitrate 100 Millionen Bits pro Sekunde übersteigt, oder daß ein Taktsignal mit einer Frequenz, die 100 Megahertz (100 MHz) übersteigt, mit geringer Ver zerrung und ohne Erzeugung eines problematischen elektri schen Rauschens übertragen werden kann.These solutions are like in newer interface standards such as the Low-Level Center-Tap-Terminated (CTT) standard, High-Speed Interface for Digital Integrated Circuits ", published in November 1993 by Electronic Indu stries Association, hereinafter referred to as the CTT standard is being taken over. For a signal line with a 50 Ω termination, the CTT standard specifies one typical termination voltage and reference voltage of 1.5 V at a high logic output level of 1.9 V to 2.1 V and a low logic output level of 0.9 V to 1.1 V. The output voltage swing is therefore in the Range from 0.8 V to 1.2 V. This output level and Ab closing conditions enable a binary logical Signal whose bit rate is 100 million bits per second exceeds, or that a clock signal with a frequency, that exceeds 100 megahertz (100 MHz), with low ver strain and without generating a problematic electri noise can be transmitted.

Im Hinblick auf die Verlustleistung lassen jedoch die CTT-Norm und ähnliche Schnittstellenschemata viel zu wün schen übrig. Da in der CTT-Schnittstelle sowohl die hohen als auch die niedrigen Ausgangspotentiale vom Abschlußpo tential verschieden sind, fließt zwischen der Treiber schaltung und der Abschlußspannungsquelle stets ein Strom, wodurch in der Treiberschaltung und im Abschlußwi derstand ein Gleichstromleistungsverlust auftritt. Diese Gleichstromleistung trägt zum großen Teil zur gesamten Verlustleistung der Schnittstelle bei.In terms of power dissipation, however, the CTT standard and similar interface schemes much too desirable little left. Since both the high and low in the CTT interface as well as the low output potential from the final po are different, flows between the drivers circuit and the final voltage source always on Current, whereby in the driver circuit and in the final wi DC power loss occurs. This DC power largely contributes to the total Power loss of the interface.

Es ist daher eine Aufgabe der vorliegenden Erfindung, die Verlustleistung von Hochgeschwindigkeitsschnittstellen schaltungen für binäre logische Signale zu reduzieren. Gemäß einer weiteren Aufgabe soll der Stromverbrauch von Hochgeschwindigkeitsschnittstellenschaltungen für binäre logische Signale reduziert werden. Außerdem soll ein Latch-up-Effekt in Hochgeschwindigkeits-CMOS-Schnittstel lenschaltungen für binäre logische Signale vermieden wer den.It is therefore an object of the present invention that Power loss from high-speed interfaces to reduce circuits for binary logic signals. According to a further task, the power consumption of High speed interface circuits for binary logical signals can be reduced. In addition, a Latch-up effect in high-speed CMOS interface circuits for binary logic signals avoided the.

Die Erfindung stellt eine Schnittstellenschaltung und ein Verfahren zum Übertragen binärer logischer Signale dar, die die in den entsprechenden unabhängigen Ansprüchen an gegebenen Merkmale besitzen. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der vorliegenden Erfindung gerichtet.The invention provides an interface circuit and a Methods for transmitting binary logic signals, which in the corresponding independent claims have given characteristics. The dependent claims are on preferred embodiments of the present Invention directed.

Die erfindungsgemäße Schnittstellenschaltung überträgt ein binäres logisches Signal von einer ersten elektroni schen Schaltung an eine zweite elektronische Schaltung mittels einer Treiberschaltung, einer Empfängerschaltung und einer Übertragungsleitung. Bei jeder Anstiegsflanke des binären logischen Signals gibt die Treiberschaltung von einem an die Übertragungsleitung angeschlossenen Aus gangsanschluß einen kurzen Impuls mit einem ersten Poten tial aus. Bei jeder Abstiegsflanke des binären logischen Signals gibt die Treiberschaltung vom Ausgangsanschluß einen kurzen Impuls mit einem zweiten Potential aus. Wenn im binären logischen Signal kein Übergang auftritt, ver setzt die Treiberschaltung den Ausgangsanschluß in den Zustand hoher Impedanz. Ein Leistungsverlust in der Trei berschaltung tritt daher nur während der kurzen Inter valle, in denen die Impulse ausgegeben werden, auf. The interface circuit according to the invention transmits a binary logic signal from a first electronic circuit to a second electronic circuit by means of a driver circuit, a receiver circuit and a transmission line. With every rising edge of the binary logic signal gives the driver circuit from an off connected to the transmission line a short pulse with a first poten tial out. With every falling edge of the binary logical The driver circuit gives signals from the output terminal a short pulse with a second potential. If no transition occurs in the binary logic signal, ver the driver circuit sets the output terminal in the State of high impedance. A loss of performance in the Trei Override therefore occurs only during the short inter valle in which the impulses are issued.

Wenn die Empfängerschaltung einen Impuls mit dem ersten Potential von der Übertragungsleitung empfängt, gibt sie an die zweite elektronische Schaltung einen ersten logi schen Pegel aus. Die Ausgabe des ersten logischen Pegels wird solange aufrechterhalten, bis ein Impuls mit dem zweiten Potential empfangen wird. Wenn die Empfänger schaltung von der Übertragungsleitung einen Impuls mit dem zweiten Potential empfängt, gibt sie an die zweite elektronische Schaltung einen zweiten logischen Pegel aus. Die Ausgabe des zweiten logischen Pegels wird so lange aufrechterhalten, bis ein Impuls mit dem ersten Po tential empfangen wird.If the receiver circuit has a pulse with the first It receives potential from the transmission line a first logi to the second electronic circuit level. The output of the first logical level is maintained until an impulse with the second potential is received. If the recipient circuit with a pulse from the transmission line receives the second potential, gives it to the second electronic circuit a second logic level out. The output of the second logic level becomes like this long held until an impulse with the first bottom potential is received.

Die Übertragungsleitung ist vorzugsweise auf einem Poten tial abgeschlossen, das zwischen dem ersten Potential und dem zweiten Potential liegt. Die Empfängerschaltung kann dann das von der Übertragungsleitung empfangene Potential mit einem Referenzpotential vergleichen, das als Antwort auf die Ausgabe der Empfängerschaltung eingestellt wird. Das Referenzpotential wird auf ein Potential zwischen dem Abschlußpotential und dem zweiten Potential eingestellt, wenn ein Impuls mit dem ersten Potential empfangen wird, während das Referenzpotential auf ein Potential zwischen dem ersten Potential und dem Abschlußpotential einge stellt wird, wenn ein Impuls mit dem zweiten Potential empfangen wird.The transmission line is preferably on a pot tial completed between the first potential and the second potential. The receiver circuit can then the potential received by the transmission line compare with a reference potential that as an answer is set to the output of the receiver circuit. The reference potential is reduced to a potential between the Termination potential and the second potential set, when a pulse with the first potential is received, while the reference potential is at a potential between the first potential and the final potential is when a pulse with the second potential Will be received.

Der Abschlußwiderstand stimmt vorzugsweise mit der cha rakteristischen Impedanz der Übertragungsleitung überein, ferner ist der Spannungshub zwischen dem ersten und dem zweiten Potential vorzugsweise geringer als die Lei stungsversorgungsspannung, mit denen die erste und die zweite elektronische Schaltung arbeiten.The terminating resistor is preferably correct with the cha characteristic impedance of the transmission line, furthermore, the voltage swing between the first and the second potential is preferably less than the Lei power supply voltage with which the first and the second electronic circuit work.

Weitere Merkmale und Vorteile der Erfindung werden deut lich beim Lesen der Beschreibung bevorzugter Ausführungs formen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:Further features and advantages of the invention will become clear Lich when reading the description of preferred embodiment shapes referring to the accompanying drawings; show it:

Fig. 1 eine schematische Darstellung einer Schnittstel lenschaltung gemäß einer ersten Ausführungsform der Erfindung; Fig. 1 is a schematic representation of an interface circuit according to a first embodiment of the invention;

Fig. 2 die Konfiguration des Impulsgenerators in der er sten Ausführungsform; Fig. 2 shows the configuration of the pulse generator in the first embodiment;

Fig. 3 die Konfiguration des Differenzverstärkers in der ersten Ausführungsform;3 shows the configuration of the differential amplifier in the first embodiment.

Fig. 4 die Konfiguration der Referenzpotential-Steuer schaltung in der ersten Ausführungsform; Fig. 4 shows the configuration of the reference potential control circuit in the first embodiment;

Fig. 5 die Konfiguration der Auswahlschaltung in der obigen Referenzpotential-Steuerschaltung; FIG. 5 shows the configuration of the select circuit in the above reference potential control circuit;

Fig. 6 ein Zeitablaufdiagramm zur Erläuterung der Funk tionsweise des Impulsgenerators in der ersten Ausführungsform; Fig. 6 is a timing chart for explaining the operation of the pulse generator in the first embodiment;

Fig. 7 ein Zeitablaufdiagramm zur Erläuterung der Funk tionsweise der Treiberschaltung in der ersten Ausführungsform; Fig. 7 is a timing chart for explaining the operation of the driver circuit in the first embodiment;

Fig. 8 ein Zeitablaufdiagramm zur Erläuterung der Funk tionsweise der Empfängerschaltung in der ersten Ausführungsform; Fig. 8 is a timing diagram for explaining the radio tion example of the receiver circuit in the first embodiment;

Fig. 9 ein Zeitablaufdiagramm, das Simulationsergebnisse für die erste Ausführungsform veranschaulicht; Fig. 9 is a timing diagram showing simulation results for the first embodiment illustrated;

Fig. 10 eine schematische Darstellung der Treiberschal tung gemäß einer zweiten Ausführungsform der vor liegenden Erfindung; Fig. 10 is a schematic representation of the driver circuit according to a second embodiment of the prior invention;

Fig. 11 eine schematische Darstellung der Treiberschal tung gemäß einer dritten Ausführungsform der Er findung; und Fig. 11 is a schematic representation of the driver circuit according to a third embodiment of the invention; and

Fig. 12 eine schematische Darstellung der Referenzpoten tial-Steuerschaltung gemäß einer vierten Ausfüh rungsform der vorliegenden Erfindung. Fig. 12 is a schematic representation of the reference potential control circuit according to a fourth embodiment of the present invention.

In den im folgenden beschriebenen Ausführungsformen wird angenommen, daß die CMOS-ICs, zwischen denen Signale übertragen werden, mit einem Leistungsversorgungspoten tial von 3,3 V, das im folgenden mit Vdd bezeichnet wird, arbeiten.In the embodiments described below assumed that the CMOS ICs between which signals be transmitted with a power supply pot tial of 3.3 V, hereinafter referred to as Vdd, work.

In Fig. 1 ist eine erste Ausführungsform einer Schnitt stellenschaltung gezeigt, die ein binäres logisches Si gnal S1 von einer ersten Logikschaltung 2 in einer ersten IC 4 an eine zweite Logikschaltung 6 in einer zweiten IC 8 überträgt. Die Schnittstelle enthält eine Treiberschal tung 10, die in der ersten IC 4 angeordnet ist, eine Emp fängerschaltung 12, die in der zweiten IC 8 angeordnet ist, eine Übertragungsleitung 14, die die Sende- und Emp fängerschaltungen 10 bzw. 12 miteinander verbindet, und einen Abschlußwiderstand 16, über den die Übertragungs leitung 14 an einem Punkt in der Nähe der zweiten IC 8 an ein Abschlußpotential Vt angeschlossen ist.In Fig. 1 a first embodiment of a section is shown circuit which transmits a binary logic Si gnal S1 from a first logic circuit 2 in a first IC 4 at a second logic circuit 6 in a second IC 8. The interface includes a driver circuit 10 , which is arranged in the first IC 4 , a receiver circuit 12 , which is arranged in the second IC 8 , a transmission line 14 , which connects the transmitter and receiver circuits 10 and 12 , and a terminating resistor 16 , via which the transmission line 14 is connected at a point in the vicinity of the second IC 8 to a terminating potential Vt.

Vt muß zwischen der Versorgungsspannung Vdd und Masse (0 V) liegen. Im folgenden wird angenommen, daß Vt den Wert 1,5 V besitzt, obwohl die erste Ausführungsform nicht auf dieses besondere Abschlußpotential einge schränkt ist. Vt must be between the supply voltage Vdd and ground ( 0 V). In the following it is assumed that Vt has the value 1.5 V, although the first embodiment is not restricted to this special termination potential.

Die Übertragungsleitung 14 ist beispielsweise eine Mi krostreifenleitung, die eine gedruckte Verdrahtungsbahn aufweist, die in einer Schicht einer Mehrschicht-Leiter platte angeordnet ist, welche der in einer weiteren Schicht angeordneten Masseebene zugewandt ist. Der Ab schlußwiderstand 16 besitzt einen Widerstandswert, der gleich der charakteristischen Impedanz der Übertragungs leitung 14 ist. Im folgenden wird angenommen, daß der Ab schlußwiderstand 16 einen Widerstandswert von 50 Ohm (50 Ω) besitzt.The transmission line 14 is, for example, a microstrip line which has a printed wiring path which is arranged in a layer of a multilayer printed circuit board which faces the ground plane arranged in a further layer. From the terminating resistor 16 has a resistance value which is equal to the characteristic impedance of the transmission line 14 . In the following it is assumed that the terminating resistor 16 has a resistance of 50 ohms (50 Ω).

Die Treiberschaltung 10 enthält einen Eingangsanschluß 18, einen Impulsgenerator 20, einen CMOS-Inverter 22, ein CMOS-NAND-Gatter 24, ein CMOS-NOR-Gatter 26, einen n-Ka nal-Metalloxidhalbleiter-Feldeffekttransistor (im folgen den mit NMOS-Transistor bezeichnet) 28, einen p-Kanal-Me talloxidhalbleiter-Feldeffekttransistor (im folgenden mit PMOS-Transistor bezeichnet) 30 sowie einen Ausgangsan schluß 32.The driver circuit 10 includes an input terminal 18 , a pulse generator 20 , a CMOS inverter 22 , a CMOS NAND gate 24 , a CMOS NOR gate 26 , an n-channel metal oxide semiconductor field effect transistor (in the following with NMOS- Transistor)) 28 , a p-channel metal oxide semiconductor field effect transistor (hereinafter referred to as PMOS transistor) 30 and an output terminal 32nd

Der Eingangsanschluß 18 empfängt das binäre logische Si gnal S1 von der ersten Logikschaltung 2 und liefert die ses Signal S1 an den Impulsgenerator 20, das NAND-Gatter 24 und das NOR-Gatter 26. Dieses Signal S1 besitzt CMOS-Logikpegel, die gleich der Versorgungsspannung bzw. der Massespannung der ersten IC 4 sind: Der logisch hohe Pe gel beträgt 3,3 V, während der logisch niedrige Pegel 0 V beträgt.The input terminal 18 receives the binary logic signal S1 from the first logic circuit 2 and supplies this signal S1 to the pulse generator 20 , the NAND gate 24 and the NOR gate 26 . This signal S1 has CMOS logic levels which are equal to the supply voltage or the ground voltage of the first IC 4 : the logically high level is 3.3 V, while the logically low level is 0 V.

Der Impulsgenerator 20 erzeugt ein Dreizustand-Steuersi gnal S2 für den Inverter 22 und das NAND-Gatter 24. Das Ausgangssignal des Inverters 22 wird an das NOR-Gatter 26 geliefert. Der Ausgang S3 des NOR-Gatters 26 ist an die Gate-Elektrode (im folgenden mit Gate bezeichnet) des NMOS-Transistors 28 angeschlossen. Das Ausgangssignal S4 des NAND-Gatters 24 wird an das Gate des PMOS-Transistors 30 geliefert.The pulse generator 20 generates a tri-state control signal S2 for the inverter 22 and the NAND gate 24 . The output signal of the inverter 22 is supplied to the NOR gate 26 . The output S3 of the NOR gate 26 is connected to the gate electrode (hereinafter referred to as gate) of the NMOS transistor 28 . The output signal S4 of the NAND gate 24 is supplied to the gate of the PMOS transistor 30 .

Die source-Elektrode (im folgenden mit Source bezeichnet) des NMOS-Transistors 28 ist an Masse angeschlossen, wäh rend dessen Drain-Elektrode (im folgenden mit Drain be zeichnet) an den Ausgangsanschluß 32 angeschlossen ist. Die Source des PMOS-Transistors 30 ist an das Leistungs versorgungspotential Vdd angeschlossen, während dessen Drain an den Ausgangsanschluß 32 angeschlossen ist. Der NMOS-Transistor 28 und der PMOS-Transistor 30 wirken so mit als Treiberelemente für den Ausgangsanschluß 32, der an die Übertragungsleitung 14 angeschlossen ist. Das vom Ausgangsanschluß 32 übertragene Signal ist mit S5 be zeichnet. Der Widerstandswert des NMOS-Transistors 28 be trägt im Ein-Zustand (im folgenden als Ein-Widerstands wert bezeichnet) 100 Ω. Der Ein-Widerstand des PMOS-Transistors 30 beträgt 130 Ω.The source electrode (hereinafter referred to as source) of the NMOS transistor 28 is connected to ground, while its drain electrode (hereinafter referred to as drain) is connected to the output terminal 32 . The source of the PMOS transistor 30 is connected to the power supply potential Vdd, while its drain is connected to the output terminal 32 . The NMOS transistor 28 and the PMOS transistor 30 thus act as driver elements for the output terminal 32 , which is connected to the transmission line 14 . The signal transmitted from the output terminal 32 is marked S5. The resistance of the NMOS transistor 28 be in the on-state (hereinafter referred to as the on-resistance value) 100 Ω. The on-resistance of the PMOS transistor 30 is 130 Ω.

Der innere Aufbau des Impulsgenerators 20 wird später be schrieben.The internal structure of the pulse generator 20 will be described later.

Die Empfängerschaltung 12 enthält einen Eingangsanschluß 34, eine Referenzpotential-Steuerschaltung 36, einen Dif ferenzverstärker 38 und einen Ausgangsanschluß 40. Der Eingangsanschluß 34 ist an die Übertragungsleitung 14 an geschlossen und liefert das von der Übertragungsleitung 14 empfangene Signal S6 an einen Eingang des Differenz verstärkers 38. Die Referenzpotential-Steuerschaltung 36 ist an den Ausgangsanschluß 40 angeschlossen und liefert ein Referenzpotential VREF an den anderen Eingang des Differenzverstärkers 38. Das Signal S7, das vom Diffe renzverstärker 38 ausgegeben wird, wird an die Referenz potential-Steuerschaltung 36 und an den Ausgangsanschluß 40 und vom Ausgangsanschluß 40 an die zweite Logikschal tung 6 geliefert. The receiver circuit 12 includes an input terminal 34 , a reference potential control circuit 36 , a dif ferential amplifier 38 and an output terminal 40 . The input terminal 34 is connected to the transmission line 14 and supplies the signal S6 received from the transmission line 14 to an input of the differential amplifier 38 . The reference potential control circuit 36 is connected to the output terminal 40 and supplies a reference potential VREF to the other input of the differential amplifier 38 . The signal S7, which is output from the differential amplifier 38 , is supplied to the reference potential control circuit 36 and to the output terminal 40 and from the output terminal 40 to the second logic circuit 6 .

Der innere Aufbau der Referenzpotential-Steuerschaltung 36 und des Differenzverstärkers 38 wird später beschrie ben.The internal structure of the reference potential control circuit 36 and the differential amplifier 38 will be described later.

Wie in Fig. 2 gezeigt, enthält der Impulsgenerator 20 in der Treiberschaltung 10 ein Verzögerungselement 42 und ein Exklusiv-ODER-Gatter 44. Das Verzögerungselement 42 empfängt das binäre logische Signal S1 vom Eingangsan schluß 18. Das Exklusiv-ODER-Gatter 44 empfängt sowohl dieses binäre logische Signal S1 als auch das Ausgangs signal S8 des Verzögerungselements 42, bildet die logi sche Exklusiv-ODER-Verknüpfung dieser zwei Signale S1 und S8 und erzeugt dadurch das Dreizustand-Steuersignal S2.As shown in FIG. 2, the pulse generator 20 in the driver circuit 10 includes a delay element 42 and an exclusive OR gate 44 . The delay element 42 receives the binary logic signal S1 from the input terminal 18th The exclusive-OR gate 44 receives both this binary logic signal S1 and the output signal S8 of the delay element 42 , forms the logical exclusive-OR combination of these two signals S1 and S8 and thereby generates the three-state control signal S2.

Das Verzögerungselement 42 enthält beispielsweise zwei in Serie geschaltete CMOS-Inverter. Falls zwei CMOS-Inverter keine ausreichende Verzögerung erzeugen, kann irgendeine Anzahl von in Serie geschalteten CMOS-Invertern als Ver zögerungselement 42 verwendet werden.The delay element 42 contains, for example, two CMOS inverters connected in series. If two CMOS inverters do not produce sufficient delay, any number of CMOS inverters connected in series can be used as delay element 42 .

Wie in Fig. 3 gezeigt, enthält der Differenzverstärker 38 in der Empfängerschaltung PMOS-Transistoren 46, 48, 50 und 52 sowie NMOS-Transistoren 54, 56 und 58, die wie ge zeigt miteinander verbunden sind. Das Referenzpotential VREF wird an das Gate des PMOS-Transistors 48 geliefert. Das empfangene Signal S6 wird vom Eingangsanschluß 34 an das Gate des PMOS-Transistors 50 geliefert. Die Drains des PMOS-Transistors 52 und des NMOS-Transistors 58 sind an den Ausgangsanschluß 40 angeschlossen, an dem das Aus gangssignal S7 ausgegeben wird.As shown in FIG. 3, the differential amplifier 38 in the receiver circuit includes PMOS transistors 46 , 48 , 50 and 52 and NMOS transistors 54 , 56 and 58 , which are connected to one another as shown. The reference potential VREF is supplied to the gate of the PMOS transistor 48 . The received signal S6 is supplied from the input terminal 34 to the gate of the PMOS transistor 50 . The drains of the PMOS transistor 52 and the NMOS transistor 58 are connected to the output terminal 40 , at which the output signal S7 is output.

Die PMOS-Transistoren 46, 48 und 50 sowie die NMOS-Tran sistoren 54 und 56 sind in einer wohlbekannten Konfigura tion miteinander verbunden, um eine Differenzspannungs verstärkungsstufe zu bilden. Das Drain-Potential des PMOS-Transistors 50 fällt auf Massepegel ab, wenn das Eingangssignal S6 über VREF ansteigt, und steigt auf Vdd an, wenn S6 unter VREF abfällt.The PMOS transistors 46 , 48 and 50 and the NMOS transistors 54 and 56 are connected together in a well-known configuration to form a differential voltage gain stage. The drain potential of PMOS transistor 50 drops to ground level when input signal S6 rises above VREF and rises to Vdd when S6 falls below VREF.

Die Sources des PMOS-Transistors 52 bzw. des NMOS-Transi stors 58 sind an Vdd bzw. an Masse angeschlossen, während deren Gates an den Drain des PMOS-Transistors 50 ange schlossen sind. Der PMOS-Transistor 52 und der NMOS-Tran sistor 58 bilden eine invertierende Ausgangsstufe, die das Ausgangssignal S7 auf hohen Pegel (Vdd) hebt, wenn S6 über VREF liegt, und auf niedrigen Pegel (Massepegel) ab senkt, wenn S6 unter VREF liegt. Der Differenzverstärker 38 arbeitet somit als Komparator.The sources of the PMOS transistor 52 and the NMOS transistor 58 are connected to Vdd and to ground, respectively, while their gates are connected to the drain of the PMOS transistor 50 . The PMOS transistor 52 and the NMOS transistor 58 form an inverting output stage which raises the output signal S7 to a high level (Vdd) when S6 is above VREF and to a low level (ground level) from when S6 is below VREF . The differential amplifier 38 thus works as a comparator.

Die Erfindung ist nicht auf die in Fig. 3 gezeigte Diffe renzverstärkerschaltung eingeschränkt. Es sind verschie dene andere wohlbekannte Schaltungskonfigurationen mög lich.The invention is not limited to the differential amplifier circuit shown in FIG. 3. Various other well-known circuit configurations are possible.

Wie in Fig. 4 gezeigt, enthält die Referenzpotential-Steuerschaltung 36 eine Auswahlschaltung 60, die das am Ausgangsanschluß 40 ausgegebene Signal S7 sowie zwei ver schiedene Referenzpotentiale V1 und V2 empfängt, entspre chend dem logischen Pegel von S7 entweder V1 oder V2 aus wählt und das ausgewählte Potential als Referenzspannung VREF ausgibt. In der folgenden Beschreibung besitzt V1 den Wert 1,4 V, während V2 den Wert 1,6 V besitzt, obwohl die erste Ausführungsform nicht auf diese besonderen Werte eingeschränkt ist.As shown in Fig. 4, 36 contains the reference potential control circuit includes a selection circuit 60 which receives the output at the output terminal 40 signal S7 as well as two ver different reference potentials V1 and V2, accordingly the logic level of S7 either V1 or V2 from selects and outputs selected potential as reference voltage VREF. In the following description, V1 is 1.4 V while V2 is 1.6 V, although the first embodiment is not limited to these particular values.

Wie in Fig. 5 gezeigt, enthält die Auswahlschaltung 60 einen CMOS-Inverter 62 und ein paar von NMOS-Transistoren 64 und 66. Der Ausgangsanschluß 40 der Empfängerschaltung ist direkt an das Gate des NMOS-Transistors 64 ange schlossen und über den Inverter 62 an das Gate des NMOS-Transistors 66 angeschlossen. Die Source des NMOS-Transi stors 64 empfängt das Referenzpotential V1, während die Source des NMOS-Transistors 66 das Referenzpotential V2 empfängt und die Drains der beiden NMOS-Transistoren 64 und 66 an einen Knoten 67 angeschlossen sind, von dem das Referenzpotential VREF ausgegeben wird.As shown in FIG. 5, the selection circuit 60 includes a CMOS inverter 62 and a pair of NMOS transistors 64 and 66 . The output terminal 40 of the receiver circuit is connected directly to the gate of the NMOS transistor 64 and connected via the inverter 62 to the gate of the NMOS transistor 66 . The source of the NMOS transistor 64 receives the reference potential V1, while the source of the NMOS transistor 66 receives the reference potential V2 and the drains of the two NMOS transistors 64 and 66 are connected to a node 67 , from which the reference potential VREF is output .

Nun wird die Funktionsweise der ersten Ausführungsform beschrieben. Die Funktionsweisen der Treiberschaltung 10 und der Empfängerschaltung 12 werden getrennt beschrie ben. Die Ausdrücke "hoher Pegel" und "niedriger Pegel" in der folgenden Beschreibung beziehen sich auf den Vdd-Pe gel (3,3 V) bzw. auf den Massepegel (0 V).The operation of the first embodiment will now be described. The functions of the driver circuit 10 and the receiver circuit 12 are described separately ben. The terms "high level" and "low level" in the following description refer to the Vdd level (3.3 V) and the ground level (0 V), respectively.

Zunächst wird die Funktionsweise des Impulsgenerators 20 beschrieben. Fig. 6 veranschaulicht diese Funktionsweise, wenn das von der ersten Logikschaltung 2 eingegebene bi näre logische Signal S1 eine Rechteckwelle ist.The operation of the pulse generator 20 will first be described. Fig. 6 illustrates this operation when the binary logic signal S1 input from the first logic circuit 2 is a square wave.

Das Ausgangssignal S8 des Verzögerungselements 42 im Im pulsgenerator 20 stimmt mit dem Eingangssignal S1 bis auf eine leichte Verzögerung D völlig überein. Diese Verzöge rung D muß kleiner als das minimale Intervall zwischen Übergängen des Eingangssignal S1 sein. Vorzugsweise über steigt die Verzögerung D die Hälfte des minimalen Inter valls zwischen Übergängen des Eingangssignals S1 nicht.The output signal S8 of the delay element 42 in the pulse generator 20 is identical to the input signal S1 except for a slight delay D. This delay D must be smaller than the minimum interval between transitions of the input signal S1. The delay D preferably does not exceed half the minimum interval between transitions of the input signal S1.

Das Ausgangssignal S2 des Exklusiv-ODER-Gatters 44 ist niedrig, wenn die beiden Eingänge S1 und S8 des Exklusiv-ODER-Gatters 44 gleich sind, und hoch, wenn diese beiden Eingänge S1 und S8 verschieden sind. Das Ausgangssignal S2 ist daher nur in Intervallen der Länge D, die jedem Übergang des Eingangssignals S1 folgen, hoch und zu allen anderen Zeiten niedrig. Das Dreizustand-Steuersignal S2 ist somit ein Impulssignal, das einen vergleichsweise kurzen hohen Impuls, der jedem Übergang von S1 folgt, aufweist. The output signal S2 of the exclusive-OR gate 44 is low if the two inputs S1 and S8 of the exclusive-OR gate 44 are the same, and high if these two inputs S1 and S8 are different. The output signal S2 is therefore only high at intervals of length D, which follow each transition of the input signal S1, and low at all other times. The three-state control signal S2 is thus a pulse signal that has a comparatively short high pulse that follows every transition from S1.

Nun wird die Funktionsweise der Treiberschaltung 10 mit Bezug auf Fig. 7 beschrieben, welche Signal formen des von der ersten Logikschaltung 2 empfangenen Eingangssignals S1, des Dreizustand-Steuersignals S2, des Ausgangssignals S3 des NOR-Gatters 26, des Ausgangssignal S4 des NAND-Gatters 24 und des übertragenen Signals S5 zeigt. Das Eingangssignal S1 ist erneut als Rechteckwelle gezeigt. Die Zahlen (1) bis (9) in Klammern geben zugehörige Zei ten an.The operation of the driver circuit 10 will now be described with reference to FIG. 7, which signal forms the input signal S1 received by the first logic circuit 2 , the tristate control signal S2, the output signal S3 of the NOR gate 26 , and the output signal S4 of the NAND gate 24 and the transmitted signal S5. The input signal S1 is shown again as a square wave. The numbers ( 1 ) to ( 9 ) in brackets indicate associated times.

Zunächst sind das Eingangssignal S1 und das Dreizustand-Steuersignal S2 niedrig. Das NOR-Gatter 26 empfängt einen niedrigen Eingang (S1) und einen hohen Eingang (S2, das durch den Inverter 22 invertiert ist), so daß das Aus gangssignal S3 des NOR-Gatters 26 anfangs niedrig ist und der NMOS-Transistor 28 anfangs gesperrt ist. Das NAND-Gatter 24 empfängt zwei niedrige Eingänge (S1 und S2), so daß sein Ausgangssignal S4 anfangs hoch ist und der PMOS-Transistor 30 anfangs ebenfalls gesperrt ist. Der Aus gangsanschluß 32 befindet sich daher zunächst im Zustand hoher Impedanz, so daß das übertragende Signal S5 zu nächst auf dem Abschlußpotential Vt (1,5 V) gehalten wird.First, the input signal S1 and the tri-state control signal S2 are low. The NOR gate 26 receives a low input (S1) and a high input (S2, which is inverted by the inverter 22 ), so that the output signal S3 of the NOR gate 26 is initially low and the NMOS transistor 28 is initially blocked is. NAND gate 24 receives two low inputs (S1 and S2) so that its output signal S4 is initially high and PMOS transistor 30 is also initially blocked. From the output terminal 32 is therefore initially in the high impedance state, so that the transmitted signal S5 is kept at the termination potential Vt (1.5 V) next.

Wenn das Eingangssignal S1 zum Zeitpunkt (1) hohen Pegel annimmt, nimmt das Dreizustand-Steuersignal S2 für ein Intervall der Länge D wie oben beschrieben hohen Pegel an. Während dieses Intervalls (2) empfängt das NOR-Gatter 26 ein hohes Eingangssignal (S1), so daß das Ausgangs signal S3 des NOR-Gatters 26 niedrig bleibt. Das NAND-Gatter 24 empfängt zwei hohe Eingangssignale (S1 und S2), so daß das Ausgangssignal S4 des NAND-Gatters 24 niedrig wird und den PMOS-Transistor 30 auf Durchlaß schaltet. When the input signal S1 goes high at time ( 1 ), the tri-state control signal S2 goes high for an interval of length D as described above. During this interval ( 2 ), the NOR gate 26 receives a high input signal (S1), so that the output signal S3 of the NOR gate 26 remains low. NAND gate 24 receives two high input signals (S1 and S2) so that output signal S4 of NAND gate 24 goes low and turns PMOS transistor 30 on.

Der PMOS-Transistor 30 und der Abschlußwiderstand 16 bil den nun einen Spannungsteiler zwischen dem Leistungsver sorgungspotential Vdd und dem Abschlußpotential Vt, wo durch der Ausgangsanschluß 32 auf ein Potential zwischen Vdd und Vt gesetzt wird. Anhand des Ein-Widerstandes des PMOS-Transistors 30 (130 Ω), des Widerstandwerts des Wi derstands 16 (50 Ω) und der Werte von Vdd (3,3 V) und Vt (1,5 V) kann errechnet werden, daß der Ausgangsanschluß 32 auf ein Potential von 2,0 V gesetzt wird, wie in der Signalform des übertragenen Signals S5 gezeigt ist.The PMOS transistor 30 and the terminating resistor 16 the now a voltage divider between the Leistungsver sorgungspotential Vdd and the termination potential Vt, where it is set by the output terminal 32 to a potential between VDD and Vt bil. Based on the on-resistance of the PMOS transistor 30 (130 Ω), the resistance of the resistor 16 Wi (50 Ω) and the values of Vdd (3.3 V) and Vt (1.5 V) can be calculated that the Output terminal 32 is set to a potential of 2.0 V as shown in the waveform of the transmitted signal S5.

Wenn das Dreizustand-Steuersignal S2 zum Zeitpunkt (3) niedrigen Pegel annimmt, empfängt das NAND-Gatter 24 ein niedriges Eingangssignal (S2), so daß das Ausgangssignal S4 des NAND-Gatters 24 wieder hohen Pegel annimmt und den PMOS-Transistor 30 sperrt. Das NOR-Gatter 26 empfängt fortgesetzt ein hohes Eingangssignal (S1), so daß sein Ausgangssignal S3 niedrig bleibt und der NMOS-Transistor 28 im gesperrten Zustand bleibt. Der Ausgangsanschluß 32 kehrt somit zum Zustand hoher Impedanz zurück, so daß das übertragene Signal S5 wieder auf das Abschlußpotential Vt von 1,5 V zurückgebracht wird. Dieser Zustand wird wäh rend des nachfolgenden Intervalls (4) beibehalten.If the tristate control signal S2 assumes a low level at the time ( 3 ), the NAND gate 24 receives a low input signal (S2), so that the output signal S4 of the NAND gate 24 again assumes a high level and blocks the PMOS transistor 30 . The NOR gate 26 continues to receive a high input signal (S1) so that its output signal S3 remains low and the NMOS transistor 28 remains in the blocked state. The output terminal 32 thus returns to the high impedance state, so that the transmitted signal S5 is brought back to the termination potential Vt of 1.5V. This state is maintained during the subsequent interval ( 4 ).

Wenn das Eingangssignal S1 zum Zeitpunkt (5) niedrigen Pegel annimmt, nimmt das Dreizustand-Steuersignal S2 er neut für ein Intervall der Länge D hohen Pegel an. Wäh rend dieses Intervalls (6) empfängt das NOR-Gatter 26 zwei niedrige Eingänge (S1 und das Ausgangssignal des In verters 22, der S2 invertiert), so daß das Ausgangssignal S3 des NOR-Gatters 26 hohen Pegel annimmt und der NMOS-Transistor 28 auf Durchlaß geschaltet wird. Das NAND-Gat ter 24 empfängt ein niedriges Eingangssignal (S1), so daß das Ausgangssignal S4 des NAND-Gatters 24 auf hohem Pegel bleibt und der PMOS-Transistor 30 im gesperrten Zustand bleibt. When the input signal S1 goes low at time ( 5 ), the tri-state control signal S2 goes high again for an interval of length D. During this interval ( 6 ), the NOR gate 26 receives two low inputs (S1 and the output signal of the inverter 22 which inverts S2), so that the output signal S3 of the NOR gate 26 assumes a high level and the NMOS transistor 28 is switched to pass. The NAND gate 24 receives a low input signal (S1), so that the output signal S4 of the NAND gate 24 remains at a high level and the PMOS transistor 30 remains in the blocked state.

Nun bilden der NMOS-Transistor 28 und der Abschlußwider stand 16 einen Spannungsteiler zwischen dem Abschlußpo tential Vt und Masse, wodurch der Ausgangsanschluß 32 auf ein Potential zwischen Vt und Masse gesetzt wird. Anhand des Ein-Widerstandes des NMOS-Transistors 28 (100 Ω), des Widerstandwerts des Widerstands 16 (50 Ω) und der Werte von Vt (1,5 V) und Masse (0 V) kann errechnet wer den, daß der Ausgangsanschluß 32 auf ein Potential von 1,0 V gesetzt wird, wie in der Signalform des übertrage nen Signals SS gezeigt ist.Now the NMOS transistor 28 and the terminating resistor 16 was a voltage divider between the Abschlußpo potential Vt and ground, whereby the output terminal 32 is set to a potential between Vt and ground. Based on the on-resistance of the NMOS transistor 28 (100 Ω), the resistance value of the resistor 16 (50 Ω) and the values of Vt (1.5 V) and ground (0 V), who can calculate that the output terminal 32nd is set to a potential of 1.0 V as shown in the waveform of the transmitted signal SS.

Wenn das Dreizustand-Steuersignal S2 zum Zeitpunkt (7) niedrigen Pegel annimmt, empfängt das NOR-Gatter 26 ein hohes Eingangssignal (das Ausgangssignal des Inverters 22), so daß das Ausgangssignal S3 des NOR-Gatters 26 wie der zum niedrigen Pegel zurückkehrt, wodurch der NMOS-Transistor 28 gesperrt wird. Der PMOS-Transistor 30 bleibt im gesperrten Zustand, so daß der Ausgangsanschluß 32 erneut zum Zustand hoher Impedanz zurückkehrt und das übertragene Signal S5 erneut auf das Abschlußpotential Vt von 1,5 V gebracht wird. Dieser Zustand wird während des nachfolgenden Intervalls (8) beibehalten, bis das Ein gangssignal S1 zum Zeitpunkt (9) erneut hohen Pegel an nimmt und die obigen Operationen wiederholt werden.When the tri-state control signal S2 goes low at time ( 7 ), the NOR gate 26 receives a high input (the output of the inverter 22 ), so that the output S3 of the NOR gate 26 returns to the low level as that, thereby the NMOS transistor 28 is blocked. The PMOS transistor 30 remains in the blocked state, so that the output terminal 32 returns to the high impedance state again and the transmitted signal S5 is brought to the termination potential Vt of 1.5 V again. This state is maintained during the subsequent interval ( 8 ) until the input signal S1 again becomes high at time ( 9 ) and the above operations are repeated.

Die Funktionsweise der Treiberschaltung 10 zusammenfas send kann gesagt werden, daß jeder Anstieg des eingegebe nen logischen Signals S1 einen positiven Impuls im über tragenen Signal S5 erzeugt, der auf ein Potential ober halb von Vt, jedoch unterhalb von Vdd ansteigt. Jeder Ab fall des eingegebenen logischen Signals S1 erzeugt einen negativen Impuls im übertragenen Signal S5 der auf ein Potential, das höher als Masse, jedoch niedriger als Vt ist, abfällt. Die Impulsbreite D dieser Impulse im über tragenen Signal S5 ist kleiner als das Intervall zwischen Übergängen von S1.The operation of the driver circuit 10 summarizing can be said that any increase in the input logic signal S1 generates a positive pulse in the transmitted signal S5, which rises to a potential above Vt but below Vdd. Each fall from the input logic signal S1 generates a negative pulse in the transmitted signal S5 which drops to a potential which is higher than ground, but lower than Vt. The pulse width D of these pulses in the transmitted signal S5 is smaller than the interval between transitions from S1.

Nun wird die Funktionsweise der Empfängerschaltung 12 mit Bezug auf Fig. 8 beschrieben, die Signalformen der Refe renzspannung VREF, des empfangenen Signals S6 und des Ausgangssignals S7 zeigt. Wiederum sind die Zeiten durch Zahlen (1) bis (9) in Klammern angegeben.The operation of the receiver circuit 12 will now be described with reference to FIG. 8, which shows waveforms of the reference voltage VREF, the received signal S6 and the output signal S7. Again the times are given by numbers ( 1 ) to ( 9 ) in brackets.

Zunächst liegt das empfangene Signal 36 auf dem Abschluß potential Vt von 1,5 V. In der Zeichnung ist das Aus gangssignal S7 anfangs niedrig, wobei die Referenzspan nung VREF den Wert 1,6 V besitzt. Dieser Zustand ist sta bil: Der niedrige Pegel des Ausgangssignals S7 veranlaßt die Auswahlschaltung 60 in der Referenzpotential-Steuer schaltung 36 dazu, das Potential V2 (1,6 V) als VREF aus zugeben, wobei, da das S6-Potential (1,5 V) niedriger als VREF ist, der Differenzverstärker 38 das Ausgangssignal S7 auf niedrigem Pegel hält.First, the received signal 36 is at the final potential Vt of 1.5 V. In the drawing, the output signal S7 is initially low, the reference voltage VREF being 1.6 V. This state is stable: The low level of the output signal S7 causes the selection circuit 60 in the reference potential control circuit 36 to output the potential V2 (1.6 V) as VREF, whereby since the S6 potential (1.5 V) is lower than VREF, the differential amplifier 38 keeps the output signal S7 at a low level.

Wenn das empfangene Signal S6 zum Zeitpunkt (1) von 1,5 V auf 2,0 V ansteigt, durchläuft es das Referenzpotential VREF (1,6 V), das vom Differenzverstärker 38 geliefert wird. Wenn das S6-Potential höher als das VREF-Potential wird, wechselt das Ausgangssignal S7 des Differenzver stärkers 38 wie gezeigt vom niedrigen Pegel zum hohen Pe gel. Tatsächlich ist zwischen dem Anstieg von S6 und dem Anstieg von S7 eine geringe Verzögerung vorhanden, diese ist jedoch zur Vereinfachung der Zeichnung weggelassen worden.If the received signal S6 rises from 1.5 V to 2.0 V at time ( 1 ), it passes through the reference potential VREF (1.6 V), which is supplied by the differential amplifier 38 . When the S6 potential becomes higher than the VREF potential, the output signal S7 of the differential amplifier 38 changes from the low level to the high level as shown. In fact, there is a slight delay between the rise of S6 and the rise of S7, this is however, has been omitted to simplify the drawing.

Während das empfangene Signal S6 während des Intervalls (2) bei 2,0 V bleibt, bleibt das Ausgangssignal S7 hoch, wobei der hohe Pegel von S7 die Auswahlschaltung 60 in der Referenzpotential-Steuerschaltung 36 dazu veranlaßt, das Potential V1 (1,4 V) als Referenzpotential VREF aus zugeben. Wie gezeigt, ist zwischen dem Anstieg von S7 und dem Abfall von VREF eine geringe Verzögerung vorhanden. Die Gesamtverzögerung zwischen dem Anstieg des empfange nen Signals S6 und dem Abfall von VREF muß kleiner als die Impulsbreite T sein.While the received signal S6 remains at 2.0 V during the interval ( 2 ), the output signal S7 remains high, the high level of S7 causing the selection circuit 60 in the reference potential control circuit 36 to raise the potential V1 (1.4 V ) to output as reference potential VREF. As shown, there is a slight delay between the rise in S7 and the fall in VREF. The total delay between the rise of the received signal S6 and the fall of VREF must be less than the pulse width T.

Wenn das empfangene Signal S6 zum Zeitpunkt (3) zum Ab schlußpotential von 1,5 V zurückkehrt, durchquert es das VREF-Potential nicht, weil VREF nun niedriger als 1,5 V ist. Das Ausgangssignal S7 des Differenzverstärkers 38 bleibt daher hoch. Dieser Zustand, in dem das Signal S7 hoch ist und VREF den Wert 1,4 V besitzt, wird während des nachfolgenden Intervalls (4) beibehalten, solange das empfangene Signal S6 bei 1,5 V bleibt.If the received signal S6 returns to the final potential of 1.5 V at time ( 3 ), it does not cross the VREF potential because VREF is now lower than 1.5 V. The output signal S7 of the differential amplifier 38 therefore remains high. This state, in which the signal S7 is high and VREF has the value 1.4 V, is maintained during the subsequent interval ( 4 ) as long as the received signal S6 remains at 1.5 V.

Wenn das empfangene Signal S6 zum Zeitpunkt (5) auf 1,0 V abfällt, durchquert es das Referenzpotential VREF (1,4 V), das nun an den Differenzverstärker 38 geliefert wird. Wenn das S6-Potential niedriger als das VREF-Poten tial wird, wechselt das Ausgangssignal S7 des Differenz verstärkers 38 wie gezeigt vom hohen Pegel zum niedrigen Pegel. Die geringe Verzögerung zwischen dem Abfall von S6 und dem Abfall von S7 ist zur Vereinfachung der Zeichnung weggelassen worden.If the received signal S6 drops to 1.0 V at time ( 5 ), it crosses the reference potential VREF (1.4 V), which is now supplied to the differential amplifier 38 . When the S6 potential becomes lower than the VREF potential, the output signal S7 of the differential amplifier 38 changes from the high level to the low level as shown. The slight delay between the drop in S6 and the drop in S7 has been omitted to simplify the drawing.

Während des Intervalls (6), in dem das empfangene Signal S6 bei 1,0 V bleibt, bleibt das Ausgangssignal S7 nied rig, wobei der niedrige Pegel S7 die Auswahlschaltung 60 in der Referenzpotential-Steuerschaltung 36 dazu veran laßt, das Potential V2 (1,6 V) erneut als Referenzpoten tial VREF aus zugeben. Zwischen dem Abfall von S7 und dem Anstieg VREF ist eine geringe Verzögerung vorhanden. Die Gesamtverzögerung zwischen dem Abfall des empfangenen Si gnals S6 und dem Anstieg von VREF muß kleiner als die Im pulsbreite D sein. During the interval ( 6 ) in which the received signal S6 remains at 1.0 V, the output signal S7 remains low, the low level S7 causing the selection circuit 60 in the reference potential control circuit 36 to lower the potential V2 (1 , 6 V) again as reference potential VREF. There is a slight delay between the fall in S7 and the rise in VREF. The total delay between the drop in the received signal S6 and the rise in VREF must be less than the pulse width D.

Wenn das empfangene Signal S6 zum Zeitpunkt (7) zum Ab schlußpotential von 1,5 V zurückkehrt, verläuft es nicht durch das VREF-Potential, weil VREF nun höher als 1,5 V ist. Das Ausgangssignal S7 des Differenzverstärkers 38 bleibt daher niedrig. Dieser Zustand, in dem das Signal S7 niedrig ist und VREF den Wert 1,6 V besitzt, wird wäh rend des nachfolgenden Intervalls (8) beibehalten, bis das empfangene Signal S6 zum Zeitpunkt (9) erneut an steigt und die obige Operation wiederholt wird.If the received signal S6 returns to the end potential of 1.5 V at time ( 7 ), it does not pass through the VREF potential because VREF is now higher than 1.5 V. The output signal S7 of the differential amplifier 38 therefore remains low. This state, in which the signal S7 is low and VREF has the value 1.6 V, is maintained during the subsequent interval ( 8 ) until the received signal S6 rises again at time ( 9 ) and the above operation is repeated .

Die Funktionsweise der Empfängerschaltung 12 zusammenfas send kann gesagt werden, daß das Ausgangssignal S7 dann, wenn das empfangene Signal S6 vom Abschlußpotential von 1,5 V zum positiven Impuls mit 2,0 V-Pegel ansteigt, ho hen Pegel annimmt und selbst nach der Rückkehr des Si gnals S6 zum Abschlußpotential hoch bleibt. Wenn das emp fangene Signal S6 vom Abschlußpotential von 1,5 V zum ne gativen Impuls mit 1,0 V-Pegel abfällt, nimmt das Aus gangssignal S7 niedrigen Pegel an und bleibt selbst nach der Rückkehr von S6 zum Abschlußpotential niedrig. Die positiven und negativen Impulse treten normalerweise ab wechselnd auf, so daß jeder positive Impuls von S6 einen Anstieg des Ausgangssignals S7 erzeugt und jeder negative Impuls von S6 einen Abfall des Ausgangssignals S7 er zeugt.The operation of the receiver circuit 12 summarizing can be said that the output signal S7, when the received signal S6 rises from the termination potential of 1.5 V to the positive pulse at 2.0 V level, assumes high levels and even after the return the Si signal S6 remains high to the termination potential. If the received signal S6 drops from the termination potential of 1.5 V to the negative pulse at 1.0 V level, the output signal S7 assumes a low level and remains low even after the return from S6 to the termination potential. The positive and negative pulses usually occur alternately, so that each positive pulse from S6 produces an increase in the output signal S7 and each negative pulse from S6 produces a drop in the output signal S7.

Diese Operation wird durch dynamisches Umschalten zwi schen zwei Referenzpotentialen VREF (V1 und V2) ausge führt. Es sind zwei Referenzpotentiale notwendig, weil die Empfängerschaltung 12 drei Signalpegel (2,0 V, 1,5 V und 1,0 V) empfängt.This operation is carried out by dynamically switching between two reference potentials VREF (V1 and V2). Two reference potentials are necessary because the receiver circuit 12 receives three signal levels (2.0 V, 1.5 V and 1.0 V).

Fig. 9 zeigt das Ergebnis einer Computersimulation der Operation der ersten Ausführungsform. Es wird angenommen, daß die Übertragungsleitung 14 eine Länge von 0,8 Metern besitzt und eine Laufzeit von 6,7 Nanosekunden pro Meter. Fig. 9 shows the result of a computer simulation of the operation of the first embodiment. It is assumed that the transmission line 14 has a length of 0.8 meters and a transit time of 6.7 nanoseconds per meter.

Für das Verzögerungselement 43 im Impulsgenerator 20 wird angenommen, daß es eine Verzögerung von ungefähr 0,8 Nanosekunden schafft. Für das eingegebene binäre logische Signal S1 wird angenommen, daß es eine Rechteckwelle mit einer Frequenz von 156 MHz ist.Delay element 43 in pulse generator 20 is believed to create a delay of approximately 0.8 nanoseconds. The input binary logic signal S1 is assumed to be a square wave with a frequency of 156 MHz.

Auf der horizontalen Achse in Fig. 9 ist die Zeit in Nanosekunden (N) aufgetragen. Auf der vertikalen Achse sind die Pegel des eingegebenen logischen Signals S1, des übertragenen Signals S5, des empfangenen Signals S6, des Referenzpotentials VREF und des Ausgangssignals S7 in Volt aufgetragen, ferner ist der Stromfluß durch den Aus gangsanschluß 32 der Treiberschaltung 10 in Milliampè,,re (mA) angegeben. Sämtliche Skalen sind linear (LIN).The time in nanoseconds (N) is plotted on the horizontal axis in FIG. 9. The levels of the input logic signal S1, the transmitted signal S5, the received signal S6, the reference potential VREF and the output signal S7 are plotted in volts on the vertical axis, and the current flow through the output terminal 32 of the driver circuit 10 is in milliamps, right (mA). All scales are linear (LIN).

Jeder Übergang vom niedrigen zum hohen Pegel oder vom ho hen Pegel zum niedrigen Pegel des eingegebenen logischen Signals S1 erzeugt einen sofortigen Impuls im übertrage nen Signal S5 am Ausgangsanschluß 32 der Treiberschaltung 10. Etwas weniger als sechs Nanosekunden später nach der Fortpflanzung durch die Übertragungsleitung 14 tritt im empfangenen Signal S6 am Eingangsanschluß 34 der Empfän gerschaltung 12 ein entsprechender Impuls auf. Jeder emp fangene Impuls verändert den logischen Pegel des Aus gangssignals S7. Die Signalform des von der Empfänger schaltung 12 ausgegebenen Signals S7 stimmt im wesentli chen mit der Signalform des logischen Signals S1 überein, das in die Treiberschaltung S1 eingegeben wird, jedoch mit einer Verzögerung von sechs Nanosekunden. Die Schnittstellenschaltung überträgt somit logische Signale von der ersten Logikschaltung 2 in der ersten IC 4 an die zweite Logikschaltung sechs in der zweiten IC 8.Each transition from the low to the high level or from the high level to the low level of the input logic signal S1 generates an immediate pulse in the transmitted signal S5 at the output terminal 32 of the driver circuit 10 . A little less than six nanoseconds later after propagation through the transmission line 14 , a corresponding pulse occurs in the received signal S6 at the input terminal 34 of the receiver circuit 12 . Each received pulse changes the logic level of the output signal S7. The waveform of the signal S7 output from the receiver circuit 12 coincides substantially with the waveform of the logic signal S1 input to the driver circuit S1, but with a delay of six nanoseconds. The interface circuit thus transmits logic signals from the first logic circuit 2 in the first IC 4 to the second logic circuit six in the second IC 8 .

Der am Ausgangsanschluß 32 der Treiberschaltung 10 gezo gene Strom Io ist auf kurze Impulse mit 10 mA begrenzt, die mit den Impulsen des übertragenen Signals S5 überein stimmen. Die Verlustleistung in der Treiberschaltung 10 kann anhand der Gleichung P = I²R berechnet werden, wobei P die Leistung ist, I der Strom ist und R der Wider standswert ist. Während eines positiven Impulses gibt die Treiberschaltung 10 in kurzer Zeit 13 mW ab, wenn ein Strom von 10 mA durch den Ein-Widerstand von 130 Ω des PMOS-Transistors 30 fließt. Während eines negativen Im pulses gibt die Treiberschaltung 10 in kurzer Zeit 10 mW ab, wenn der gleiche Strom durch den Ein-Widerstand von 100 Ω des NMOS-Transistors 28 fließt. Zu allen anderen Zeiten wird in der Treiberschaltung 10 im wesentlichen keine Leistung abgegeben.The drawn at the output terminal 32 of the driver circuit 10 current Io is limited to short pulses of 10 mA, which coincide with the pulses of the transmitted signal S5. The power loss in the driver circuit 10 can be calculated from the equation P = I²R, where P is the power, I is the current and R is the resistance value. During a positive pulse, the driver circuit 10 outputs 13 mW in a short time when a current of 10 mA flows through the on-resistance of 130 Ω of the PMOS transistor 30 . During a negative pulse, the driver circuit 10 outputs 10 mW in a short time if the same current flows through the on-resistance of 100 Ω of the NMOS transistor 28 . At all other times, essentially no power is output in driver circuit 10 .

In ähnlicher Weise ist der Stromfluß durch den Abschlußwi derstand 16 von 50 Ω auf die Dauer der positiven und ne gativen Impulse im empfangenen Signal S6 eingeschränkt, da zu allen anderen Zeiten beide Enden des Abschlußwider stands 16 auf dem Abschlußpotential Vt liegen. Während dieser empfangenen Signalimpulse wird im Abschlußwider stand 16 eine Leistung von 5 mW abgegeben. Zu allen ande ren Zeiten wird im Abschlußwiderstand 16 im wesentlichen keine Leistung abgegeben.Similarly, the current flow through the terminating resistor 16 is restricted from 50 Ω to the duration of the positive and ne gative pulses in the received signal S6, since at all other times both ends of the terminating resistor 16 are at the terminating potential Vt. During these received signal pulses, a power of 5 mW was output in the terminating resistor 16 . At all other times, essentially no power is output in the terminating resistor 16 .

Eine herkömmliche Schnittstellenschaltung, die bei dem gleichen Leistungsversorgungspotential von 3,3 V arbei tet, die gleichen Ausgangspotentiale von 1,0 V und 2,0 V, das gleiche Abschlußpotential von 1,5 V und den gleichen Abschlußwiderstand 50 Ω besitzt, würde zu allen Zeiten einen Strom von 10 mA ziehen, so daß im Abschlußwider stand ständig eine Leistung von 5 mW abgegeben würde und in der Treiberschaltung selbst ständig eine Leistung von 10 mW oder mehr abgegeben würde.A conventional interface circuit that the same power supply potential of 3.3 V. tet, the same output potentials of 1.0 V and 2.0 V, the same termination potential of 1.5 V and the same Terminating resistor has 50 Ω, would at all times draw a current of 10 mA, so that in the termin a power of 5 mW was constantly being emitted and in the driver circuit itself an output of 10 mW or more would be delivered.

In der ersten Ausführungsform sind der durchschnittliche Stromverbrauch und die durchschnittliche Verlustleistung auf einen Bruchteil der herkömmlichen Werte verringert, weil der Strom nur während eines Bruchteils der herkömm lichen Zeit fließt. Die Größe des Bruchteils hängt von der Impulsbreite D und von der Frequenz ab, mit der das eingegebene logische Signal S1 zwischen hohen und niedri gen Logikpegeln wechselt, falls jedoch D die Hälfte des minimalen Intervalls zwischen Übergängen von S1 nicht übersteigt, werden der Stromverbrauch und die Verlustlei stung durch die erste Ausführungsform wenigstens hal biert, selbst wenn das eingegebene logische Signal S1 zwischen den Pegeln mit maximaler Rate wechselt.In the first embodiment, the average Power consumption and average power dissipation reduced to a fraction of the traditional values, because the current is only a fraction of the conventional time flows. The size of the fraction depends on the pulse width D and the frequency with which the input logic signal S1 between high and low changes to logic levels, however, if D is half of the minimum interval between transitions from S1 not power consumption and loss loss stung by the first embodiment at least hal be even if the input logic signal S1 toggles between levels at maximum rate.

In der Empfängerschaltung 12 wird im Differenzverstärker 38 ein kleiner Betrag der Gleichstromleistung abgeführt, dies ist jedoch auch in herkömmlichen Niederspannungshub-Schnittstellenschaltungen der Fall. In der Referenzpoten tial-Steuerschaltung 36 gemäß der ersten Ausführungsform wird keine Gleichstromleistung abgeführt.In the receiver circuit 12 , a small amount of the DC power is dissipated in the differential amplifier 38 , but this is also the case in conventional low-voltage hub interface circuits. No DC power is dissipated in the reference potential control circuit 36 according to the first embodiment.

Die Impulssignalformen in der ersten Ausführungsform wer den von der ersten IC 4 an die zweite IC 8 mit geringer Verzerrung übertragen, weil der Abschlußwiderstand 16 an die charakteristische Impedanz der Übertragungsleitung 14 angepaßt ist und Signalreflexionen im Abschluß absorbiert werden. Der geringe Spannungshub in der Übertragungslei tung 14 zwischen 1,0 V und 2,0 V anstatt zwischen 0 V und 3,3 V reduziert die gegenseitige Beeinflussung mit ande ren Signalen in anderen Übertragungsleitungen. Die erste Ausführungsform der vorliegenden Erfindung schafft daher die gleichen Vorteile wie die CTT-Schnittstelle und an dere Niederspannungshub-Schnittstellenschaltungen, die abgeschlossene Übertragungsleitungen verwenden, um Hoch geschwindigkeitssignale zu übertragen, und schafft die weiteren Vorteile eines stark reduzierten Stromverbrauchs und einer stark reduzierten Verlustleistung. The pulse waveforms in the first embodiment who transmit from the first IC 4 to the second IC 8 with little distortion because the terminating resistor 16 is matched to the characteristic impedance of the transmission line 14 and signal reflections are absorbed in the termination. The small voltage swing in the transmission line 14 between 1.0 V and 2.0 V instead of between 0 V and 3.3 V reduces the mutual interference with other signals in other transmission lines. The first embodiment of the present invention therefore provides the same advantages as the CTT interface and other low voltage hub interface circuits that use terminated transmission lines to transmit high speed signals and provides the further advantages of greatly reduced power consumption and power loss.

Die zusätzlichen Anforderungen der ersten Ausführungsform im Vergleich zu den herkömmlichen Niederspannungshub-Schnittstellenschaltungen sind der Impulsgenerator 20 in der Treiberschaltung 10 und die Referenzpotential-Steuer schaltung 36 in der Empfängerschaltung 12. Wie aus den Fig. 2 und 4 hervorgeht, besitzen sowohl der Impulsgene rator 20 als auch die Referenzpotential-Steuerschaltung 36 einfache Konfigurationen, so daß diese Schaltungen die Größe oder die Kosten der ICs 4 und 8 nicht erheblich er höhen.The additional requirements of the first embodiment compared to the conventional low voltage hub interface circuits are the pulse generator 20 in the driver circuit 10 and the reference potential control circuit 36 in the receiver circuit 12 . As is apparent from FIGS. 2 and 4 have both the pulse Gene rator 20 and the reference potential control circuit 36 simple configurations, so that these circuits the size or the cost of the ICs 4 and 8 does not significantly he heights.

Herkömmliche Schnittstellen besitzen oftmals Dreizustand-Steuerschaltungen, die den Ausgangsanschluß der Treiber schaltung in den Zustand hoher Impedanz versetzen können, so daß derselbe Anschluß auch für den Empfang von Signa len von der Übertragungsleitung verwendet werden kann. Diese herkömmlichen Dreizustand-Steuersignale ermögli chen, daß derselbe Anschluß entweder als Eingangsport oder als Ausgangsport verwendet wird.Conventional interfaces often have tri-state control circuits, the the output connector of the drivers can put the circuit into the state of high impedance, so that the same connection for the reception of Signa len can be used by the transmission line. These conventional three-state control signals are possible Chen that the same port either as an input port or is used as an output port.

Im Unterschied zur ersten Ausführungsform versetzen diese herkömmlichen Dreizustand-Steuerschaltungen jedoch den Ausgangsanschluß während der Operation des Ausgangsports nicht in den Zustand hoher Impedanz. Um darüber hinaus den Ausgangsanschluß für die Eingangsport-Operation in den Zustand hoher Impedanz zu versetzen, erfordern diese herkömmlichen Schaltungen ein getrenntes Steuersignal. Die erste Ausführungsform versetzt den Ausgangsanschluß 32 automatisch in den Zustand hoher Impedanz.Unlike the first embodiment, however, these conventional three-state control circuits do not put the output terminal in the high impedance state during the operation of the output port. In addition, in order to put the output terminal in the high impedance state for the input port operation, these conventional circuits require a separate control signal. The first embodiment automatically puts the output terminal 32 in the high impedance state.

Nun wird eine zweite Ausführungsform der vorliegenden Er findung beschrieben.Now a second embodiment of the present Er described.

Die Sende- und Empfängerschaltungen in der zweiten Aus führungsform besitzen die gleichen Konfigurationen wie in der ersten Ausführungsform. Ihre Schaltungselemente sind mit den gleichen Bezugszeichen wie in der ersten Ausfüh rungsform bezeichnet.The transmitter and receiver circuits in the second off have the same configurations as in the first embodiment. Your circuit elements are with the same reference numerals as in the first embodiment designation.

Wie in Fig. 10 gezeigt, unterscheidet sich die zweite Ausführungsform von der ersten Ausführungsform dadurch, daß an die Source des PMOS-Transistors 30 in der Treiber schaltung 10 ein Hilfsleistungsversorgungspotential Vp geliefert wird. Vp ist niedriger als das Leistungsversor gungspotential Vdd, das an die anderen Teile der Treiber schaltung 10 und an andere Schaltungen in der ersten IC 4 geliefert wird. Vp kann durch irgendwelche geeigneten Einrichtungen wie etwa eine bezüglich der ersten IC 4 ex terne Leistungsversorgungsschaltung erzeugt werden. In der folgenden Beschreibung wird angenommen, daß Vdd den Wert 3,3 V besitzt und Vp den Wert 2,0 V besitzt.As shown in Fig. 10, the second embodiment differs from the first embodiment in that an auxiliary power supply potential Vp is supplied to the source of the PMOS transistor 30 in the driver circuit 10 . Vp is lower than the power supply potential Vdd that is supplied to the other parts of the driver circuit 10 and to other circuits in the first IC 4 . Vp can be generated by any suitable means such as a power supply circuit external to the first IC 4 . In the following description it is assumed that Vdd is 3.3 V and Vp is 2.0 V.

Das Abschlußpotential Vt, die Ein-Widerstände des NMOS-Transistors 28 und des PMOS-Transistors 30 in der Trei berschaltung 10 und die Referenzpotentiale V1 und V2, die an die Referenzpotential-Steuerschaltung 36 in der Emp fängerschaltung 12 geliefert werden, sind ebenfalls nied riger als in der ersten Ausführungsform. In der folgenden Beschreibung besitzt das Abschlußpotential Vt den Wert 1,0 V, der Ein-Widerstand des NMOS-Transistors 28 besitzt den Wert 50 Ω, der Ein-Widerstand des PMOS-Transistors 30 besitzt den Wert 50 Ω, das Potential V1 besitzt den Wert 0,9 V und das Potential V2 besitzt den Wert 1,1 V.The termination potential Vt, the on-resistances of the NMOS transistor 28 and the PMOS transistor 30 in the driver circuit 10 and the reference potentials V1 and V2, which are supplied to the reference potential control circuit 36 in the receiver circuit 12 , are also lower than in the first embodiment. In the following description, the termination potential Vt has the value 1.0 V, the on-resistance of the NMOS transistor 28 has the value 50 Ω, the on-resistance of the PMOS transistor 30 has the value 50 Ω, the potential V1 has the value The value is 0.9 V and the potential V2 is 1.1 V.

Die charakteristische Impedanz der Übertragungsleitung 14 beträgt 50 Ω, außerdem besitzt der Abschlußwiderstand wie in der ersten Ausführungsform ebenfalls 50 Ω.The characteristic impedance of the transmission line 14 is 50 Ω, and the terminating resistor also has 50 Ω as in the first embodiment.

Die zweite Ausführungsform arbeitet bis auf eine Ausnahme in der gleichen Weise wie die erste Ausführungsform, so daß eine genaue Beschreibung weggelassen wird; die Aus nahme besteht darin, daß die positiven Impulse des über tragenen Signals S5 vom Abschlußpotential von 1,0 V auf ein Potential von 1,5 V ansteigen und die negativen Im pulse von S5 vom Abschlußpotential von 1,0 V auf ein Po tential von 0,5 V abfallen. Diese Werte können aus dem Abschlußwiderstandswert und aus dem Ein-Widerstand des NMOS-Transistors 28 und des PMOS-Transistors 30, die wie oben angegeben alle den Wert 50 Ω besitzen, berechnet werden.The second embodiment operates in the same manner as the first embodiment, with one exception, so that a detailed description is omitted; The exception is that the positive pulses of the transmitted signal S5 rise from the termination potential of 1.0 V to a potential of 1.5 V and the negative pulses of S5 from the termination potential of 1.0 V to a potential of Drop 0.5 V. These values can be calculated from the terminating resistance value and from the on-resistance of the NMOS transistor 28 and the PMOS transistor 30 , all of which have the value 50 Ω as stated above.

Die zweite Ausführungsform besitzt daher den gleichen Spannungshub von 1 V wie in der ersten Ausführungsform, der Hub erfolgt jedoch zwischen 0,5 V und 1,5 V anstatt zwischen 1,0 V und 2,0 V.The second embodiment therefore has the same Voltage swing of 1 V as in the first embodiment, however, the stroke is between 0.5 V and 1.5 V instead between 1.0 V and 2.0 V.

Die zweite Ausführungsform gibt noch weniger Leistung als die erste Ausführungsform ab. Die Verlustleistung im Ab schlußwiderstand 16 ist gleich, weil die Signalschwingung auf der Übertragungsleitung die gleiche ist. Die Verlust leistung in der Treiberschaltung 10 ist jedoch reduziert, weil die Ein-Widerstände des NMOS-Transistors 28 und des PMOS-Transistors 30 reduziert worden sind. Genauer werden während der Übertragung eines positiven Impulses im PMOS-Transistor 30 anstatt 13 mW in der ersten Ausführungsform nun 5 mW abgegeben. Während der Übertragung eines negati ven Impulses werden im NMOS-Transistor 28 anstatt 10 mW in der ersten Ausführungsform nun 5 mW abgegeben.The second embodiment delivers even less power than the first embodiment. The power loss in the terminating resistor 16 is the same because the signal oscillation on the transmission line is the same. The power loss in the driver circuit 10 is reduced, however, because the on-resistances of the NMOS transistor 28 and the PMOS transistor 30 have been reduced. More specifically, 5 mW is now output during the transmission of a positive pulse in the PMOS transistor 30 instead of 13 mW in the first embodiment. During the transmission of a negative pulse, 5 mW are now output in the NMOS transistor 28 instead of 10 mW in the first embodiment.

Die zweite Ausführungsform schafft somit die gleichen Vorteile wie die erste Ausführungsform und den weiteren Vorteil einer geringeren Verlustleistung in der Treiber schaltung 10. Diese weitere Leistungseinsparung wird ohne Verlust der Betriebsgeschwindigkeit erhalten, weil das reduzierte Leistungsversorgungspotential Vp nur an die Source des PMOS-Transistors 30 geliefert wird. Die ande ren Schaltungselemente in der Treiberschaltung 10 arbei ten mit dem normalen Leistungsversorgungspotential (Vdd). The second embodiment thus creates the same advantages as the first embodiment and the further advantage of a lower power loss in the driver circuit 10 . This further power saving is obtained without loss of operating speed because the reduced power supply potential Vp is only supplied to the source of the PMOS transistor 30 . The other circuit elements in the driver circuit 10 operate at the normal power supply potential (Vdd).

Nun wird eine dritte Ausführungsform der vorliegenden Er findung beschrieben.Now a third embodiment of the present Er described.

Wie in Fig. 11 gezeigt, besitzt die Treiberschaltung 10 gemäß der dritten Ausführungsform bis auf eine Ausnahme die gleiche Konfiguration wie die zweite Ausführungsform, wobei die Ausnahme darin besteht, daß das NAND-Gatter 24 der zweiten Ausführungsform durch ein UND-Gatter 68 er setzt ist und der PMOS-Transistor 30 durch einen NMOS-Transistor 70 ersetzt ist. Das Ausgangssignal S9 des UND-Gatters 68 wird an das Gate des NMOS-Transistors 70 ge liefert. Die Source des NMOS-Transistors 70 ist an den Ausgangsanschluß 32 angeschlossen. Der Drain des NMOS-Transistors 70 empfängt das in der zweiten Ausführungs form beschriebene Hilfsleistungsversorgungspotential Vp.As shown in FIG. 11, the driver circuit 10 according to the third embodiment has the same configuration as the second embodiment with one exception, the exception being that the NAND gate 24 of the second embodiment is replaced by an AND gate 68 and the PMOS transistor 30 is replaced by an NMOS transistor 70 . The output signal S9 of the AND gate 68 is supplied to the gate of the NMOS transistor 70 ge. The source of the NMOS transistor 70 is connected to the output terminal 32 . The drain of the NMOS transistor 70 receives the auxiliary power supply potential Vp described in the second embodiment.

Die Empfängerschaltung 12, die Übertragungsleitung 14, der Abschlußwiderstand 16 und das Abschlußpotential Vt in der dritten Ausführungsform sind die gleichen wie in der zweiten Ausführungsform. Der Abschlußwiderstand, der Ein-Widerstand des NMOS-Transistors 28 und der Ein-Widerstand des NMOS-Transistors 70 besitzen alle den Wert 50 Ω.The receiver circuit 12 , the transmission line 14 , the terminating resistor 16 and the terminating potential Vt in the third embodiment are the same as in the second embodiment. The terminating resistor, the on-resistance of the NMOS transistor 28 and the on-resistance of the NMOS transistor 70 all have the value 50 Ω.

Die Funktionsweise der dritten Ausführungsform unter scheidet sich von der Funktionsweise der zweiten Ausfüh rungsform lediglich durch die Weise, in der ein positiver Impuls übertragen wird. Wenn das eingegebene logische Si gnal S1 hoch ist, nimmt das Ausgangssignal des UND-Gat ters 68 in dem Intervall der Dauer D, während derer so wohl das Signal S1 als auch das Signal S2 hoch ist, hohen Pegel an, wodurch der NMOS-Transistor 70 auf Durchlaß ge schaltet wird. Das Potential am Ausgangsanschluß 32 steigt dann vom Abschlußpotential von 1,0 V auf ein Po tential von 1,5 V an. Wenn das Dreizustand-Steuersignal S2 am Ende des Intervalls der Dauer T niedrigen Pegel an nimmt, nimmt auch das Ausgangssignal des UND-Gatters 68 niedrigen Pegel an, wodurch der NMOS-Transistor 70 ge sperrt wird und der Ausgangsanschluß 32 auf das Abschluß potential von 1,0 V zurückkehrt.The operation of the third embodiment differs from the operation of the second embodiment only in the way in which a positive pulse is transmitted. When the input logic signal S1 is high, the output of the AND gate 68 assumes a high level in the interval of the duration D during which both the signal S1 and the signal S2 are high, causing the NMOS transistor 70 on passage ge is switched. The potential at the output terminal 32 then increases from the termination potential of 1.0 V to a potential of 1.5 V. When the tristate control signal S2 becomes low at the end of the interval of the duration T, the output signal of the AND gate 68 also goes low, whereby the NMOS transistor 70 is blocked and the output terminal 32 to the termination potential of 1 , 0 V returns.

Die dritte Ausführungsform schafft die gleichen Vorteile wie die zweite Ausführungsform sowie den weiteren Vorteil einer kleineren Treiberschaltungsgröße und einer verbes serten Immunität gegenüber dem Latch-up-Effekt.The third embodiment provides the same advantages like the second embodiment and the further advantage a smaller driver circuit size and a verbes immunity to the latch-up effect.

Die Treiberschaltung 10 in der dritten Ausführungsform ist kleiner, weil die NMOS-Transistoren eine größere Trä gerbeweglichkeit als PMOS-Transistoren und außerdem eine niedrigere Schwellenspannung aufweisen. Für den gleichen Ein-Widerstandswert kann daher der NMOS-Transistor 70 eine kleinere Gate-Breite als der PMOS-Transistor 30 der zweiten Ausführungsform besitzen. Die Unempfindlichkeit gegenüber dem Latch-up-Effekt ist aus dem folgenden Grund verbessert. Zusammengenommen bilden der NMOS-Transistor 28 und der PMOS-Transistor 30 in der ersten und in der zweiten Ausführungsform eine pnpn-Struktur. Unter ungün stigen Umständen wie etwa einer an die Übertragungslei tung 14 angelegten Einschwingspannung kann diese Struktur als Thyristor wirken und in den Ein-Zustand einrasten (Latch-up), wodurch während einer langen Zeitperiode ein hoher Strom fließt. Die unerwünschten Folgen können das Aufbrennen der Aluminiumverbindungsleitungen, die Zerstö rung von pn-Übergängen oder die völlige Zerstörung der ersten IC 4 umfassen.The driver circuit 10 in the third embodiment is smaller because the NMOS transistors have greater carrier mobility than PMOS transistors and also have a lower threshold voltage. Therefore, for the same on-resistance value, the NMOS transistor 70 can have a smaller gate width than the PMOS transistor 30 of the second embodiment. The insensitivity to the latch-up effect is improved for the following reason. Taken together, the NMOS transistor 28 and the PMOS transistor 30 form a pnpn structure in the first and in the second embodiment. Under unfavorable circumstances, such as a transient voltage applied to the transmission line 14 , this structure can act as a thyristor and latch into the on state, causing a high current to flow for a long period of time. The undesirable consequences can include the burning of the aluminum connecting lines, the destruction of pn junctions or the complete destruction of the first IC 4 .

Die beiden NMOS-Transistoren 28 und 70, die die Übertra gungsleitung 14 in der dritten Ausführungsform ansteuern, bilden keine pnpn-Struktur und können somit nicht als Thyristor wirken, so daß der Latch-up-Effekt wirksam ver hindert wird. The two NMOS transistors 28 and 70 , which drive the transmission line 14 in the third embodiment, do not form a pnpn structure and thus cannot act as a thyristor, so that the latch-up effect is effectively prevented.

Nun wird eine vierte Ausführungsform der vorliegenden Er findung beschrieben.Now a fourth embodiment of the present Er described.

Die vierte Ausführungsform besitzt die gleiche Treiber schaltung 10 wie die erste Ausführungsform, Unterschiede bestehen jedoch im Aufbau der Referenzpotential-Steuer schaltung 36 in der Empfängerschaltung 12.The fourth embodiment has the same driver circuit 10 as the first embodiment, but there are differences in the structure of the reference potential control circuit 36 in the receiver circuit 12 .

Wie in Fig. 12 gezeigt, enthält die Referenzpotential-Steuerschaltung 36 in der vierten Ausführungsform zwei Gatterschaltungen 72 und 74, zwei Widerstände 76 und 78 und einen CMOS-Inverter 80. Die erste Gatterschaltung 72 enthält einen ersten PMOS-Transistor 82 und einen ersten NMOS-Transistor 84, die zwischen dem Leistungsversor gungspotential Vdd und Masse in Serie geschaltet sind. Die zweite Gatterschaltung 74 enthält einen zweiten PMOS-Transistor 86 und einen zweiten NMOS-Transistor 88, die ebenfalls zwischen Vdd und Masse in Serie geschaltet sind.As shown in FIG. 12, the reference potential control circuit 36 in the fourth embodiment includes two gate circuits 72 and 74 , two resistors 76 and 78, and a CMOS inverter 80 . The first gate circuit 72 includes a first PMOS transistor 82 and a first NMOS transistor 84 , which are connected in series between the power supply potential Vdd and ground. The second gate circuit 74 includes a second PMOS transistor 86 and a second NMOS transistor 88 , which are also connected in series between Vdd and ground.

Das Ausgangssignal S7 der Empfängerschaltung 12 wird an die Gates der ersten PMOS- und NMOS-Transistoren 82 und 84 sowie an den Inverter 80 geliefert. Das Ausgangssignal des Inverters 80 wird an die Gates der zweiten PMOS- und NMOS-Transistoren 86 und 88 geliefert. Die Drains der er sten PMOS- und NMOS-Transistoren 82 und 84 sind beide an einen Anschluß des ersten Widerstands 76 angeschlossen. Die Drains der zweiten PMOS- und NMOS-Transistoren 86 und 88 sind beide an einen Anschluß des zweiten Widerstands 78 angeschlossen. Die anderen Anschlüsse der Widerstände 76 und 78 sind beide an einen Ausgangsknoten 90 ange schlossen, von dem die Referenzspannung VREF an den Dif ferenzverstärker 38 geliefert wird.The output signal S7 of the receiver circuit 12 is supplied to the gates of the first PMOS and NMOS transistors 82 and 84 and to the inverter 80 . The output signal of the inverter 80 is supplied to the gates of the second PMOS and NMOS transistors 86 and 88 . The drains of the most PMOS and NMOS transistors 82 and 84 are both connected to one terminal of the first resistor 76 . The drains of the second PMOS and NMOS transistors 86 and 88 are both connected to one terminal of the second resistor 78 . The other connections of the resistors 76 and 78 are both connected to an output node 90 , from which the reference voltage VREF is supplied to the differential amplifier 38 .

Nun wird die Funktionsweise der Referenzpotential-Steuer schaltung 36 von Fig. 12 unter der Annahme beschrieben, daß das Leistungsversorgungspotential Vdd den Wert 3,3 V besitzt, die Widerstandswerte des ersten Widerstands 76 und des zweiten Widerstands 78 jeweils 500 Ω betragen, der Ein-Widerstand des ersten PMOS-Transistors 82 den Wert 350 Ω besitzt, der Ein-Widerstand des ersten NMOS-Transistors 84 den Wert 200 Ω besitzt, der Ein-Wider stand des zweiten PMOS-Transistors 86 den Wert 450 Ω be sitzt und der Ein-Widerstand des zweiten NMOS-Transistors 88 den Wert 300 Ω besitzt.The operation of the reference potential control circuit 36 of FIG. 12 will now be described on the assumption that the power supply potential Vdd is 3.3 V, the resistance values of the first resistor 76 and the second resistor 78 are each 500 Ω, the input Resistance of the first PMOS transistor 82 has the value 350 Ω, the on-resistance of the first NMOS transistor 84 has the value 200 Ω, the on-resistance of the second PMOS transistor 86 has the value 450 Ω and the on Resistance of the second NMOS transistor 88 has the value 300 Ω.

Wenn das Ausgangssignal S7 der Empfängerschaltung 12 hoch ist, ist der erste PMOS-Transistor 82 gesperrt, ist der erste NMOS-Transistor 84 im Durchlaßzustand, ist der zweite PMOS-Transistor 86 im Durchlaßzustand, ist der zweite NMOS-Transistor 88 gesperrt und ist das Ausgangs referenzpotential VREF durch die Verhältnisse des Ein-Wi derstandes des ersten NMOS-Transistors 84, der Wider standswerte der Widerstände 76 und 78 und des Ein-Wider stands des zweiten PMOS-Transistors 86 bestimmt. Das Lei stungsversorgungspotential Vdd von 3,3 V wird durch das Verhältnis von (450 + 500) : (500 + 200) oder 950 : 700 dividiert, wobei VREF gleich 1,4 V beträgt.When the output signal S7 of the receiver circuit 12 is high, the first PMOS transistor 82 is blocked, the first NMOS transistor 84 is in the on state, the second PMOS transistor 86 is in the on state, the second NMOS transistor 88 is off and that is it Output reference potential VREF is determined by the ratios of the on-resistance of the first NMOS transistor 84 , the resistance values of the resistors 76 and 78 and the on-resistance of the second PMOS transistor 86 . The power supply potential Vdd of 3.3 V is divided by the ratio of (450 + 500): (500 + 200) or 950: 700, where VREF is 1.4 V.

Wenn das Ausgangssignal S7 der Empfängerschaltung niedrig ist, ist der erste PMOS-Transistor 82 im Durchlaßzustand, ist der erste NMOS-Transistor 84 gesperrt, ist der zweite PMOS-Transistor 86 gesperrt, ist der zweite NMOS-Transi stor 88 im Durchlaßzustand und ist VREF durch die Ver hältnisse des Ein-Widerstandes des ersten PMOS-Transi stors 82, der Widerstandswerte der Widerstände 76 und 78 und des Ein-Widerstandswertes des zweiten NMOS-Transi stors 88 bestimmt. Das Leistungsversorgungspotential Vdd von 3,3 V wird nun durch das Verhältnis (350 + 500) : (500 + 300) oder 850 : 800 dividiert, wobei VREF den Wert 1,6 V besitzt. When the receiver circuit output signal S7 is low, the first PMOS transistor 82 is in the on state, the first NMOS transistor 84 is off, the second PMOS transistor 86 is off, the second NMOS transistor 88 is on and is VREF determined by the ratios of the on-resistance of the first PMOS transistor 82 , the resistance values of the resistors 76 and 78 and the on-resistance value of the second NMOS transistor 88 . The power supply potential Vdd of 3.3 V is now divided by the ratio (350 + 500): (500 + 300) or 850: 800, where VREF has the value 1.6 V.

Die Referenzpotential-Steuerschaltung 36 gemäß der vier ten Ausführungsform führt somit die gleiche Funktion wie die Referenzpotential-Steuerschaltung gemäß der ersten Ausführungsform aus und gibt ein Referenzpotential VREF mit dem Wert 1,4 V aus, wenn S7 hohen Pegel besitzt, wäh rend sie ein Referenzpotential VREF mit dem Wert 1,6 V ausgibt, wenn S7 niedrigen Pegel besitzt. Die vierte Aus führungsform empfängt daher übertragene Signale in der gleichen Weise wie in Verbindung mit der ersten Ausfüh rungsform beschrieben.The reference potential control circuit 36 according to the fourth embodiment thus performs the same function as the reference potential control circuit according to the first embodiment, and outputs a reference potential VREF of 1.4 V when S7 is high while it is a reference potential Outputs VREF with the value 1.6 V when S7 has a low level. The fourth embodiment therefore receives transmitted signals in the same manner as described in connection with the first embodiment.

Die Referenzpotential-Steuerschaltung 36 gemäß der vier ten Ausführungsform erfordert jedoch nicht die Eingabe der Referenzpotentiale V1 und V2, wie dies in der ersten Ausführungsform erforderlich war. Falls V1 und V2 in der ersten Ausführungsform extern erzeugt wurden, kann somit bei der vierten Ausführungsform die Anzahl der Eingangs anschlußstifte der zweiten IC 8 verringert werden. Außer dem wird der Entwurf der Leiterplatte, auf der diese IC 8 angebracht ist, vereinfacht, weil es nicht notwendig ist, die Spannungsquellen für V1 und V2 vorzusehen. Ferner wird der Entwurf der IC 8 selbst vereinfacht, da es nicht notwendig ist, getrennte Wege für die Heranführung exter ner Potentiale V1 und V2 an die Referenzpotential-Steuer schaltung 36 vorzusehen. Diese Vereinfachungen führen zu wirtschaftlichen Vorteilen.However, the reference potential control circuit 36 according to the fourth embodiment does not require the input of the reference potentials V1 and V2 as was required in the first embodiment. If V1 and V2 were generated externally in the first embodiment, the number of input pins of the second IC 8 can thus be reduced in the fourth embodiment. In addition, the design of the circuit board on which this IC 8 is mounted is simplified because it is not necessary to provide the voltage sources for V1 and V2. Furthermore, the design of the IC 8 itself is simplified since it is not necessary to provide separate paths for the introduction of external potentials V1 and V2 to the reference potential control circuit 36 . These simplifications lead to economic advantages.

Um VREF zu erzeugen, zieht die Referenzpotential-Steuer schaltung 36 gemäß der vierten Ausführungsform einen Gleichstrom, der gezogene Strom ist jedoch nicht hoch. Bei den oben angegebenen Widerstandswerten fließt zwi schen Vdd und Masse in der Referenzpotential-Steuerschal tung 36 gemäß der vierten Ausführungsform ein Strom von 2 mA, wodurch eine Leistung von 6,6 mW abgegeben wird. Diese Strom- und Leistungswerte sind kleiner als die Strom- und Leistungsbeträge, die durch die kurze Impulse übertragende Treiberschaltung 10 eingespart werden, so daß die vierte Ausführungsform noch immer weniger Strom verbraucht und weniger Leistung abgibt als eine herkömm liche Schnittstellenschaltung, die ähnliche Spannungspe gel und eine ähnliche Übertragungsleitung verwenden.In order to generate VREF, the reference potential control circuit 36 draws a direct current according to the fourth embodiment, but the drawn current is not high. At the above resistance values, a current of 2 mA flows between Vdd and ground in the reference potential control circuit 36 according to the fourth embodiment, whereby a power of 6.6 mW is output. These current and power values are smaller than the current and power amounts saved by the short-pulse transmission driver circuit 10 , so that the fourth embodiment still consumes less power and delivers less power than a conventional interface circuit that has similar voltage levels and use a similar transmission line.

Die Spannungswerte und andere Werte in den obigen Ausfüh rungsformen sind lediglich beispielhaft angegeben worden. Sie können modifiziert werden, um an unterschiedliche An forderungen angepaßt zu werden.The voltage values and other values in the above versions Forms have been given only as examples. They can be modified to meet different needs demands to be adjusted.

Beispielsweise kann in der ersten Ausführungsform das Ab schlußpotential Vt auf 1,0 V reduziert werden, wobei der gleiche Signalhub von 1 V beibehalten wird, indem der PMOS-Transistor 30 so entworfen wird, daß er einen Ein-Widerstand von 182 Ω besitzt und der NMOS-Transistor 28 so entworfen wird, daß er einen Ein-Widerstand von 50 Ω besitzt. Die positiven Impulse steigen dann von 1,0 V auf 1,5 V an, während die negativen Impulse von 1,0 V auf 0,5 V abfallen, wie dies auch in der zweiten und in der dritten Ausführungsform der Fall war. Die Referenzpoten tiale in der Empfängerschaltung können auf irgendwelche geeigneten Zwischenpunkte in den Intervallen zwischen 1,5 V, 1,0 V und 0,5 V gesetzt werden. Es können wie in der zweiten und in der dritten Ausführungsform beispiels weise Referenzpotentiale von 1,1 V und 0,9 V verwendet werden.For example, in the first embodiment, the termination potential Vt can be reduced to 1.0 V while maintaining the same signal swing of 1 V by designing the PMOS transistor 30 to have an on-resistance of 182 Ω and that NMOS transistor 28 is designed to have an on resistance of 50 Ω. The positive pulses then increase from 1.0 V to 1.5 V, while the negative pulses decrease from 1.0 V to 0.5 V, as was the case in the second and third embodiments. The reference potentials in the receiver circuit can be set to any suitable intermediate points in the intervals between 1.5 V, 1.0 V and 0.5 V. As in the second and third embodiments, reference potentials of 1.1 V and 0.9 V can be used, for example.

Diese Referenzpotentiale können durch die Referenzpoten tial-Steuerschaltung 36 der vierten Ausführungsform er zeugt werden, indem die Widerstandswerte der in Fig. 12 gezeigten Widerstände und Transistoren verändert werden. Falls beim gleichen Leistungsversorgungspotential Vdd von 3,3 V die Widerstandswerte der Widerstände 76 und 78 beide 250 Ω betragen, der Ein-Widerstand des ersten PMOS-Transistors 82 den Wert 850 Ω besitzt, der Ein-Wi derstand des ersten NMOS-Transistors 84 den Wert 200 Ω besitzt, der Ein-Widerstand des zweiten PMOS-Transistors 86 den Wert 950 Ω besitzt und der Ein-Widerstand des zweiten NMOS-Transistors 88 den Wert 300 Ω besitzt, be tragen die beiden Ausgangsreferenzpotentiale 1,1 V und 0,9 V.These reference potentials can be generated by the reference potential control circuit 36 of the fourth embodiment by changing the resistance values of the resistors and transistors shown in FIG. 12. If at the same power supply potential Vdd of 3.3 V, the resistance values of resistors 76 and 78 are both 250 Ω, the on-resistance of the first PMOS transistor 82 is 850 Ω, the on-resistance of the first NMOS transistor 84 is The value has 200 Ω, the on-resistance of the second PMOS transistor 86 has the value 950 Ω and the on-resistance of the second NMOS transistor 88 has the value 300 Ω, the two output reference potentials are 1.1 V and 0.9 V.

In der zweiten und in der dritten Ausführungsform können die Signalpegel auf der Übertragungsleitung 14 modifi ziert werden, indem das Hilfsleistungsversorgungspoten tial Vp geändert wird und indem das Abschlußpotential Vt und die Ein-Widerstandswerte des NMOS-Transistors 28 und des PMOS-Transistors 30 oder des NMOS-Transistors 70 mo difiziert werden.In the second and third embodiments, the signal levels on the transmission line 14 can be modified by changing the auxiliary power supply potential Vp and by the termination potential Vt and the on-resistance values of the NMOS transistor 28 and the PMOS transistor 30 or the NMOS -Transistors 70 mo to be different.

Die Übertragungsleitungspotentiale von 1,0 V (niedrig), 1,5 V (Abschluß) und 2,0 V (hoch), die in der ersten und in der vierten Ausführungsform vorhanden sind, erfüllen die Empfehlungen der CTT-Schnittstellennorm, wie jedoch die obigen Beispiele zeigen, kann die Erfindung so ange paßt werden, daß sie andere Niederspannungshub-Schnitt stellennormen erfüllen.The transmission line potentials of 1.0 V (low), 1.5 V (termination) and 2.0 V (high) in the first and are present in the fourth embodiment the recommendations of the CTT interface standard, however As the above examples show, the invention can be so be fit that they cut other low voltage stroke meet job standards.

Die Erfindung ist nicht auf die Verwendung von integrier ten CMOS-Schaltungen eingeschränkt. Sie kann in inte grierten Schaltungen ausgeführt werden, die eine interne CMOS-Logik und bipolare Ausgangstreiber verwenden (sogenannte Bi-CMOS-Schaltungen), wobei in diesem Fall der NMOS-Transistor 28, der PMOS-Transistor 30 und der NMOS-Transistor 70 der vorangehenden Ausführungsformen durch Bipolartransistoren ersetzt sind. Die Erfindung kann außerdem in integrierten Schaltungen ausgeführt wer den, die eine rein bipolare Logik verwenden, etwa die Transistor-Transistor-Logik (TTL) oder die emittergekop pelte Logik (ECL) . Die Erfindung ist allgemein auf alle Typen von Schnittstellenschaltungen anwendbar, in denen die Treiberschaltung eine Gegentaktkonfiguration besitzt.The invention is not restricted to the use of integrated CMOS circuits. It can be implemented in integrated circuits using internal CMOS logic and bipolar output drivers (so-called bi-CMOS circuits), in which case the NMOS transistor 28 , the PMOS transistor 30 and the NMOS transistor 70 previous embodiments are replaced by bipolar transistors. The invention can also be implemented in integrated circuits who use purely bipolar logic, such as transistor-transistor logic (TTL) or emitter-coupled logic (ECL). The invention is generally applicable to all types of interface circuits in which the driver circuit has a push-pull configuration.

Die Erfindung ist nicht auf die Übertragung von binären logischen Signalen von einer IC zu einer weiteren in ei ner einzigen Richtung eingeschränkt. Es ist auch eine bi direktionale Signalübertragung auf der gleichen Übertra gungsleitung möglich, falls in jeder IC sowohl eine Trei berschaltung als auch eine Empfängerschaltung vorgesehen sind. Ein weiterer Vorteil besteht in diesem Fall darin, daß, während die Empfängerschaltung arbeitet, die Trei berschaltung in derselben IC im Zustand hoher Impedanz gehalten werden kann, indem einfach das in die Treiber schaltung eingegebene binäre logische Signal auf einem konstanten logischen Pegel gehalten wird. Es ist kein weiteres Steuersignal notwendig, da die Treiberschaltung ihr eigenes Dreizustand-Steuersignal S2 erzeugt.The invention is not based on the transmission of binary logic signals from one IC to another in egg restricted in one direction. It is also a bi directional signal transmission on the same transmission Management possible, if in each IC both Trei circuit and a receiver circuit provided are. Another advantage in this case is that while the receiver circuit is working, the Trei Circuit in the same IC in the high impedance state can be kept by simply putting that in the drivers binary logic signal entered on a circuit constant logic level is maintained. It is not additional control signal necessary because the driver circuit generates its own tri-state control signal S2.

Die Erfindung ist nicht auf eine Punkt-zu-Punkt-Übertra gung von logischen Signalen zwischen zwei ICs einge schränkt. Die Erfindung kann auch in einer Punkt-zu-Mehr punkt-Signalübertragung ausgeführt werden, in der eine sendende IC und mehrere empfangende ICs an die gleiche Übertragungsleitung angeschlossen sind, ferner kann die Erfindung auch in einer Bus-Signalübertragung ausgeführt werden, in der mehrere übertragende ICs an die Übertra gungsleitung angeschlossen sind.The invention is not a point-to-point transfer logic signals between two ICs limits. The invention can also be in a point-to-more point signal transmission are carried out in one sending IC and multiple receiving ICs to the same Transmission line are connected, the Invention also carried out in a bus signal transmission in which several transferring ICs are sent to the transferor supply line are connected.

Die Erfindung ist auch nicht auf die Signalübertragung zwischen verschiedenen ICs eingeschränkt, die auf einer einzigen Leiterplatte angebracht sind. Die Erfindung kann auch für die Übertragung von binären logischen Signalen zwischen irgendwelchen zwei elektronischen Schaltungen ausgeführt werden: beispielsweise zwischen ICs, die auf verschiedenen Leiterplatten angebracht sind, zwischen verschiedenen Halbleiterchips in einem Mehrchip-Modul oder zwischen verschiedenen Teilen einer monolithischen integrierten Halbleiterschaltung.The invention is also not based on signal transmission restricted between different ICs that are on one single circuit board are attached. The invention can also for the transmission of binary logic signals between any two electronic circuits run: for example between ICs that are on different circuit boards are attached between different semiconductor chips in a multi-chip module or between different parts of a monolithic integrated semiconductor circuit.

Die Konfigurationen der Treiberschaltung und der Empfän gerschaltung sind nicht auf die Konfigurationen einge schränkt, die in den obigen Ausführungsformen beschrieben worden sind. Der Impulsgenerator, der Differenzverstärker und die Referenzpotential-Steuerschaltung sind nicht auf die in den Fig. 2, 3, 4 und 12 gezeigten Schaltungskonfi gurationen eingeschränkt. Die Empfängerschaltung kann ir gendeine Konfiguration besitzen, die zwischen zwei ver schiedenen empfangenen Impulspotentialen unterscheiden kann und einen Ausgangslogikpegel von einem empfangenen Impuls zum nächsten halten kann.The configurations of the driver circuit and the receiver circuit are not limited to the configurations described in the above embodiments. The pulse generator, the differential amplifier and the reference potential control circuit are not limited to the circuit configurations shown in FIGS . 2, 3, 4 and 12. The receiver circuitry can have any configuration that can distinguish between two different received pulse potentials and can maintain an output logic level from one received pulse to the next.

In den obigen Ausführungsformen empfängt die zweite in terne Logikschaltung die gleichen Logikpegel, wie sie von der ersten internen Logikschaltung ausgegeben werden, die Schnittstellenschaltung kann jedoch auch so beschaffen sein, daß sie diese Logikpegel invertiert.In the above embodiments, the second receives in ternal logic circuit the same logic level as that of the first internal logic circuit are output, the Interface circuitry can also be used in this way be that it inverts these logic levels.

Die Fachleute erkennen, daß andere Modifikationen inner halb des im folgenden beanspruchten Umfangs möglich sind.Those skilled in the art recognize that other modifications are inherent half of the scope claimed below are possible.

Claims

1. Interface circuit for transmitting a binary logic signal from a first electronic circuit ( 2 ) to a second electronic circuit ( 6 ), with a transmission line ( 14 ), a driver circuit ( 10 ) and a receiver circuit ( 12 ), characterized in that that the driver circuit ( 10 ) has an output terminal ( 32 ) which is connected to the transmission line ( 14 ), receives the binary logic signal from the first electronic circuit ( 2 ), with each rising edge of the binary logic signal a pulse with a sends the first potential from the output terminal ( 32 ), on each rising edge of the binary logic signal sends out a pulse with a different from the first potential ver different second potential from the output terminal ( 32 ) and the output terminal ( 32 ) at all other times in a high impedance state , and the receiver circuit ( 12 ) to the transmission line ( 14 ) is connected, outputs a first logic level to the second electronic circuit ( 6 ) when it receives a pulse with the first potential from the transmission line ( 14 ), holds the output with the first logic level until the transmission line ( 14 ) a pulse with the second potential is received, outputs a second logic level to the second electronic circuit ( 6 ) when it receives a pulse with the second potential from the transmission line ( 14 ), and the output with the second logic level as long holds until a pulse with the first potential is received by the transmission line ( 14 ).

2. Interface circuit according to claim 1, characterized characterized in that the impulse with the first potential and the Im pulse with the second potential is temporal Have length (D) that is half of a minimum inter valls between transitions of the binary logic signal do not exceed.

3. Interface circuit according to claim 1, characterized in that
the first electronic circuit ( 2 ) receives a ground potential and a power supply potential (Vdd) and
the first potential and the second potential differ from one another by an amount that is smaller than the amount by which the ground potential and the power supply potential (Vdd) differ from one another.

4. Interface circuit according to claim 3, characterized characterized in that the first potential and the second potential themselves differ from each other by an amount that is smaller than the amount by which the low logical Pe gel and the high logic level differ from each other the.

5. Interface circuit according to claim 1, characterized by a terminating resistor ( 16 ), via which the transmission line ( 14 ) is connected to a certain terminating potential.

6. Interface circuit according to claim 5, characterized characterized in that the termination potential between the first pot tial and the second potential.

7. Interface circuit according to claim 5, characterized in that the transmission line ( 14 ) has a characteristic impedance and the terminating resistor ( 16 ) has a resistance value which is matched to the characteristic impedance.

8. Interface circuit according to claim 1, characterized characterized in that the first logic level is a low logic level Level and the second logic level is a high logic level.

9. Interface circuit according to claim 1, characterized characterized in that the first logic level is a high logic Pe gel and the second logic level is a low logic cal level.

10. Interface circuit according to claim 1, characterized in that the transmission line ( 14 ) to a first inte grated circuit ( 4 ) in which the first electronic circuit ( 2 ) and the driver circuit ( 10 ) are arranged, and to a second integrated circuit ( 8 ), in which the second electronic circuit ( 6 ) and the receiver circuit ( 12 ) are arranged, is connected.

11. Interface circuit according to claim 1, characterized in that the transmission line ( 14 ) to a first integrated circuit ( 4 ) in which the first electronic circuit ( 2 ) and the driver circuit ( 10 ) are arranged, as well as to several other integrated Circuits, each of which has an electronic circuit ( 6 ) and a copy of the receiver circuit ( 12 ) separately, is connected.

12. Interface circuit according to claim 1, characterized in that the transmission line ( 14 ) to several inte grated circuits, each of which separately has a first electronic circuit ( 2 ) and a copy of the driver circuit ( 10 ), and to a further integrated circuit , in which the second electronic circuit ( 6 ) and the receiver circuit ( 12 ) are arranged, is connected.

13. Interface circuit for transmitting a binary logic signal having a first logic level and a second logic level from a first electronic circuit ( 2 ) to a second electronic circuit ( 6 ), with a transmission line ( 14 ) having a first connection ( 32 ) at one end and a two terminal ( 34 ) at another end, characterized in that the transmission line ( 14 ) is terminated with a termination potential that is higher than a certain first potential and lower than a certain second potential , and in that it contains:

- A pulse generator ( 20 ) which is connected to the first electronic circuit ( 2 ) and immediately after each transition of the binary logic signal from the first logic level to the second logic level and immediately after each transition of the binary logic signal from the second logic level outputs a pulse signal with a certain fixed duration for the first logical level,
- A first driver element ( 28 ) which is connected to the pulse generator ( 20 ) and to the first connection ( 32 ) and to the first connection ( 32 ) which he applies potential when it is switched on, the first driver element ( 28 ) is switched on during the output of the pulse signal if the binary logic signal has the first logic level and is switched off at all other times,
- A second driver element ( 30 ) which is connected to the pulse generator ( 20 ) and to the first connection ( 32 ) and applies the second potential to the first connection ( 32 ) when it is switched on, the second driver element ( 30 ) is switched on during the output of the pulse signal if the binary logic signal has the second logic level and is switched off at all other times,
- A differential amplifier ( 38 ), which is connected to the second terminal ( 34 ) and to the second electronic circuit ( 6 ), compares a potential of the two th terminal ( 34 ) with a reference potential (VREF), a third logic level to the outputs second electronic circuit ( 6 ) if the potential of the second connection ( 34 ) is lower than the reference potential (VREF), and outputs a fourth logic level to the second electronic circuit ( 6 ) if the potential of the second connection ( 34 ) is higher than the reference potential (VREF), and
- A reference potential control circuit ( 36 ) which is connected to the differential amplifier ( 38 ), the reference potential (VREF) to a value between the termination potential and the second potential when the differential amplifier ( 38 ) outputs the third logic level, and that Reference potential is set to a value between the termination potential and the first potential when the differential amplifier ( 38 ) outputs the fourth logic level.

14. Interface circuit according to claim 13, characterized in that the electronic circuit ( 2 ), the pulse generator ( 20 ), the first driver element ( 28 ) and the second driver element ( 30 ) are arranged in a first integrated circuit device ( 4 ).

15. Interface circuit according to claim 14, characterized in that the first integrated circuit ( 4 ) operates with a power supply potential (Vdd) which is higher than the second potential.

16. Interface circuit according to claim 15, characterized in that the second driver element ( 30 ) receives a third potential which lies between the second potential and the power supply potential (Vdd), and to which he applies the second connection ( 32 ) the second potential, by coupling the first connection ( 32 ) to the third potential via a certain on-opp.

17. Interface circuit according to claim 13, characterized in that the first driver element ( 28 ) is an NMOS transistor.

18. Interface circuit according to claim 13, characterized in that the second driver element ( 30 ) is a PMOS transistor.

19. Interface circuit according to claim 13, characterized in that the second driver element is an NMOS transistor ( 70 ).

20. Interface circuit according to claim 13, characterized in that the first driver element ( 28 ) and the second driver element ( 30 ) are each bipolar transistors.

21. An interface circuit according to claim 13, characterized by a terminating resistor (16) having a counter reading value, which is matched to a characteristic impedance of the transmission line (14), wherein the delegation of line (14) via terminal resistor (16) to the termination potential finished is.

22. Interface circuit according to claim 13, characterized in that the reference potential control circuit ( 36 ) contains:
an output node ( 90 ), from which the reference potential is supplied to the differential amplifier ( 38 ),
a first gate circuit ( 72 ) which couples the output node ( 90 ) via a first resistor to a ground potential when the differential amplifier ( 38 ) outputs the third logic level, and the output node ( 90 ) via a second resistor to a specific one positive potential couples when the differential amplifier ( 38 ) outputs the fourth logic level, and
a second gate circuit ( 74 ) which couples the output node ( 90 ) to ground potential via a third resistor when the differential amplifier ( 38 ) outputs the fourth logic level, and the output node ( 90 ) to the positive potential via a fourth resistor couples when the differential amplifier ( 38 ) outputs the third logic level.

23. Interface circuit according to claim 22, characterized in that
the first gate circuit ( 72 ) includes a first PMOS transistor ( 82 ) and a first NMOS transistor ( 84 ) connected in series between the positive potential and the ground potential, the first PMOS transistor ( 82 ) and the first NMOS transistor ( 84 ) in response to the logic level output by the differential amplifier ( 38 ) be switched to the on state or the blocked state, both the first PMOS transistor ( 82 ) and the first NMOS transistor ( 84 ) are connected to the output node ( 90 ) with the drain electrode, and
the second gate circuit ( 74 ) includes a second PMOS transistor ( 86 ) and a second NMOS transistor ( 88 ) connected in series between the positive potential and the ground potential, the second PMOS transistor ( 86 ) and the second NMOS transistors ( 88 ) are switched to the on state or the blocked state in response to the logic level output by the differential amplifier ( 38 ), both the second PMOS transistor ( 86 ) and the second NMOS transistor ( 88 ) are connected with their drain electrode to the output node ( 90 ).

24. Interface circuit according to claim 22, characterized in that the reference potential control circuit ( 36 ) further contains:
a first resistor ( 76 ) connected in series between the first gate circuit ( 72 ) and the output node ( 90 ), and
a second resistor ( 78 ) connected in series between the second gate circuit ( 74 ) and the output node ( 90 ).

25. Interface circuit according to claim 22, characterized in that the positive potential is a power supply potential (Vdd), which is supplied to the second electronic circuit ( 6 ).

26. Interface circuit according to claim 13, characterized in that the differential amplifier ( 38 ), the reference potential control circuit ( 36 ) and the second electronic circuit ( 6 ) are arranged in a second integrated circuit ( 8 ).

27. Interface circuit according to claim 13, characterized characterized in that the first potential, the second potential and that Closing potential the CMOS low voltage hub cut meet the job standard.

28. Interface circuit according to claim 13, characterized characterized in that the first potential, the second potential and that Termination potential a Mittelabtapabschluß-Low pe gel / high-speed interface standard (center tap terminated Low-level, high-speed interface for digital Integrated Circuits standard) for digital integrated scarf meet the requirements.

29. Interface circuit according to claim 13, characterized characterized in that the first logic level is equal to the third logic level and the second logic level is equal to that fourth logic level.

30. Interface circuit according to claim 13, characterized characterized in that the first logic level is equal to the fourth logic level and the second logic level is equal to that third logic level.

31. A method for transmitting a binary logic signal from a first electronic circuit ( 2 ) to a second electronic circuit ( 6 ) via a transmission line ( 14 ) connected to the first electronic circuit ( 2 ) via a first connection ( 32 ) and is connected via a second connection ( 34 ) to the second electronic circuit ( 6 ), characterized by the following steps:
Sending out a pulse with a first potential from the first connection ( 32 ) on each rising edge of the binary logic signal,
Sending out a pulse with a second potential different from the first potential from the first connection ( 32 ) on each rising edge of the binary logic signal,
Placing the first port ( 32 ) in a high impedance state when there are no transitions in the binary logic signal,
Outputting a first logic level to the second electronic circuit ( 6 ) when a pulse with the first potential is received at the second terminal ( 34 ), the output of the first logic level being maintained until a pulse with the second Potential is received at the second terminal ( 34 ), and
Outputting a second logic level to the second electronic circuit ( 6 ) when a pulse at the second potential is received at the second terminal ( 34 ), the output of the second logic level being maintained until a pulse with which it is most Potential is received at the second terminal ( 34 ).

32. The method according to claim 31, characterized in net that the impulse with the first potential and the Im pulse with the second potential time lengths (D) be sit half of a minimum interval between transitions of the binary logic signal exceed.

33. The method according to claim 31, characterized in that the first electronic circuit ( 2 ) receives a ground potential and a power supply potential (Vdd) and the first potential and the second potential differ from each other by an amount that is less than the amount by which the ground potential and the power supply potential (Vdd) differ from one another.

34. The method according to claim 33, characterized in net that the first potential and the second potential themselves differ from each other by an amount that is smaller than the amount by which the low logical Pe gel and the high logic level differ from each other the.

35. The method according to claim 31, characterized by the step:
Completing the transmission line ( 14 ) at a potential that lies between the first potential and the second potential.

36. The method according to claim 35, characterized in that the transmission line ( 14 ) has a characteristic impedance and is closed by a resistor which is matched to the characteristic impedance.

37. The method according to claim 31, characterized by the steps:
Comparing a potential of the second connection ( 34 ) with a reference potential, the first logic level and the second logic level being sent to the second electronic circuit ( 6 ) in response to a difference between the potential of the second connection ( 34 ) and the reference potential be delivered, and
Changing the reference potential in response to the logic level supplied to the second electronic circuit.

38. The method according to claim 31, characterized in net that the first logic level is a low logic level Level and the second logic level is a high logic level.

39. The method according to claim 31, characterized net that the first logic level is a high logic Pe gel and the second logic level is a low logic level.