TW316959B - Circuit and method of low-power-consumption binary signal transmission interface - Google Patents

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經濟部中央標隼局員工消費合作社印聚 ^ ^ 6 ^6331^1 D0C/HWT/002 五、發明説明（I ) 發明背景： 本發明的領域係有關於一種可在電子裝置之間傳輸二進 位邏輯信號（binary logic signals)的方法，以及一種可執行 此種傳輸方法的介面電路。 半導體技術雖然一日千里，發展迅速，但單一片積體電 路(integrated circuit，1C)中所能形成的電晶體的總數仍有限 制，使得不同的系統功能須分別由數個不同之積體電路來提 供。因此在電子系統中，例如在一電腦系統中，常須將複數個 不同之積體電路安裝在同一片印刷電路板上。這些積體電路的 輸出入電路可輸出及接收各種標準化之電壓信號，例如雙極性 積體電路（bipolar 1C)所採用之電晶體對電晶體邏輯 (transistor-transistor-logic，TTL)電壓信號和低電位電晶體 對電晶體邏輯(low-voltage TTL，LVTTL)電壓信號，以及互 補式金氧半積體電路 （complementary metal-oxide-semiconductor IC， CMOS 1C) 所採用 之互補金氧半 （CMOS) 電壓信號和低電位互補金氧半（low-voltage CMOS，LVCMOS) 電壓信號。TTL和LVTTL介面電路(驅動器)所產生的輸出電 壓的高低變動幅度大約爲2伏特；CMOS及LVCMOS驅動器 所產生的輸出電壓的高低變動幅度則大致等於電源電壓之値， 一般爲5伏特或3.3伏特。 雖然電子系統的信號傳輸速度愈來愈快，但傳輸線路中 的—些效應，例如信號折返（signal reflection)和暫態振盪 (ringing)，以及雜訊所引起的一些效應，例如串訊（crosstaik) 及接地彈跳（ground bounce)等等，均會使印刷電路板上之交 互連線的設計產生一些問題。這些問題的一個解決方案爲在信 本紙張尺度適用中關家轉（CNS ) A4祕（21GX297公釐） ----------^ -------訂------線II (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 3ί66·〇_/〇02 . Α7 Β7 五、發明説明（> ) 號傳輸線路的終端加上匹配之阻抗，藉此可減低信號折返及暫 態振盪之程度。另一個解決方案爲將信號之高低變動幅度減 小，藉此可減低串訊及接地彈跳之程度。 上述之解決方案已被採用於最近之介面標準上，例如 1993年11月由電子工業協會（Electronic Industries Association)所公佈之應用在數位積體電路（Digital Integrated Circuits)上之中央搭接終端低電位高速介面標準 (Center-Tap-Terminated Low-Level High-Speed Interface Standard，以下簡稱CTT標準）》對於一條以50歐姆之電阻 作爲終端匹配的信號傳輸線路而言，CTT標準將其終端電壓 及參考電壓訂定爲1.5伏特，並將高電位之邏輯信號訂定爲介 於1·9伏特至2.1伏特之間，而低電位之邏輯信號則爲介於 0.8伏特至I.2伏特之間。這些輸出信號及傳輸線路終端之設 定可使傳輸速度超過每秒一億個位元的二進位邏輯信號，或一 頻率超過一億赫茲（100 MHz)的時鐘信號的傳輸，具有較小 之波形扭曲程度，並且較不會產生雜訊。 但就功率損耗而言，CCT及類似之介面標準仍有許多需 要改善的地方。在CCT介面中，由於所輸出之高電位和低電 位均不等於終端電壓，因此在任何時間均會有電流在驅動電路 與提供終端電壓的電壓源之間流動，使得驅動電路及終端電組 之中會一直消耗直流電能。而此直流電能即佔了介面電路所消 耗之總電能的一大部分。 發明之目的與槪沭： 因此，本發明之主要目的便是在於將高速二進位邏輯信 號之傳輸介面電路中的功率損耗減低。 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 訂 線τ 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（彡） 本發明之另一目的在於將高速二進位邏輯信號之傳輸介 面電路中的電流流量減低。 本發明的又一目的在於防止CMOS高速二進位邏輯信號 之傳輸介面電路中電晶體的開關狀態被栓鎖住（latchup)的現 象發生。 本發明之介面電路可將二進位邏輯信號從一第一電子裝 置藉由一驅動電路，一接收電路，以及一傳輸線路傳送至一第 二電子裝置。在每次該二進位邏輯信號由低電位狀態轉變成高 電位狀態之時，該驅動電路會從一藕接至該傳輸線路的一輸出 端輸出一第一電位之短暫脈波；而在每次該二進位邏輯信號由 高電位狀態轉變成低電位狀態之時，該驅動電路會從該輸出端 輸出一第二電位之短暫脈波；在該二進位邏輯信號之電位狀態 固定不變之時，該驅動電路會將該輸出端設定於一高阻抗狀 態。藉此驅動電路中只會在脈波輸出的短暫時間中’才會消耗 電能。 接收電路可在從該傳輸線路接收到一第一電位之脈波的 時候，輸出一第一邏輯準位至該第二電子裝置；並保持該第一 邏輯準位之輸出，直至接收到一第二電位之脈波爲止。而在從 該傳輸線路接收到該第二電位之脈波之時’接收電路會輸出一 第二邏輯準位至該第二電子裝置，並保持該第二邏輯準位之輸 出，直至接收到另一個第一電位之脈波爲止。 該傳輸線路之終端電位係設定至一介於該第一電位之値 與該第二電位之値二者之間的一中間値。接收電路可接著將從 傳輸線路上所接收到之電位與一參考電位作比較。此參考電位 之値可隨接收電路之輸出而改變。當接收到第一電位之脈波之 -6- 本紙張尺度適用中國國家橾準（CNS > A4规格（210X297公嫠） --------1------訂------線-f I (請先閲讀背面之注意事項再填寫本頁) 3169〇§' PFI.DOC/HV\n7002 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（y·) 時，該參考電位之値會被調整至一介於該終端電位與該第二電 位二者之間的一中間値；而在接收到一第二電位之脈波之時， 該參考電位之値會被調整至一介於該終端電位與該第一電位二 者之間的一中間値。 於較佳實施例中，傳輸線路之終端電阻係與該傳輸線路 之特性阻抗形成匹配，且第一電位及第二電位之間的電壓變動 幅度小於操作該第一電子裝置及第二電子裝置所用之電源電 壓。 匾式之簡單說明： 以下爲所附圖式之簡單說明： 第1圖爲本發明第一實施例之介面電路的示意圖； .第2圖爲本發明第一實施例中之脈波產生器的電路組態 圖， .第3圖爲本發明第一實施例中之差分放大器的電路組態 圖， 第4圖爲本發明第一實施例中之參考電位控制電路的電路 組態圖； 第5圖爲第4圖之參考電位控制電路中之選擇電路的電路 組態圖， 第6圖顯示與本發明第一實施例中之脈波產生器的操作有 關之信號的波形時序圖； 第7圖顯示與本發明第一實施例中之驅動電路的操作有關 之信號的波形時序圖； 第8圖顯示與本發明第一實施例中之接收電路的操作有關 之信號的波形時序圖； 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210X297公釐） ----------Μ------訂------線-4I (請先閱讀背面之注$項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 3^69 3^ρρι *D0C/HWr/002 _ B7 五、發明説明（>) 第9圖顯示將本發明第一實施例作模擬測試之結果的信號 波形時序圖； 第10圖顯示本發明第二實施例中之驅動電路的示意圖； 第11圖藏不本發明第三實施例中之驅動電路的示意圖； 且 第12圖顯示本發明第四實施例中之參考電位控制電路的 示意圖。 發明的詳細說明: 以下將參佐所附圖式詳細揭露及說明本發明之實施例中 以CMOS製成之介面電路。本發明之實施例中，用以互傳信 號的CMOS介面電路將假設係以3.3 V之電源電壓（以Vdd表 示)作爲操作電壓。 請參閱第1圖，本發明第一實施例之介面電路係用以將二 進位邏輯信號S1從一第一積體電路4中的第一邏輯電路2傳 輸至一第二積體電路8中的第二邏輯電路6。此介面電路包含 一配置於該第一積體電路4內的驅動電路1〇，一配置於該第 二積體電路8內的接收電路12，一連接該驅動電路1〇與該接 收電路12的傳輸線路（transmission line) 14，以及一將該傳 輸線路14在近第二積體電路8處藕接至一終端電位Vt的終端 電阻16。 終端電位Vt的値必須爲介於電源電壓Vdd及接地端電位 (〇 V )之間。以下將假定Vt値爲1·5 V ;但本發明第一實施 例並不限定於使用此特定之電位値。 傳輸線路14例如可爲一微線路（microstrip)，其爲一以 印刷方式形成在一複層印刷電路板上的狹長單層導電層，而該 •8- 本紙張尺度適用中國國家揉準（CNS >A4規格（210X297公釐） I--------4------IT------ (請先閱讀背面之注意事項再填寫本頁) 1633PFI. DOC/HWT/002 A7 B7 五、發明説明（6) 印刷電路板之反面則爲一接地面。終端電阻16的電阻値係等 於傳輸線路Η的特性阻抗。以下將假設終端電阻16的電阻値 爲50歐姆(Ω)。 驅動電路1〇包含一輸入端18，一脈波產生器（pulse generator) 20，一 CMOS 之反相器（inverter) 22，一 CMOS 之NAND閘24，一 CMOS之NOR閘26，一 N型金氧半場 效電晶體（N-channel metal-oxide-semiconductor field-effect transistor ， 以下簡稱 NMOS 電晶體 )28 ， 一 P 型—氧 半場效電晶體（P-channel metal-oxide-semiconductor field-effect transistor ， 以下簡稱 PMOS 電晶體 ） 30 ， 以及一輸出 端32。 輸入端18係用以接收來自第一邏輯電路2的二進位邏輯 信號S1，並將此二進位邏輯信號S1分別傳送至脈波產生器 20，NAND閘24，及NOR閘26。此二進位邏輯信號S 1的 CMOS邏輯準位的高低値係分別等於第一積體電路4的電源電 位及接地端電位，亦即高邏輯準位爲3.3 V，而低邏輯準位則 爲0 V。 脈波產生器20可輸出一三態控制信號S2至該反相器22 及NAND閘24。反相器22的輸出係傳送至NOR閘26。 NOR閘26的輸出信號S3傳送至NMOS電晶體28的閘極。而 NAND閘24的輸出信號S4貝丨J傳送至PMOS電晶體30的閘 極。 NMOS電晶體28的源極藕接至接地端，而其汲極則藕接 至輸出端32。PM0S電晶體30的源極藕接至電源電壓 Vdd，而其汲極則藕接至輸出端32。NMOS電晶體28及 本纸張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） ----------f"'------iT------i叫 (請先閲讀背面之注^^項再填寫本頁) 經濟部中央標準局負工消費合作社印装 31695分 FI.DOC/HWT/002 31695分 FI.DOC/HWT/002 經濟部中央標準局負工消費合作社印装 五、發明説明（1 ) PMOS電晶體30因此作用爲藕接至傳輸線路14之輸出端32 的驅動元件。由輸出端32傳送出來的信號以S5表示。NMOS 電晶體28在導通狀態（on)下的電阻値(以下稱爲“開電阻値”) 爲100Ω ;而PMOS電晶體30的開電阻値則爲130Ω。 '脈波產生器20的內部電路結構將於稍後再作說明。 接收電路12包含一輸入端34，一參考電位控制電路 36，一差分放大器（differential amplifier) 38 ’ 以及一輸出 端40。輸入端34係藕接至該傳輸線路14，用以將從該傳輸 線路14所接收到的信號S6傳送至差分放大器38的一輸入 端。參考電位控制電路36藕接至該輸出端40，用以將一參考 電位VREF傳送至差分放大器38的另一輸入端。差分放大器 38的輸出信號S7係分別傳送至參考電位控制電路36及輸出 端40，再從輸出端40處傳送至第二邏輯電路6。 參考電位控制電路36和差分放大器38的內部電路結構 將於稍後再作說明。 請參閱第2圖，驅動電路10中的脈波產生器20包含一延 遲器42以及一 XOR (exclusive-OR)閘44。延遲器42從輸 入端18處接收該二進位邏輯信號S1。X0R閘44則同時以此 二進位邏輯信號S1和延遲器42的輸出信號S8作爲輸入，以 對該二個信號S1及S8作XOR邏輯處理，並以所輸出之三態 控制信號S2表示處理結果。 延遲器42例如可爲一對串聯之CMOS反相器。如果一對 CMOS反相器不足以產生所需之延遲，則可再多加幾對串聯之 CMOS反相器於該延遲器42中。 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210X29*7公嫠〉 (請先閲讀背面之注ί項再填寫本頁) 訂 1633PFI.DOC/HWT/002 1633PFI.DOC/HWT/002 經濟部中央標準局負工消費合作社印裝 A7 B7 五、發明説明（s) 請參閱第3圖，接收電路12中的差分放大器38包含複數 個PMOS電晶體46，48，50，52，以及複數個NMOS電 晶體 54，56，58。此些 PMOS 電晶體 46，48，50，52 和NMOS電晶體54 ’ 56，58之間的連接方式如圖所示。參 考電位VREF係傳送至PMOS電晶體48的閘極。所接收到的 信號S6則從輸入端34處傳送至PMOS電晶體50的閘極。 PMOS電晶體52及NMOS電晶體58的汲極均係藕接至信號 S7的輸出端40。 PMOS電晶體46，48，50及NMOS電晶體54，56係 以一習知方式組合成一差分放大電路。PMOS電晶體50的汲 極電位會在輸入之信號S6大於參考電位VREF之時，降低至 等於接地端的電位；而在S6小於VREF之時，會升高至等於 Vdd。 PMOS電晶體52和NMOS電晶體58的源極係分別藕接 至Vdd和接地端，而其閘極則藕接至PMOS電晶體50的汲 極。PMOS電晶體52和NMOS電晶體58二者的組合形成一 反相輸出電路，其可在當S6大於VREF之時，將輸出信號S7 提升至一高電位(SP Vdd);而在當S6小於VREF之時，則將 輸出信號S7降至一低電位(即接地端之電位）。差分放大器38 因此作用爲一比較器。 本發明中之差分放大器並不限於第3圖所示之電路結構， 亦可爲其它習知之電路結構。 請參閱第4圖，參考電位控制電路36包含一選擇電路 60，其可接收輸出端40所輸出之信號S7及二個不同之參考 電位VI及V2，並根據信號S7之邏輯値來選擇VI及V2其 -11- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -* 1633PFI.DOC/HWT/002 A7 B7 五、發明説明（彳） 中之一作爲輸出(此輸出即爲前述之參考電位VREF )。於本實 施例中，VI爲1.4伏特，而V2則爲1.4伏特。但本發明中之 VI及V2並不僅限定於此特定値。 請參閱第5圖，選擇電路60包含一 CMOS反相器62和 一對NMOS電晶體64，66。接收電路12的輸出端40係直 接藕接至該NMOS電晶體64的閘極，且另經由該反相器62 藕接至NMOS電晶體66的閘極。NM0S電晶體64的源極接 收參考電位VI，而NMOS電晶體66的源極則接收參考電位 V2，且NMOS電晶體64，66二者的汲極均藕接至一節點 67。此節點67即爲參考電位VREF的輸出端。 以下將接著說明本發明第一實施例的操作方式。驅動電 路10和接收電路I2的操作方式將分開作說明。以下說明中， 所謂之“高電位”和“低電位”係分別代表Vdd之電位（3.3 v) 和接地端之電位（〇 V )。 首先將說明脈波產生器20的操作方式。第6圖所示之信 號波形時序圖即顯示在當從第一邏輯電路2所傳送之二進位邏 輯信號S1爲一方形波時，脈波產生器20的操作方式。 脈波產生器20中的延遲器42的輸出信號S8爲—與輸人 信號S1的波形完全相同，但延遲一時間D的信號。此延遲時 間D須小於輸入信號S1之暫態之間的最小間隔時間。較佳的 實施方式爲使該延遲時間D不超過輸入信號S1之暫態間隔時 間的一半。 當XOR聞44的一·個輸入號SI ’ S8的遷輯値爲相同 之時’ XOR鬧44的輸出信號S2爲一低電位邏輯信號；而在 SI，S8的邏輯値爲互異之時，輸出信號S2則爲〜高電位邏 I:--------Λ II (請先閲讀背面之注意事項存填寫本頁) ,1Τ 經濟部中央橾隼局貝工消费合作社印褽 本紙張尺度適用中國國家揉準（CNS ) A4規格（2丨〇><297公* ) A7 B7 31 6^59633pf,d0C/h WT/002 五、發明说明（β) 輯信號。因此，輸出信號S2只有在每一次輸入信號S1的暫態 改變之後的一等於D的短暫時間之中，才會輸出高電位邏輯信 號，而在其它時間則均爲低電位輸出。此使得三態控制信號 S2爲一脈波信號，且其中之脈波僅在每一次輸入信號S1的暫 態改變之後才會出現，且持續時間非常短暫。 接著將參佐第7圖說明驅動電路1〇的操作方式。第7圖 顯示與驅動電路10相關之信號的波形時序圖，這些信號包括 從第一邏輯電路2傳送過來之輸入信號si，三態控制信號 S2，NOR閘26的輸出信號S3，NAND閘24的輸出信號 S4，以及驅動電路10所輸出的傳輸信號S5。與本實施例 中，輸入信號S1如圖所示爲一方波信號。第7圖中之括號內 所示之標號（1)至(9)係代表各個不同之時間與時段。 輸入信號S1和三態控制信號S2在最初之時均爲低電位 狀態。NOR閘26接收一低電位之輸入信號(亦即S 1)及一高電 位之輸入信號(亦即被反相器22反相後之S2);此使得NOR閘 26的輸出信號S3在最初之時爲低電位狀態，而令NMOS電晶 體28成爲關閉狀態。NAND閘24接收二個低電位的輸入(亦 即S1和S2)，此使得NAND閘24的輸出信號S4在最初之時 爲高電位狀態，而令PMOS電晶體30亦爲關閉狀態。因此， 輸出端32在最初之時爲高阻抗狀態，使得傳輸信號S5於此時 即等於終端電位Vt (1.5 V)。 當輸入信號S1在時間（1)轉變成高電位時，三態控制信號 S2便會如前所述轉變成高電位，並持續一段時間· D。在此時 段(2)中，NOR閘26會接收到一高電位之輸入信號（亦即 S1)，此使得NOR閘26的輸出信號S3保持爲低電位狀態。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先W讀背面之注意事項再填寫本頁) -* 經濟部中央標準局貝工消费合作社印聚 1633PFI.DOC/HWT/002 A7 B7 五、發明説明（丨丨） ^ (請先閱讀背面之注意事項再填寫本頁) NAND閘24則會接收到二個高電位之輸入信號(亦即S1和 S2)，此使得NAND閘24的輸出信轉變成低電位狀態，因此 而將PMOS電晶體30開啓成爲導通狀態（on)。 PMOS電晶體30和終端電阻16在此時共同形成一介於 該電源電壓Vdd與終端電位Vt之間的分壓器，因此而將輸出 端32之電位設足爲一介於Vdd與Vt之間的中間値。由於 PMOS電晶體30的開電阻値爲130 Ω，終端電阻16的電阻値 爲50 Ω，且Vdd =3.3 V，Vt = 1.5 V，因此可計算出輸出 端32此時的電位値等於2.0 V，如圖中所示之傳輸信號S5的 波形所示。 * 而當三態控制信號S2在時間(3)轉變成低電位狀態時， NAND閘24會接收到一低電位之輸入信號(亦即S2)，此使得 NAND閘24的輸出信號S4轉變成高電位狀態，因此會將 PMOS電晶體30關閉成爲非導通狀態（off)。 經濟部中央標準局貝工消费合作社印裝 NOR閘26則仍持續接收到一高電位之輸入信號（亦即 S1)，此使得其輸出信號S3依然保持爲低電位狀態，因此會使 NMOS電晶體28仍保持爲爲非導通狀態（off)。輸出端32因 此而回復爲高阻抗狀態，使得傳輸信號S5回復爲等於終端電 位Vt之1.5 V。此狀態在時段(4)中一直持續不變。 當輸入信號S1在時間(5)轉變成低電位狀態時，輸出信號 S3又再一次轉變成高電位狀態，並持續一段時間D。在此時 段(6)中，NOR閘26會接收到二個低電位之輸入信號(亦即S1 和被反相器22反相後的S2)，此使得NOR閘26的輸出信號 S3轉變成高電位狀態，因此而將NMOS電晶體28開啓成爲導 通狀態（on)。NAND閘24則會接收到一個低電位之輸入信號 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝4消费合作社印装 1633PFI.DOC/HWT/002 ^ 一___B7 __ 五、發明説明（丨i) (亦即S1)，此使得NAND閘24的輸出信號S4依然保持爲高 電位狀態，因此使得PMOS電晶體30仍保持爲爲非導通狀態 (off)。 此時，NMOS電晶體28和終端電阻16共同形成一介於 終端電位Vt與接地端之間的分壓器’因此而將輸出端32之電 位設定爲一介於Vt與接地端電位之間的中間値。由於NM0S 電晶體28的開電阻値爲100 Ω，終端電阻16的電阻値爲50 Ω，且Vt =1.5 V，接地端電位爲〇 V，因此可計算出輸出端 32此時的電位値等於1.0 V，如圖中之傳輸信號S5的波形所 示。 而當三態控制信號S2在時間（7)轉變成低電位狀態時’ NOR閘26會接收到一高電位之輸入信號(亦即反相器22的輸 出信號），此使得NOR閘26的輸出信號S3再被轉變成低電位 狀態，因此而將NMOS電晶體28關閉成爲非導通狀態 (off)。PMOS電晶體30則仍保持爲非導通狀態（off)，使得此 輸出端32再度回復爲高阻抗狀態，並使得傳輸信號S5再度被 轉變成等於終端電位Vt的1.5 V。此狀態在接下來之時段(8) 中，一直保持不變，直到輸入信號S1在時間(8)時再度轉變成 高電位狀態爲止。在時間（8)之後的操作方式爲以上過程之重 複。 驅動電路10的操作方式如下所述。輸入信號S1在從低 電位轉變成高電位的暫態中，會使傳輸信號S5中產生一漸升 之脈波，其最終將升至一特定之電位，此電位之値大於Vt， 但小於Vdd。反之，輸入信號S1在從高電位轉變成低電位的 暫態中，會使傳輸信號S5中產生一漸降之脈波’其最終將降 45- 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） —訂 線j (請先閲讀背面之注意事項再填寫本頁) 516959 33PFI.DOC/HWT/002 A7 B7 經濟部中央標率局負工消费合作社印装 五、發明説明（丨多） 低至一特定之電位，此電位之値大於接地端之電位，但小於 vt。傳輸信號S5中的這些脈波的脈寬D小於S1之暫態之間 的時間間隔。 接著將參佐第8圖說明接收電路12的操作方式。第8圖 中顯示與接收電路12相關之信號的波形時序圖，這些信號包 括參考電位VREF，所接收到之信號S6，和輸出信號S7。第 7圖中之括號內所示之標號（1)至(9)係代表各個不同之時間與 時段。 於最初之時，所接收到之信號S6係等於終端電位Vt的 1.5 V。如圖所示，輸出信號S7於最初之時爲低電位狀態，且 參考電位VREF之値爲1.6 V。此爲一穩定之狀態。低電位之 輸出信號S7會使得參考電位控制電路36中的選擇電路60將 V2 (1.6 V)選擇爲其輸出，亦即使得VREF等於V2。由於此 時S6的電位（1.5 V)低於VREF，因此差分放大器38會將輸 出信號S7保持爲低電位狀態。 當所接收到之信號S6在時間（1)從1.5 V升高至2.0 V之 時，其値會跨越過傳送至該差分放大器38的參考電位VREF (1.6 V)。當S6之電位升高至大於VREF之値的時候’差分放 大器38的輸出信號S7便會如圖所示’從低電位轉變成高電位 狀態。實際上S6開始升高之時間與S7開始升高之時間二者之 間有一點延遲’但爲了簡化圖式之說明’此延遲並未在圖式中 類示出來。 在時段(2)之中’當所接收到之信號S6持續保持爲2.0 V 之時，輸出信號S7會保持爲高電位狀態；此闻電位之輸出信 號S7會使得參考電位控制電路36中的選擇電路60將VI (1.4 A6- 纽適用中關家揉準KNS)A4^(2丨0X297公^ ：----------f-------?τ------線'. (請先聞讀背面之注意事項再填寫本頁) 1633PFI.DOC/HWT/002 A7 B7 五、發明説明（以） V)選擇爲其輸出’亦即使得VREF等於VI。如圖所示，S7 開始升高之時間與VREF開始降低之時間二者之間有一點延 遲。所接收到之信號S6開始升高之時間與VREF開始降低之 時間二者之間的總延遲時間必須小於脈寬D。 當所接收到之信號S6在時間（3)回復到等於終端電位之 1.5 V之時，其値不會跨越過參考電位VREF。這是由於此時 VREF已降至低於1.5 V。差分放大器38的輸出信號S7因此 仍保持爲高電位狀態。此S7爲高電位而VREF等於1.4 V的 狀態在接下來之時段(4)之中’只要所接收到之信號S6維持爲 1.5 V，將保持不變。 _當所接收到之信號S6在時間(5)降低至1.0 V之時，其値 會跨越過此時正在傳送至該差分放大器38的參考電位VREF (1.4 V)。當S6之電位降低至小於VREF之値的時候，差分放 大器38的輸出信號S7便會如圖所示，從高電位轉變成低電位 狀態。此處亦同樣將S6開姶降低之時間與S7開始降低之時間 二者之間之一點延遲忽略不計，以簡化圖式之說明。 在時段(6)之中，當所接收到之信號S6持續保持爲1.0 V 之時，輸出信號S7會保持爲低電位狀態；此低電位之輸出信 號S7會使得參考電位控制電路36中的選擇電路60再度將V2 (1.6 V)選擇爲其輸出，亦即使得VREF等於V2。S7開始降 低之時間與VREF開始升高之時間二者之間有一點延遲。所接 收到之信號S6開始降低之時間與VREF開始升高之時間二者 之間的總.延遲時間必須小於脈寬D。 當所接收到之信號S6在時間(7)回復到等於終端電位之 1.5 V之時，其値不會跨越過參考電位VREF。這是由於此時 4% 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -*

T 經濟部中央標準局貞工消费合作社印製 1633PFI.DOC/HWT/002 1633PFI.DOC/HWT/002 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（丨y) VREF已升高至大於1·5 V。差分放大器38的輸出信號S7因 此仍保持爲低電位狀態。此S7爲低電位而VREF等於1.6V的 狀態在接下來之時段(8)之中將保持不變，直到所接收到之信 號S6在時間(9)之後，再度升高爲止。在時間(9)之後的操作方 式爲以上過程之重複。 接收電路12的操作方式如下所述。當所接收到之信號S6 從終端電位之I.5 V升高至2.0 V之時，輸出信號S7會轉變成 高電位狀態，且此高電位狀態在S6回復至該終端電位之値之 後，仍然會保持不變。而當所接收到之信號S6從終端電位之 1.5 V降低至1.〇 V之時，輸出信號S7會轉變成低電位狀態， 且此低電位狀態在S6回復至該終端電位之値之後，仍然會保 持不變。此漸升之脈波和漸降之脈波通常會交替出現，因此 S6中每一個漸升之脈波會使得輸出信號S7產生一漸升之暫 態；而S6中每一個漸降之脈波則會使得輸出信號S7產生一漸 降之暫態。 以上之操作係以在二個參考電位VREF(亦即VI和V2)之 間作動態切換的方式來進行。此處僅需要二個參考電位便已足 夠。這是由於接收電路12可接收三個輸入信號(亦即2.0 V ’ 1.5 V，和 1.0 V)。 第9圖顯示將本發明第一實施例的電路用電腦作模擬測試 時所得到的結果。於此模擬測試中，傳輸線路14的長度假設 爲0.8公尺，其傳輸延遲假設爲每公尺6·7 ns (nanosecond)。 另假設延遲器42可提供一大約0.8 ns的延遲’且輸入之二進 位邏輯信號S1爲一頻率爲156 MHz的方波信號。 -18- (請先閲讀背面之注$項再填寫本頁) -* 本紙張尺度適用中國國家揉準（CNS > A4規格（210X297公釐） 經濟部中央樣準局員工消費合作社印裝 5169 5^PR D0C/HWT/002 A7 — B7 五、發明説明（丨b) 第9圖中的橫軸代表時間’單位n代表nanosecond。縱 軸則分別代表輸入之一進位邏輯信號S1，傳輸信號S5，所接 收到之信號S6 ,參考電位VREF，以及輸出信號S7的電位， 其單位爲伏特（volt);且縱軸另亦同時代表流經驅動電路1〇 之輸出端32的電流値，其單位爲毫安（miiHampere)。所有的 刻度比例均爲以線性(LIN)表示。 輸入之一進位邏輯is號S1中每一個暫態變換，無論是從 低電位變換至高電位，或是從高電位變換至低電位，均會使從 驅動電路10的輸出端32所輸出的傳輸信號S5中，立即產生 一個脈波。在不到6 ns之後’亦即在傳輸信號S5通過傳輸線 路14之後，在接收電路12的輸入端34處所接收到之信號S6 中會出現一對應之脈波。此脈波每一次出現，即會改變輸出信 號S7的邏輯準位。接收電路12所產生的輸出信號S7的波形 大致與輸入至驅動電路1〇的邏輯信號S1相同，但延遲了 6 ns 的時間。此介面電路因此可將邏輯信號從一第一積體電路4中 的第一邏輯電路2傳輸至一第二積體電路8中的第二邏輯電路 6 ° 在驅動電路10的輸出端32處所產生的電流1〇僅會在與 傳輸信號S5之脈波同時出現之1〇毫安脈波出現時，才會產 生。驅動電路10中的功率損耗量可利用公式P = l2R來計 算，其中P爲功率損耗量，I爲電流，而R爲電阻。在一漸升 之脈波出現之時’驅動電路1〇中由於有一 10毫安之電流流經 其中之PMOS電晶體30之130 Ω的開電阻，因此其在此瞬時 中的功率損耗爲13毫瓦（milliwatt);而在一漸降之脈波出現 之時，驅動電路10中由於有一相同値之電流流經NM〇S電晶 -19- 國國家標準（CNS ) A4規格（210X297公釐） I.--------A------訂------線 1 1 (請先閲讀背面之注意事項再填寫本頁) 1633PFI.DOC/HWT/002 A7 B7 五、發明説明（w) 體28之100 Ω的開電阻，因此其在此瞬時中的功率損耗爲10 毫瓦。除此以外的時間中，驅動電路10中幾乎不會消耗電 能。 同理，流經50 Ω之終端電阻16的電流僅在所接收到之 信號S6中之漸升及漸降脈波出現的期間，才會出現。這是由 於在其它時間翁，終端電阻16的兩端均等於終端電位Vt °在 這些脈波出現的時候，終端電阻16中的功率損耗爲5毫瓦； 而在其它時間，終端電阻16中便無功率損耗。 就習知之介面電路而言，如其以相同之3.3 V的電源電壓 操作，且具有相同之輸出電位1.0 V和2.0 V，相同之1.5 V 的終端電位，以及相同之50 Ω的終端電阻，則此習知之介面 電路之中，由於會持續產生一 10毫安之電流，因此其終端電 阻中將不停地消耗5毫瓦的電能，而在驅動電路中將不停地消 耗10毫瓦以上的電能。 在第一實施例中，由於電流僅在某些特定時間中才會產 生，而習知電路中則持續不停的產生，因此功率損耗量僅爲習 知電路的一小部分而已。減低之程度係與輸入之邏輯信號S1 的脈寬D和高低電位的變換頻率有關。但如果脈寬D未大於 S1之暫態之間的最小間隔時間的一半，則在此第一實施例的 電路中，縱使輸入之邏輯信號S1以最大之辱率來變換高低電 位，電流及功率損耗仍可至少再減低一半。 在接收電路12之中，有一小部分的直流電能會在差分放 大器38中消耗掉。但此部分之功率損耗與習知之低電壓變動 幅度的介面電路（low-voltage-swing interface circuits)相 -20- 本纸張尺度適用中國國家揉率（CNS ) A4規格（21〇X297公釐） I.--------Λ------訂------線-f 1 (請先閱讀背面之注意"項再填寫本頁) 經濟部中央標準局員工消费合作社印製 31695? 3PFI DOC/HWT/002 A7 B7 經濟部中央標準局負工消費合作社印裝 五、發明説明（丨？） 同。在第一實施例的電路中，參考電位控制電路36不會消耗 直流電能。 第一實施例的電路中的脈波波形在從第一積體電路4傳送 至第二積體電路8的過程中，不會產生很大的扭曲。這是由於 終端電阻16係與傳輸線路14的特性阻抗形成匹配，使得信號 不會在傳輸線路14的終端處產生反射。由於傳輸線路14中的

電壓變動幅度爲僅介於1.0 V與2.0 V之間(而非Ο V與3.3 V 之間）’因此可降低傳輸線路14中的傳輸信號對其它傳輸線路

所產生之干涉的程度。第一實施例的電路因此可提供與CCT 和其它低電壓變動幅度之高速信號傳輸介面電路相同之功效， 且更進一步可大幅減低電流及電能之消耗量。 與習知之低電壓變動幅度的介面電路比較，第一實施例 的電路中需增加的電路包括驅動電路10中的脈波產生器20以 及接收電路12中的參考電位控制電路36。如第2圖和第4圖 所示，脈波產生器20和參考電位控制電路36二者的電路組態 均非常簡單，因此增加這些電路並不會增加第一及第二積體電 路4，8的體積及製造成本。 習知之介面電路通常配置有三態控制電路，可用以將驅 動電路的輸出端設定爲高阻抗狀態，因此此輸出端亦可用來接 收從傳輸線路所傳送過來之信號。這些三態控制電路因此可使 同一端點同時作爲輸入端及輸出端。 然而這些習知之介面電路與第一實施例的電路不同之 處，在於習知之介面電路中的三態控制電路並不會在輸出信號 的時候，將輸出端設定爲高阻抗狀態。此外，如欲將輸出端在 輸入信號的時候設定至高阻抗狀態，則習知之介面電路中尙需 -2μ 本紙張尺度適用中國國家標準KNS ) Α4規格（ 210X297公釐) I--------Λ ------、tr------ί (請先閲讀背面之注$項再填寫本頁) 1633PFI.DOC/HWT/002 A7 B7 五、發明説明（if ) 要另外一個控制信號來作爲控制之用。而第一實施例的介面電 路則會自動將輸出端32設定至高阻抗狀態。 (請先閲讀背面之注意事項再填寫本頁) 以下將接著說明本發明的第二個實施例。 第二實施例中的傳輸及接收電路的電路結構均與第一實 施例相同，其相同的電路元件以下將以與第一實施例中相同之 標號表示。 請參閱第10圖，第二實施例與第一實施例不同的地方在 於第二實施例中將一輔助電源電位Vp連接至驅動電路10中的 PMOS電晶體30的源極。Vp之値小於驅動電路10之其它組 件和第一積體電路4所用的電源電壓Vdd。Vp可用任何方式 產生，例如由第一積體電路4的一外接電源所產生。以下的實 施例中，將假設Vdd爲3.3 V，而Vp爲2.0 V. 於第二實施例中，終端電位Vt，驅動電路10中的 NMOS電晶體28和PMOS電晶體30的開電阻値，以及接收 電路12中之參考電位控制電路36的參考電位VI和V2均比 第一實施例中的爲小。以下的實施例中，終端電位Vt爲1.0 V，NMOS電晶體28的開電阻値爲50 Ω，PMOS電晶體30 的開電阻値爲50 Ω，VI爲0.9 V，且V2爲1.1 V. 經濟部中央標準局貝工消费合作社印製 傳輸線路14的特性阻抗爲50 Ω，因此終端電阻之値亦 爲50 Ω。此與第一實施例相同。 第二實施例的操作方式與第一實施例相同，因此以下將 不再作詳細說明。但於第二實施例中，傳輸信號S5中的漸升 脈波係從1.0 V的終端電位升高至1.5 V的電位；而S5中的漸 降脈波係從1.0 V的終端電位降低至K0 V的電位。此些値可 -23- 本紙張尺度適用中國國家標率（CNS > A4規格（210X297公釐） 1633PFI. DOC/HWT/002 A7 B7 經濟部中央標準局貝工消费合作社印製 五、發明説明（2CI) 利用終端電阻値和NMOS電晶體28及PMOS電晶體30的開 電阻値(如上所述此均爲50 Ω)經計算而求得。 第二實施例因此具有與第一實施例相同之1伏特之電壓變 動幅度，但此處之電壓變動爲介於0.5 V與1.5 V之間，而非 介於1.0 V與2.0 V之間 第二實施例中的功率損耗量甚至比第一實施例還更低。 在終端電阻16中的功率損耗量則爲相同；這是因爲傳輸線路 中的信號波形變動幅度爲相同。但在驅動電路10中的功率損 耗量則可降得更低；這是因爲NMOS電晶體28和PMOS電晶 體30的開電阻値較小之故。明確而言，在傳輸一漸升脈波的 時候，第二實施例中的PMOS電晶體30僅消耗5毫瓦之電 能，而非如第一實施例中的13毫瓦。而在傳輸一漸降脈波的 時候，第二實施例中的NMOS電晶體28僅消耗5毫瓦之電 能，而非如第一實施例中的1〇毫瓦。 第二實施例的電路因此可提供與第一實施例相同之功 效，但可更進一步減低驅動電路10中的功率損耗量。雖然功 率損耗量更進一步減低，但卻不會減低操作速率；這是由於所 減低之輔助電源電位Vp僅傳送至PMOS電晶體30的源極， 而驅動電路10的其它電路元件則仍以正常之電源電壓Vdd來 操作。 以下將接著說明本發明的第三個實施例。 請參閱第11圖，第三實施例中的驅動電路10與第二實 施例中的電路結構大致相同，不同的地方在於此處將第二實施 例中的NAND閘24改換爲一 AND閘68，且PMOS電晶體 30改換爲一 NMOS電晶體70。AND閘68的輸出信號S9係 ^3- (請先閲讀背面之注$項再填寫本頁) -* r 乡-~ 本紙張尺度適用中國國家揉準（CNS > A4规格（210X297公釐） 1633PFI. DOC/HWT/002 A7 B7 五、發明説明（：丨） 傳送至NMOS電晶體70的蘭極。NMOS電晶體70的源極則 藕接至該輸出端32。NMOS電晶體70的汲極用以接收第二 實施例中所述的輔助電源電位VP ° 第三實施例中的接收電路12 ’傳輸線路14 ’終端電阻 16，和終端電位Vt均與第二實施例中的相同。終端電位的 値，NMOS電晶體28的開電阻，以及NMOS電晶體70的開 電阻均爲50 Ω。 第三實施例的操作方式與第二實施例不同的地方僅在於 漸升脈波的傳輸方式有所不同。當輸入之位邏輯信號S1在D 的期間(此時S1和S2均爲高電位狀態），會使AND閘68的輸 出信號亦轉變成高電位狀態，因此而將NM〇S電晶體70開啓 成爲導通狀態（on)。輸出端32處的輸出電位因此從1.0 V的 終端電位升高至1.5 V的電位。而當三態控制信號S2在D的 期間終止時，會轉變成低電位狀態，且AND閘68的輸出信號 亦成爲低電位狀態，因此而將NMOS電晶體70關閉成爲非導 通狀態（off)。輸出端32處的輸出電位因此回復到原來的1.0 V的終端電位。 第三實施例的電路因此可提供與第二實施例相同之功 效，但可更進一步使得驅動電路的體積簡縮小，並可防止 栓鎖現象（latchup)的發生。 第三實施例中的驅動電路10可以製作成具有較小之體 積：這是由於NMOS電晶體較PMOS電晶體具有一更大之載 體遷移率(carrier mobility)，及一更小之臨限電壓(threshold voltage)。就同一開電阻値而言，第三實施例中的NMOS電晶 •24· 本紙張尺度適用中國國家揉率（CNS > Α4規格（210X297公釐） _I — —訂 ...線( (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消費合作社印裝 1633PFI. DOC/HWT/002 1633PFI. DOC/HWT/002 經濟部中央揉準局員工消费合作社印装 A7 ___B7___ 五、發明説明P2·) 體70較第二實施例中的PMOS電晶體30具有一更小的閘極寬 度。 可防止栓鎖現象之能力的提升的原因如下所述。第一與 第二實施例中的NMOS電晶體28和PMOS電晶體30共同形 成一 PNPN之結構。在不正常之狀況下，例如傳輸線路上出現 一不正常之暫態電壓，此PNPN結構會作用爲一控流器 (thyristor)，並且被栓鎖在導通狀態（on)，因此可使一大電流 流經其間，並持續一段長時間。此可能引起之不正常的效應包 括鋁金屬連線之燒斷，PN接面之破壞，以及其它各種會使第 一積體電路4須被廢棄的損壞。 反之，第三實施例中用以驅動傳輸線路14的二個NMOS 電晶體28，70並不形成一PNPN之結構，因此不具有控流器 之作用，而可防止栓鎖現象的發生。 以下將接著說明本發明的第四個實施例。 第四個實施例具有與第一個實施例相同之驅動電路10， 但接收電路12中的參考電位控制電路36的電路結構則爲不 同。 請參閱第I2圖，第四個實施例中的參考電位控制電路36 包含二個閘電路72和74，二個電阻76和78，以及一CMOS 反相器80。第一閘電路72包含一第一NMOS電晶體82以及 一第一 NMOS電晶體84，其以串連方式連接於電源電壓vdd 與接地端之間。第二閘電路74則包含一第二PMOS電晶體86 以及一第二NMOS電晶體88，其同樣係以串連方式連接於 Vdd與接地端之間。 -25- 本紙張尺度適用中國國家標準（CNS ) A4規梢H〇X297公釐） !| — I H —-訂 -線一 (請先閲讀背面之注$項再填寫本頁) 3 i 6 9 萏寶3n D0C/HWT/002 經濟部中央標準局貝工消費合作社印製 五、發明説明（衫） 接收電路12的輸出信號S7係同時傳送至第一 NMOS電 晶體82和第一 NMOS電晶體84的閘極，並同時傳送至反相 器80。反相器80的輸出信號傳送至第二PMOS電晶體86和 第二NMOS電晶體88的閘極。第一 NMOS電晶體82和第一 NMOS電晶體84的汲極係同時藕接至第一電阻76的一端；而 第二PMOS電晶體86和第二NMOS電晶體88則同時藕接至 第二電阻78的一端。第一電阻76和第二電阻78的另一端則 同時藕接至一輸出節點90，並由此輸出節點90將參考電位 VREF輸出及傳送至差分放大器38。 以下有關第12圖之參考電位控制電路36的操作方式的 說明將假設Vdd爲3.3V，第一電阻76和第二電阻78的電阻 値均爲500 Ω，第一NMOS電晶體82的開電阻爲350 Ω， 第一NMOS電晶體84的開電阻爲200 Ω，第二PMOS電晶 體86的開電阻爲450 Ω，且第二NMOS電晶體88的開電阻 爲 300 Ω。 當接收電路12的輸出信號S7爲高電位狀態時，第一 NMOS電晶體82爲非導通狀態（off)，第一 NMOS電晶體84 爲導通狀態（on)，第二PMOS電晶體86爲導通狀態（on)，第 二NMOS電晶體88爲非導通狀態（off):使得參考電位VREF 此時係決定於第一 NMOS電晶體84的開電阻値，第一電阻76 和第二電阻78的電阻値，以及第二PMOS電晶體86的開電阻 値的比率。3.3 V之電源電壓Vdd係被分壓成以下之比 率:(450+500):(500+200) = 950:700，因此 VREF 爲 1_4 V。 當接收電路12的輸出信號S7爲低電位狀態時，第一 NMOS電晶體82爲導通狀態（on)，第一 NMOS電晶體84爲 ^6- . Λ- (請先閲讀背面之注意事項再填寫本頁) r

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St 本紙張尺度適用中國國家標準（CNS > A4現格（210X297公釐） 1633PFI.DOC/HWT/002 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（#) 非導通狀態（off)，第二PMOS電晶體86爲非導通狀態 (off)，第二NMOS電晶體88爲導通狀態（on);使得參考電位 VREF此時係決定於第一 NMOS電晶體82的開電阻値，第一 電阻76和第二電阻78的電阻値，以及第二NMOS電晶體88 的開電阻値的比率。3·3 V之電源電壓Vdd此時被分壓成以下 之比率:(350 + 500):(500+300) = 850:800，因此 VREF 爲 1.6 V。 第四實施例中的參考電位控制電路36因此與第一實施例 中的電路具有相同之功能，可在S7爲高電位狀態時，輸出1.4 V的參考電位VREF，且在S7爲低電位狀態時，輸出1.6 V 的參考電位VREF。第四實施例因此以一與第一實施例相同的 方式來接收傳輸信號。 但第四實施例中的參考電位控制電路36並不需要如第一 實施例中所需之參考電位VI和V2。如果在第一實施例中， VI和V2係由外部產生，則第四實施例中可使第二積體電路8 的輸入接腳（input pins)的數目得以減少。由於不需要配置提 供VI和V2所需的電源，因此可使用以安裝第二積體電路8 的印刷電路板的線路設計方式得以簡化。再者，由於不需要配 置將VI和V2傳送至參考電位控制電路36所需的線路，因此 可使第二積體電路8本身的設計方式亦得以簡化。這些線路上 的簡化可帶來更佳之成本效益。 爲了產生VREF，第四實施例中的參考電位控制電路36 須供應有DC電流，但此DC電流並不大。以上述之電阻値而 言，第四實施例中的參考電位控制電路36之中有一 2毫安的 電流在Vdd和接地端之間流動，消耗6.6毫瓦之功率。此電流 ^7- 本紙張尺度逋用中國國家樣準（€NS ) A4規格（210X29*7公釐） ---------^—— (請先閲讀背面之注意事項再填寫本頁) 、τ 1633PFI.DOC/HWT/002 1633PFI.DOC/HWT/002 經濟部中央標準局貝工消費合作社印装 A7 B7 五、發明説明（β) 及功率二者均比使驅動電路10傳送出短脈波的實施方式中所 產生之電流及功率爲低，因此第四實施例仍然比使用相同之電 壓値及相同之傳輸線路的習知介面電路，要消耗更低之電流及 更少之功率。 以上所述之各個實施例中所用的電壓値和其它數値均係 僅作爲舉例說明而已，其亦可作適當之改變，以合乎各種不同 的需求。 例如在第一實施例中，終端電位Vt可減低至1.0 V ;但 可藉由將PMOS電晶體30的開電阻値改設計成182 Ω，且將 NMOS電晶體28的開電阻値改設計成50 Ω，而使得其仍具 又有1伏特之電壓變動幅度。此將使漸升脈波從1.0 V升高爲 1.5 V，且使漸降脈波從1.〇 V降低爲0.5 V，變成與第二及 第三實施例中所用者相同。接收電路中的參考電位可設定爲任 何一介於I·5 V，1.0 V，和0.5 V之間的一中間値。參考電 位可設定爲與第二及第三實施例相同之1.1 V及0.9 V。 第四實施例中的參考電位控制電路36可藉由將第12圖 中所示的電阻及電晶體的電阻値改變而產生這些參考電位。假 設同樣使用3.3 V之電源電壓Vdd，且第一電阻76和第二電 阻78的電阻値均爲250 Ω，第一 NMOS電晶體82的開電阻 .値爲850 Ω，第一NMOS電晶體84的開電阻値爲200 Ω， 第二PMOS電晶體86的開電阻値爲950 Ω，第二NMOS電 晶體88的開電阻値爲300 Ω，則所得到之二個參考電位將分 別爲1」V及0.9 V。 於第二及第三實施例中，將傳輸線路14上之信號電位改 變的方法包括調整輔助電源電位Vp之値，以及調整終端電位 -28* 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐> (請先閱讀背面之注意事項再填寫本頁) -4 1633PFI.DOC/HWT/002 A7 B7 五、發明説明（讣）

Vt和NMOS電晶體28及PMOS電晶體30或NMOS電晶體 70的開電阻値。 於第一及第四實施例中，傳輸線路之1.0 V (低電位）， 1.5V (終端電位），以及2.0V (高電位)等電位係符合CTT介面 標準所建議之格式。但如以上之實施例所示，本發明亦可變更 爲符合其它低電壓變動幅度介面標準所建議之格式。 本發明並不限定爲使用於CMOS積體電路之中，亦可實 施於其它使用CMOS內部邏輯及雙極性（bipolar)輸出驅動器 (亦即所謂之Bi-CMOS電路)的積體電路之中。在此種積體電 路中，上述各個實施例中的NMOS電晶體28，PMOS電晶體 30 ，和NMOS電晶體70均爲雙極性電晶體（bipolar transistors)所取代。此外，本發明亦可實施於全部使用雙極 性邏輯電路的積體電路之中，例如電晶體對電晶體邏輯電路 (transistor-transistor logic，TTL)，或射極藉合邏輯電路 (emitter-coupled logic)。一般而言，本發明可實施於其中之 驅動電路10具有一推拉式（push-pull)電路組態的任何一種積 體電路之中。 本發明並不限定爲將二進位邏輯信號以單向方式從一積 體電路傳送至另一積體電路。如果在每一端之積體電路均配置 一驅動電路及一接收電路，則亦利用同一條傳輸線路作信號雙 向傳輸。此實施方式的一項特點爲在接收電路正在動作之時， 同一積體電路中的驅動電路僅只要將輸入至該驅動電路的二進 位邏輯信號保持爲一固定之邏輯準位，便可將其設定於高阻抗 狀態。此實施方式中並不需要額外之控制信號；這是由於驅動 電路本身即可產生其所需要之三態控制信號S2。 -29- (請先閲讀背面之注意事項再填寫本頁) -* 經濟部中央標準局貝工消费合作社印装 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 316獅 FI.DOC/HWT/002 A7 B7 經濟部中央揉準局貝工消费合作社印«. 五、發明説明（2/7) 本發明並不限定爲以單點對單點（point-to-point)的方式 在二個積體電路之間作二進位邏輯信號之傳輸，亦可爲以單點 對多點(P〇int-to-multipoint)的方式，將一個傳送信號之積體 電路以同一傳輸線路傳送至複數個接收信號之積體電路；或是 以匯流排傳輸線路（bus-type transmission line)的方式，將 複數個傳送信號之積體電路藕接至傳輸線路。 此外，本發明亦不限定爲利用以在單一片印刷電路板上 所安置之複數個積體電路之間作信號之傳輸，亦可利用以在任 何二個電子電路之間作二進位邏輯信號之傳輸。例如爲在不同 之印刷電路板上的積體電路之間，在一多晶片模組（multichip module) 中的不同晶片之間， 或在一單基底半導體積體電 路（monolithic semiconductor integrated circuit)中之不同的 組件之間。 驅動電路和接收電路亦不限定爲以上各個實施例所述之 電路組態。脈波產生器20，差分放大器38，和參考電位控制 電路亦不限定爲第2 ’ 3 ’ 4 ’和12圖所示之電路組態。接 收電路可爲任何可分辨二個不同之接收電位並可在依據順序接 收到的脈波而輸出一固定之邏輯準位的電路組態。 以上所述之各個實施例中，第二內部邏輯電路所接收到 的邏輯準位與第一內部邏輯電路所輸出者相同，但此介面電路 亦可作適當之變更，以將這些邏輯準位反相。 熟習介面電路及相關技術面者應可認知，其它未脫離本 發明所揭不之精神下所完成之等效改變或修飾均應包含在下述 之專利範圍內。 -30- 本紙張尺度適用中國國家標準（ CNS ) A4规格（210X297公釐） (請先閲讀背面之注$項再填寫本頁) 訂

Claims (1)

1633PF2.DOC/HWT/O02 第86103012號專利範鼦修正_ 句

修正曰期86.7.28 經濟部中央揉準局貝工消費合作社印装 六、申請專利範圍 1. 一種介面電路，可將二進位邏輯信號從一第一電子裝置 傳輸至一第二電子裝置，其組成元件包含： 一傳輸線路； 一驅動電路，其具有一輸出端藕接至該傳輸線路，用以從 該第一電子裝置接收該二進位邏輯信號；並在每一次該二進位 邏輯信號之電位降低時，從該輸出端處送出一具有第一電位之 一脈波；且在每一次該二進位邏輯信號之電位升高時，從該輸 出端處送出一具有第二電位之一脈波，該第二電位不等於該第 一電位；而在其它時間，則將該輸出端設定於一高阻抗狀態； 以及 一接收電路，藕接至該傳輸線路，用以在從該傳輸線路接 收到一第一電位之脈波時，輸出一第一邏輯準位至該第二電子 裝置；並保持該第一邏輯準位之輸出，直至該傳輸線路傳送來 一第二電位之脈波爲止；接著在從該傳輸線路接收到該第二電 位之脈波之時，輸出一第二邏輯準位至該第二電子裝置；並接 著保持該第二邏輯準位之輸出，直至該傳輸線路傳送來另一第 一電位之脈波爲止。 2. 如申請專利範圍第1項所述之介面電路，其中該第一電 位之脈波及該第二電位之脈波二者之延續時間不超過該二進位 邏輯信號之暫態之間最小間隔時間之一半。 3. 如申請專利範圍第1項所述之介面電路，其中該第一電 子裝置接收一接地電位及一電源電位，而該第—電位與該第二 電位二者之間的差値小於該接地電位與該電源電位二者之間的 差値。 本紙張又度適用中國國家標準（CNS ) Α4規格（210X297公釐） 一—^-- (請先Η讀背面之注意事項再4··寫本萸) 訂 A8 B8 C8 D8 31691§3§fid〇c/hwt/002 六、申請專利範圍 4. 如申請專利範圍第3項所述之介面電路，其中該第一 電位與該第二電位二者之間的差値小於該邏輯信號之高電位 與低電位二者之間的差値。 5. 如申請專利範圍第1項所述之介面電路，更進一步包 含： 一終端電阻，用以將該傳輸線路藕接至一特定之終端電 位。 6. 如申請專利範圍第5項所述之介面電路，其中該終端 電位的値介於該第一電位値與該第二電位値二者之間。 7. 如申請專利範圍第5項所述之介面電路，其中該傳輸 線路具有一特性阻抗，且該終端電阻之電阻値係與該特性阻抗 形成匹配。 8·如申請專利範圍第1項所述之介面電路，其中該第一 邏輯準位爲一高電位之邏輯信號，而該第二邏輯準位則爲一低 .電位之邏輯信號。 9.如申請專利範圍第1項所述之介面電路，其中該第一 邏輯準位爲一低電位之邏輯信號，而該第二邏輯準位則爲一高 電位之邏輯信號。 1〇·如申請專利範圍第1項所述之介面電路，其中該傳輸 線路係藕接至一第一積體電路’其中包含該第一電子裝置及該 驅動電路；且另藕接至一第二積體電路，其中包含該第二電子 裝置及該接收電路。 Π.如申請專利範圍第1項所述之介面電路，其中該傳輸 線路係藕接至一第一積體電路，其中包含該第一電子裝置及該 驅動電路：且另藕接至複數個第二積體電路，其中每一個第二 -32- 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X29*7公釐） Μ,------訂------線f (請先W讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 經濟部中央樣準局員工消費合作社印装 A8 1633PFI. DOC/HWT/002 B8 C8 - D8 ☆、申請專利範圍 積體電路均包含申請專利範圍第1項中所述之該第二電子裝置 及該接收電路。 12.如申請專利範圍第1項所述之介面電路，其中其中該 傳輸線路係藕接至複數個第一積體電路，其中每一個第一積體 電路均包含申請專利範圍第1項中所述之該第一電子裝置及該 驅動電路：且另藕接至一第二積體電路，其中包含該第二電子 裝置及該接收電路。 13· —種介面電路’可將一具有一第一邏輯準位及一第二 邏輯準位的二進位邏輯信號從一第一電子裝置傳輸至一第二電 子裝置，其組成元件包含： 一傳輸線路，其具有一第一終端與一第二終端，該傳輸 線路的終端具有一終端電位，該終端電位的値大於任何一個第 一電位，但小於任何一個第二電位； 一脈波產生器，藕接至該第一電子裝置，用以在每次該 二進位邏輯信號從第一邏輯準位轉變爲第二邏輯準位之後，以 及從第二邏輯準位轉變爲第一邏輯準位之後，立即輸出一具有 一特定延續時間之脈波信號； 一％ —驅動電路，藕接至該脈波產生器及該第一終端， 用以在被啓動之後，將該第一終端設定至第一電位；而該第一 驅動電路則係在該脈波信號輸出之時，若當時之二進位邏輯信 號爲第一邏輯準位，則被啓動；而其餘時間則被關閉； 一第二驅動電路，藕接至該脈波產生器及該第一終端， 用以在被啓動之後，將該第一終端設定至第二電位；而該第二 驅動電路則係在該脈波信號輸出之時，若當時之二進位邏輯信 號爲第二邏輯準位，則被啓動；而其餘時間則被關閉： -33- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） . i (請先閲讀背面之注意事項再填寫本頁) 、-* Γ 經濟部中央標準局貝工消費合作社印製 316^^IDOC/HWT/002 II — D8 申請專利範圍 一差分放大器，藕接至該第二終端及該第二電子裝置， 用以將該第二終端上之電位與一參考電位作比較；如果該第二 終端上之電位小於該參考電位，則該差分放大器輸出一第三邏 輯準位至該第二電子裝置，而如果該第二終端上之電位大於該 參考電位，則該差分放大器輸出一第四邏輯準位至該第二電子 裝置；以及 一參考電位控制電路，藕接至該差分放大器，用以在當 該差分放大器輸出該第三邏輯準位之時，將該參考電位之値設 定爲一介於該終端電位與該第二電位二者之間的中間値；而在 當該差分放大器輸出該第四邏輯準位之時，將該參考電位之値 設定爲一介於該終端電位與該第一電位二者之間的中間値。 M.如申請專利範圍第13項所述之介面電路，其中該第 一電子裝置’該脈波產生器，該第一驅動電路，以及該第二驅 動電路均係配置於一第一積體電路之內。 15. 如申請專利範圍第I4項所述之介面電路，其中該第 一積體電路的操作電位係爲一電源電位，且該電源電位之値大 於該第二電位。 16. 如申請專利範圍第15項所述之介面電路，其中該第 二驅動電路接收一第三電位，該第三電位之値爲介於該第二電 位與該電源電位二者之間之一中間値；該第二驅動電路可藉由 將該第一終端經由一特定之開電阻藕接至該第三電位，而將該 第一終端設定至該第二電位。 17. 如申請專利範圍第13項所述之介面電路，其中該第 一驅動電路係爲一NMOS電晶體。 -34- 本紙張尺度適用中國國家標準（CNS > M規格（2丨0><297公釐） ——— — — — — i —^訂 II 線-< (请先閱讀背面之注意事項再填寫本頁) 1633PFI. DOC/H WT/002 A8 B8 C8 D8 六、申請專利範圍 ’18.如申請專利範圍第13項所述之介面電路，其中該第 二驅動電路係爲一 PMOS電晶體。 19.如申請專利範圍第13項所述之介面電路，其中該第 二驅動電路係爲一 NMOS電晶體。 2〇.如申請專利範圍第13項所述之介面電路，其中該第 一驅動電路及該第二驅動電路二者均係爲雙極性電晶體。 21·如申請專利範圍第13項所述之介面電路，更進一步 包含： 一終端電阻，其電阻値係與該傳輸線路之特性阻抗形成 匹配；該傳輸線路係經由該終端電阻藕接至該終端電位。 22.如申請專利範圍第13項所述之介面電路，其中該參 考電位控制電路包含： 一輸出節點，用以將該參考電位經由其傳送至該差分放 大器； 一第一閘電路，其可在當該差分放大器輸出該第三邏輯 準位之時，將該輸出節點經由一第一電阻連接至一接地電位； 而在當該差分放大器輸出該第四邏輯準位之時，將該輸出節點 經由一第二電阻連接至一特定之正電位；以及 一第二閘電路，其可在當該差分放大器輸出該第四邏輯 準位之時，將該輸出節點經由一第三電阻連接至一接地電位； 而在當該差分放大器輸出該第三邏輯準位之時，將該輸出節點 經由一第四電阻連接至該正電位。 51/如申請專利範圍第22項所述之介面電路，其中 該第一閘電路包含一第一 PMOS電晶體和一第一 NMOS 電晶體，以串聯方式連接於該正電位與該接地電位之間；該第 -35- 本紙張尺度適用中國國家標牟（CNS > A4規格（210X29*7公嫠） n I I I^訂— I I I I 線 γ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印装 經濟部中央梯準局貝工消費合作社印製 1633PF2.DOC/HWT/002 go 第86103012號專利範圍修正頁 C8 修正日期明.7.28 _ D8 六、申請專利範圍 一 PMOS電晶體和第一 NM0S電晶體的開啓和關閉狀態係受該 差分放大器所輸出之邏輯準位所控制；且該第一 PM0S電晶體 和一第一 NMOS電晶體二者之汲極均係連接至該輸出節點；而 該第二閘電路則包含一第二PM0S電晶體和一第二 NM0S電晶體，以串聯方式連接於該正電位與該接地電位之 間；該第二PM0S電晶體和第二NM0S電晶體的開啓和關閉狀 態係受該差分放大器所輸出之邏輯準位所控制；且該第二 PM0S電晶體和第二NM0S電晶體二者之汲極均係連接至該輸 出節點。 24. 如申請專利範圍第22項所述之介面電路，其中該參考 電位控制電路更進一步包含： 一第一電阻，以串聯方式連接於該第一閘電路與該輸出節 點之間；以及 一第二電阻’以串聯方式連接於該第二閘電路與該輸出節 點之間。 25. 如申請專利範圍第22項所述之介面電路，其中該正電 位係取自該第二電子裝置之電源電位。 26·如申請專利範圍第I3項所述之介面電路，其中該差分 放大器，該參考電位控制電路，以及該第二電子裝#均係配置 於一第二積體電路之內。 27_如申請專利範圍第13項所述之介面電路，其中該第一 電位，第二電位，及終端電位均係符合一 CMOS.低電壓變動幅 度之介面標準。 36- I I I I I I I 裝 I 訂一~ I 線 ♦ „ (請先聞讀背面之注$項再棒寫本頁) 本紙張尺度逋用中國國家標準（CNS > A4規格（210X297公釐） 1633PF2.DOC/HWT/002 第86103012號專利範面修正頁 Α8 Β8 C8 D8 修正日期86,7,28 經濟部中央楳準局貝工消費合作社印装 7T、申請專利祀圍 28. 如申請專利範圍第13項所述之介面電路，其中該第一 電位，第二電位’及終踹電位均係符合一數位積體電路之中央 搭接終端低電位高速介面標準。 29. 如申請專利範圍第13項所述之介面電路，其中該第一 邏輯準位之電位係等於該第三邏輯準位之電位，且該第二邏輯 準位之電位則係等於該第四邏輯準位之電位。 30. 如申請專利範圍第13項所述之介面電路，其中該第一 邏輯準位之電位係等於該第四邏輯準位之電位，且該第二邏輯 準位之電位則係等於該第三邏輯準位之電位。 31. —種傳輸方法，可將二進位邏輯信號從一第一電子裝 置經由一傳輸線路傳送至一第二電子裝置，該傳輸線路具有一 第一終端連接至該第一電子裝置及一第二終端連接至該第二電 子裝置，該傳輸方法之步驟包含： 在每次該二進位邏輯信號由高電位降至低電位之時，將一 第一電位之脈波從該第一終端傳送出來： 在每次該二進位邏輯信號由低電位升至高電位之時，將一 第二電位之脈波從該第一終端傳送出來；其中 第二電位之値不同於第一電位之値； 在該二進位邏輯信號之電位無改變之時’將該第〜終端設 定於一高阻抗狀態； 在該第二終端接收到一第一電位之脈波之時’將〜第〜邏 輯準位輸送出來，並將該第一邏輯準位傳送至該第二電子裝 置；並將該第一邏輯準位之輸出一直保持至該第二終端接收到 一第二電位之脈波之時爲止；以及 --.-------^------,玎------.41 f - (請先聞讀背面之注意事項ΐ-填寫本頁} 本纸張尺度適用中國國家揉準（CNS ) Α4規格（210X297公釐） 經濟？央標準局貝X消費合作社印裝 1633PFI.DOC/HWT/002 38 C8 - D8 六、申請專利範圍 在該第二終端接收到一第二電位之脈波之時，將一第二 邏輯準位輸送出來，並將該第二邏輯準位傳送至該第二電子裝 置；並將該第二邏輯準位之輸出一直保持至該第二終端接收到 —第一電位之脈波之時爲止。 32. 如申請專利範圍第項所述之傳輸方法，其中該第 一電位之脈波及該第二電位之脈波二者之延續時間不超過該二 進位邏輯信號之暫態之間最小間隔時間之一半。 33. 如申請專利範圍第31項所述之傳輸方法，其中該第 一電子裝置接收一接地電位及一電源電位，而該第一電位與該 第二電位二者之間的差値小於該接地電位與該電源電位二者之 間的差値。 34·如申請專利範圍第33項所述之傳輸方法，其中該第 一電位與該第二電位二者之間的差値小於該邏輯信號之高電 位與低電位二者之間的差値。 35. 如申請專利範圍第31項所述之傳輸方法，更進一步 包含以下步驟： 將該傳輸線路之終端電位設定至一特定値，此特定値介 於該第一電位之値與該第二電位之値二者之間。 36. 如申請專利範圍第35項所述之傳輸方法，其中該傳 輸線路具有一特性阻抗，且該傳輸線路之終端藕接至一與該特 .性阻抗形成匹配之一電阻。 如申請專利範圍第31項所述之傳輸方法，更進一步 .包含以下步驟： 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公ϋ I--------Λ-------訂------線-ί 1 (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 1633PFI.DOC/H\Arr/002 316959 六'、申請專利範圍 將該第二終端上之電位與一參考電位作比較；如果該第 一終細上之電位與該參考電位之差値爲一特定値時，則將該第 一邏輯準位及第二邏輯準位傳送至該第二電子裝置：以及 根據輸送至該第二電子裝置的邏輯準位，將該參考電位 作對應之改變。 38·如申請專利範圍第31項所述之傳輸方法，其中該第 一邏輯準位爲一低電位之邏輯信號，而該第二邏輯準位則爲一 高電位之邏輯信號。 39.如申請專利範圍第31項所述之傳輸方法，其中該第 一邏輯準位爲一高電位之邏輯信號，而該第二邏輯準位則爲一 低電位之邏輯信號。 I--------r ! (請先聞讀背面之注意事項再填寫本頁) 訂 線f 經濟部中央標準局男工消費合作社印装 •39· 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）