JPH10107208A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10107208A JPH10107208A JP8259480A JP25948096A JPH10107208A JP H10107208 A JPH10107208 A JP H10107208A JP 8259480 A JP8259480 A JP 8259480A JP 25948096 A JP25948096 A JP 25948096A JP H10107208 A JPH10107208 A JP H10107208A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【課題】 配線の遅延を可及的に小さくすることを可能
にする。 【解決手段】 第１の極性とこの第１の極性と異なる２
つの極性からなる一対の信号線を少なくとも２組備え、
第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第２の極性の信号線が配置され、この第１の組
の第２の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置され、ていることを特徴とする。
にする。 【解決手段】 第１の極性とこの第１の極性と異なる２
つの極性からなる一対の信号線を少なくとも２組備え、
第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第２の極性の信号線が配置され、この第１の組
の第２の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置され、ていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するもので、特に差動信号配線あるいは相補信号配
線のレイアウトに使用されるものである。
に関するもので、特に差動信号配線あるいは相補信号配
線のレイアウトに使用されるものである。
【０００２】
【従来の技術】一般に差動信号は、同相ノイズに強いこ
とから小振幅信号の伝送に適する。比例縮小則の効かな
い長い配線（例えばバス）を高速化、あるいは低電力化
するには、信号を小振幅で受信したり送信したりするの
が有効であるが、その場合は差動信号にしてノイズに強
くすることが望ましい。
とから小振幅信号の伝送に適する。比例縮小則の効かな
い長い配線（例えばバス）を高速化、あるいは低電力化
するには、信号を小振幅で受信したり送信したりするの
が有効であるが、その場合は差動信号にしてノイズに強
くすることが望ましい。
【０００３】一方相補信号は、いろいろな回路で使われ
る。例えば、メモリーのデコーダ回路の部分デコード後
の信号や、相補パストランジスタ回路や、２線式非同期
回路などである。
る。例えば、メモリーのデコーダ回路の部分デコード後
の信号や、相補パストランジスタ回路や、２線式非同期
回路などである。
【０００４】ところで、微細化したときにゲートなどの
回路遅延時間に比べて配線遅延時間はそれ程小さくなら
ない。今後は配線遅延がチップの性能を決める大きな要
因の一つになる。更に、微細化に伴い左右の信号線との
容量結合によるクロストークノイズが増大する。その結
果、信号伝搬時間が左右の信号線の干渉を受けてばらつ
くことになり、信号の到達時刻を正しく把握できないの
で、その先でラッチのセットアップ時間やホールド時間
の条件を満たすように設計することが困難になる。
回路遅延時間に比べて配線遅延時間はそれ程小さくなら
ない。今後は配線遅延がチップの性能を決める大きな要
因の一つになる。更に、微細化に伴い左右の信号線との
容量結合によるクロストークノイズが増大する。その結
果、信号伝搬時間が左右の信号線の干渉を受けてばらつ
くことになり、信号の到達時刻を正しく把握できないの
で、その先でラッチのセットアップ時間やホールド時間
の条件を満たすように設計することが困難になる。
【０００５】一例として、１５ｍｍ長、０．４μｍ幅、
０．４μｍ間隔の配線を使った４ビットの差動（あるい
は相補）信号の伝送を考える。配線の抵抗値Ｒが約２ｋ
Ω、対接地容量Ｃｖと左右の配線間容量Ｃｈが共に約１
ｐＦである。以下では、簡単のためＲ＝２ｋΩ、Ｃｖ＝
Ｃｈ＝Ｃ＝１ｐＦとする。
０．４μｍ間隔の配線を使った４ビットの差動（あるい
は相補）信号の伝送を考える。配線の抵抗値Ｒが約２ｋ
Ω、対接地容量Ｃｖと左右の配線間容量Ｃｈが共に約１
ｐＦである。以下では、簡単のためＲ＝２ｋΩ、Ｃｖ＝
Ｃｈ＝Ｃ＝１ｐＦとする。
【０００６】従来は、信号配線を図９に示すようにレイ
アウトした。このレイアウトを 配線レイアウト｛１Ｎ，１Ｐ，２Ｎ，２Ｐ，３Ｎ，３
Ｐ，４Ｎ，４Ｐ｝ と表記する。例えば１Ｐは第１ビットの正転信号配線を
表し１Ｎは第１ビットの反転信号配線を表す。また、例
えば第１ビットの信号をｄ１と表記する。また、信号が
低レベルから高レベルに遷移する状態を＋１と表記し、
信号が高レベルから低レベルに遷移する状態を−１と表
記し、信号遷移が起こらない（高レベルもしくは低レベ
ルのまま変化しない）状態を０と表記する。
アウトした。このレイアウトを 配線レイアウト｛１Ｎ，１Ｐ，２Ｎ，２Ｐ，３Ｎ，３
Ｐ，４Ｎ，４Ｐ｝ と表記する。例えば１Ｐは第１ビットの正転信号配線を
表し１Ｎは第１ビットの反転信号配線を表す。また、例
えば第１ビットの信号をｄ１と表記する。また、信号が
低レベルから高レベルに遷移する状態を＋１と表記し、
信号が高レベルから低レベルに遷移する状態を−１と表
記し、信号遷移が起こらない（高レベルもしくは低レベ
ルのまま変化しない）状態を０と表記する。
【０００７】第２ビットの信号が低レベルから高レベル
に遷移する（ｄ２＝＋１）状態を考え、左右に隣接する
第１ビット信号（ｄ１）と第３ビット信号（ｄ３）の信
号遷移の全ての組み合わせを考えたとき、各信号線の遷
移状態と、左右の配線との容量結合を考慮した第２ビッ
ト線（２Ｎと２Ｐ）の等価容量（Ｃ２ＮとＣ２Ｐ）と、
シングルエンド信号伝搬遅延時間（τ２Ｎとτ２Ｐ）と
差動信号伝搬遅延時間（τ差動）を計算した結果を表１
に示す。
に遷移する（ｄ２＝＋１）状態を考え、左右に隣接する
第１ビット信号（ｄ１）と第３ビット信号（ｄ３）の信
号遷移の全ての組み合わせを考えたとき、各信号線の遷
移状態と、左右の配線との容量結合を考慮した第２ビッ
ト線（２Ｎと２Ｐ）の等価容量（Ｃ２ＮとＣ２Ｐ）と、
シングルエンド信号伝搬遅延時間（τ２Ｎとτ２Ｐ）と
差動信号伝搬遅延時間（τ差動）を計算した結果を表１
に示す。
【０００８】
【表１】 容量の計算は、左右の隣り合う数字との差の絶対値に１
を足して求める。単位はＣ換算（ここでは１ｐＦ）であ
る。計算方法の根拠は、例えば自分が＋１のとき、隣り
が＋１だと隣りとの容量結合は無いのと等しくなり、隣
りが０だと隣りとの容量結合はＣと等しくなり、隣りが
−１だと隣りとの容量結合は２Ｃと等しくなるからであ
る。最後に１を足したのは常に対接地容量Ｃがあるから
である。今、例えば第１ビットの信号ｄ１が＋１、第２
ビットの信号ｄ２が＋１、第３ビットの信号ｄ３が＋１
のとき（表１の最初の行に対応する）の第２ビットの反
転信号配線２Ｎの容量Ｃ２Ｎを求めることを考える。
を足して求める。単位はＣ換算（ここでは１ｐＦ）であ
る。計算方法の根拠は、例えば自分が＋１のとき、隣り
が＋１だと隣りとの容量結合は無いのと等しくなり、隣
りが０だと隣りとの容量結合はＣと等しくなり、隣りが
−１だと隣りとの容量結合は２Ｃと等しくなるからであ
る。最後に１を足したのは常に対接地容量Ｃがあるから
である。今、例えば第１ビットの信号ｄ１が＋１、第２
ビットの信号ｄ２が＋１、第３ビットの信号ｄ３が＋１
のとき（表１の最初の行に対応する）の第２ビットの反
転信号配線２Ｎの容量Ｃ２Ｎを求めることを考える。
【０００９】第２ビットの反転信号配線２Ｎは、第１ビ
ットの正転信号配線１Ｐとの間の容量が２Ｃ（＝Ｃ−
（−Ｃ））であり、第２ビットの正転信号配線２Ｐとの
間の容量が２Ｃ（＝Ｃ−（−Ｃ））であり、対接地容量
がＣであるから５Ｃ（＝２Ｃ＋２Ｃ＋Ｃ）となる。した
がって、表１上では５となる。
ットの正転信号配線１Ｐとの間の容量が２Ｃ（＝Ｃ−
（−Ｃ））であり、第２ビットの正転信号配線２Ｐとの
間の容量が２Ｃ（＝Ｃ−（−Ｃ））であり、対接地容量
がＣであるから５Ｃ（＝２Ｃ＋２Ｃ＋Ｃ）となる。した
がって、表１上では５となる。
【００１０】遅延時間の計算は、シングルエンド信号の
場合、振幅の５０％まで遷移する時間を抵抗と容量の積
で求める。例えば容量が５Ｃのときは５ＲＣとなり５．
００と表記される。遅延時間の単位はＲＣ換算（ここで
は２ｎｓ）である。５ＲＣは１０ｎｓになる。一方、差
動信号の遅延時間は、
場合、振幅の５０％まで遷移する時間を抵抗と容量の積
で求める。例えば容量が５Ｃのときは５ＲＣとなり５．
００と表記される。遅延時間の単位はＲＣ換算（ここで
は２ｎｓ）である。５ＲＣは１０ｎｓになる。一方、差
動信号の遅延時間は、
【００１１】
【数１】 で求められる。この式は、振幅が５０％まで遷移する時
間がＲ・Ｃ２ＮとＲ・Ｃ２Ｐの二つの差動信号が交差す
る時間を信号波形が直線であると仮定して解くことで求
まる。この場合も遅延時間の単位はＲＣ換算である。
間がＲ・Ｃ２ＮとＲ・Ｃ２Ｐの二つの差動信号が交差す
る時間を信号波形が直線であると仮定して解くことで求
まる。この場合も遅延時間の単位はＲＣ換算である。
【００１２】
【発明が解決しようとする課題】表１より、遅延時間は
隣接信号の干渉で３ＲＣから５ＲＣまでばらつくことが
分かる。例えば、隣の信号が同相の場合は、隣から加速
される形になり、遅延時間は短くなる。逆に、隣の信号
が逆相の場合は、隣から減速される形になり、遅延時間
は長くなる。最も遅延時間が長くなる場合でも回路が正
しく動作するように設計しなければならないので、配線
の遅延時間は、この場合最も遅くなる５ＲＣ（＝５０ｎ
ｓｅｃ）と考えるべきである。またこのように信号伝搬
時間が左右の信号の干渉を受けてばらつくことで、信号
の到達時刻を正しく把握できなくなり、その結果、その
先でラッチのセットアップ時間やホールド時間の条件を
満たすように設計することが困難になる。
隣接信号の干渉で３ＲＣから５ＲＣまでばらつくことが
分かる。例えば、隣の信号が同相の場合は、隣から加速
される形になり、遅延時間は短くなる。逆に、隣の信号
が逆相の場合は、隣から減速される形になり、遅延時間
は長くなる。最も遅延時間が長くなる場合でも回路が正
しく動作するように設計しなければならないので、配線
の遅延時間は、この場合最も遅くなる５ＲＣ（＝５０ｎ
ｓｅｃ）と考えるべきである。またこのように信号伝搬
時間が左右の信号の干渉を受けてばらつくことで、信号
の到達時刻を正しく把握できなくなり、その結果、その
先でラッチのセットアップ時間やホールド時間の条件を
満たすように設計することが困難になる。
【００１３】本発明は上記事情を考慮してなされたもの
であって、差動信号配線や相補信号配線等の配線の遅延
時間を短くすることのできる半導体集積回路装置を提供
することを目的とする。
であって、差動信号配線や相補信号配線等の配線の遅延
時間を短くすることのできる半導体集積回路装置を提供
することを目的とする。
【００１４】
【課題を解決するための手段】本発明による半導体集積
回路装置の第１の態様は、第１の極性とこの第１の極性
と異なる２つの極性からなる一対の信号線を少なくとも
２組備え、第１の組の信号線のうちの第１の極性の信号
線の隣りに第２の組の信号線のうちの第１の極性の信号
線が配置され、この第２の組の第１の極性の信号線の隣
りに前記第１の組の第２の極性の信号線が配置され、こ
の第１の組の第２の極性の信号線の隣りに前記第２の組
の第２の極性の信号線が配置され、ていることを特徴と
する。
回路装置の第１の態様は、第１の極性とこの第１の極性
と異なる２つの極性からなる一対の信号線を少なくとも
２組備え、第１の組の信号線のうちの第１の極性の信号
線の隣りに第２の組の信号線のうちの第１の極性の信号
線が配置され、この第２の組の第１の極性の信号線の隣
りに前記第１の組の第２の極性の信号線が配置され、こ
の第１の組の第２の極性の信号線の隣りに前記第２の組
の第２の極性の信号線が配置され、ていることを特徴と
する。
【００１５】また、本発明による半導体集積回路装置の
第２の態様は、第１の極性とこの第１の極性と異なる２
つの極性からなる一対の信号線を少なくとも２組備え、
第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第２の極性の信号線が配置され、この第１の組
の第２の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置される第１の信号線束部と、前記第１
の組の信号線のうちの第２の極性の信号線の隣りに前記
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第１の極性の信号線が配置され、この第１の組
の第１の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置される第２の信号線束部と、が前記信
号線にひねりを入れることで少なくとも１回以上交互に
接続されていることを特徴とする。
第２の態様は、第１の極性とこの第１の極性と異なる２
つの極性からなる一対の信号線を少なくとも２組備え、
第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第２の極性の信号線が配置され、この第１の組
の第２の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置される第１の信号線束部と、前記第１
の組の信号線のうちの第２の極性の信号線の隣りに前記
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第１の極性の信号線が配置され、この第１の組
の第１の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置される第２の信号線束部と、が前記信
号線にひねりを入れることで少なくとも１回以上交互に
接続されていることを特徴とする。
【００１６】また、本発明による半導体集積回路装置の
第３の態様は、第１の極性とこの第１の極性と異なる２
つの極性からなる一対の信号線を少なくとも２組備え、
第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第２の極性の信号線が配置され、この第１の組
の第２の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置される第１の信号線束部と、前記第１
の組の信号線のうちの第２の極性の信号線の隣りに第２
の組の信号線のうちの第１の極性の信号線が配置され、
この第２の組の第１の極性の信号線の隣りに前記第１の
組の第１の極性の信号線が配置され、この第１の組の第
１の極性の信号線の隣りに前記第２の組の第２の極性の
信号線が配置される第２の信号線束部と、前記第１の組
の信号線のうちの第２の極性の信号線の隣りに第２の組
の信号線のうちの第２の極性の信号線が配置され、この
第２の組の第２の極性の信号線の隣りに前記第１の組の
第１の極性の信号線が配置され、この第１の組の第１の
極性の信号線の隣りに前記第２の組の第１の極性の信号
線が配置される、第３の信号線束部と、前記第１の組の
信号線のうちの第１の極性の信号線の隣りに第２の組の
信号線のうちの第２の極性の信号線が配置され、この第
２の組の第２の極性の信号線の隣りに前記第１の組の第
２の極性の信号線が配置され、この第１の組の第２の極
性の信号線の隣りに前記第２の組の第１の極性の信号線
が配置される第４の信号線束部と、が前記信号線にひね
りを入れることで少なくとも１回交互に接続されている
ことを特徴とする。
第３の態様は、第１の極性とこの第１の極性と異なる２
つの極性からなる一対の信号線を少なくとも２組備え、
第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第２の極性の信号線が配置され、この第１の組
の第２の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置される第１の信号線束部と、前記第１
の組の信号線のうちの第２の極性の信号線の隣りに第２
の組の信号線のうちの第１の極性の信号線が配置され、
この第２の組の第１の極性の信号線の隣りに前記第１の
組の第１の極性の信号線が配置され、この第１の組の第
１の極性の信号線の隣りに前記第２の組の第２の極性の
信号線が配置される第２の信号線束部と、前記第１の組
の信号線のうちの第２の極性の信号線の隣りに第２の組
の信号線のうちの第２の極性の信号線が配置され、この
第２の組の第２の極性の信号線の隣りに前記第１の組の
第１の極性の信号線が配置され、この第１の組の第１の
極性の信号線の隣りに前記第２の組の第１の極性の信号
線が配置される、第３の信号線束部と、前記第１の組の
信号線のうちの第１の極性の信号線の隣りに第２の組の
信号線のうちの第２の極性の信号線が配置され、この第
２の組の第２の極性の信号線の隣りに前記第１の組の第
２の極性の信号線が配置され、この第１の組の第２の極
性の信号線の隣りに前記第２の組の第１の極性の信号線
が配置される第４の信号線束部と、が前記信号線にひね
りを入れることで少なくとも１回交互に接続されている
ことを特徴とする。
【００１７】また本発明による半導体集積回路装置の第
４の態様は、第一正転信号線と、この第一正転信号線の
隣に付設された第二正転信号線と、この第二正転信号線
の隣に付設された第一反転信号線と、この第一反転信号
線の隣に付設された第二反転信号線とを有することを特
徴とする。
４の態様は、第一正転信号線と、この第一正転信号線の
隣に付設された第二正転信号線と、この第二正転信号線
の隣に付設された第一反転信号線と、この第一反転信号
線の隣に付設された第二反転信号線とを有することを特
徴とする。
【００１８】また本発明による半導体集積回路装置の第
５の態様は、第一反転信号線と、この第一反転信号線の
隣に付設された第二正転信号線と、この第二正転信号線
の隣に付設された第一正転信号線と、この第一正転信号
線の隣に付設された第二反転信号線とを有することを特
徴とする。
５の態様は、第一反転信号線と、この第一反転信号線の
隣に付設された第二正転信号線と、この第二正転信号線
の隣に付設された第一正転信号線と、この第一正転信号
線の隣に付設された第二反転信号線とを有することを特
徴とする。
【００１９】また本発明による半導体集積回路装置の第
６の態様は、第４の態様の半導体集積回路装置と、第５
の態様の半導体集積回路装置とを、前記第一正転信号線
と、前記第一反転信号線とを所定箇所で交差させて各々
の信号線が接続されていることを特徴とする。
６の態様は、第４の態様の半導体集積回路装置と、第５
の態様の半導体集積回路装置とを、前記第一正転信号線
と、前記第一反転信号線とを所定箇所で交差させて各々
の信号線が接続されていることを特徴とする。
【００２０】また本発明による半導体集積回路装置の第
７の態様は、第６の態様の半導体集積回路装置におい
て、交差を複数回有することを特徴とする。
７の態様は、第６の態様の半導体集積回路装置におい
て、交差を複数回有することを特徴とする。
【００２１】また本発明による半導体集積回路装置の第
８の態様は、第７の態様の半導体集積回路装置におい
て、交差を等間隔で有することを特徴とする。
８の態様は、第７の態様の半導体集積回路装置におい
て、交差を等間隔で有することを特徴とする。
【００２２】また本発明による半導体集積回路装置の第
９の態様は、第一間隔毎に交差を繰り返し有する第一正
転信号線と第一反転信号線とからなる第一配線対と、第
二間隔毎に交差を繰り返し有する第二正転信号線と第二
反転信号線とからなる第二配線対を有し、前記第一正転
信号線と前記第一反転信号線との間に前記第二正転信号
線または前記第二反転信号線が付設されることを特徴と
する。
９の態様は、第一間隔毎に交差を繰り返し有する第一正
転信号線と第一反転信号線とからなる第一配線対と、第
二間隔毎に交差を繰り返し有する第二正転信号線と第二
反転信号線とからなる第二配線対を有し、前記第一正転
信号線と前記第一反転信号線との間に前記第二正転信号
線または前記第二反転信号線が付設されることを特徴と
する。
【００２３】また本発明による半導体集積回路装置の第
１０の態様は、第９の態様の半導体集積回路装置におい
て、前記第一間隔と前記第二間隔とは等しいことを特徴
とする。
１０の態様は、第９の態様の半導体集積回路装置におい
て、前記第一間隔と前記第二間隔とは等しいことを特徴
とする。
【００２４】また本発明による半導体集積回路装置の第
１１の態様は、第１０の態様の半導体集積回路装置にお
いて、前記第一配線対の交差点の中間点に前記第二配線
対の交差点が付設されることを特徴とする。
１１の態様は、第１０の態様の半導体集積回路装置にお
いて、前記第一配線対の交差点の中間点に前記第二配線
対の交差点が付設されることを特徴とする。
【００２５】また本発明による半導体集積回路装置の第
１２の態様は、第４，第５または第９の態様のいずれか
の半導体集積回路装置において、前記第一正転信号線
と、前記第一反転信号または前記第二正転信号または前
記第二反転信号との距離と、前記第一反転信号と、前記
第二正転信号線または第二反転信号線との距離と、第二
正転信号線と、第二反転信号線との距離とは等しいこと
を特徴とする。
１２の態様は、第４，第５または第９の態様のいずれか
の半導体集積回路装置において、前記第一正転信号線
と、前記第一反転信号または前記第二正転信号または前
記第二反転信号との距離と、前記第一反転信号と、前記
第二正転信号線または第二反転信号線との距離と、第二
正転信号線と、第二反転信号線との距離とは等しいこと
を特徴とする。
【００２６】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。本発明による半導体集積回路装置の第１
の実施の形態の構成を図１に示す。この実施の形態の半
導体集積回路装置は、正転信号および反転信号を送信す
るための一対の信号線を複数組有している。第１の一対
の信号線を１Ｐ，１Ｎとし、第２の一対の信号線を２
Ｐ，２Ｎとし、第３の一対の信号線を３Ｐ，３Ｎとし、
第４の一対の信号線を４Ｐ，４Ｎとしたとき、本実施の
形態の半導体集積回路装置においては、上記配線が１
Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐの順の
配置となるようにレイアウトされている（図１参照）。
この配線レイアウトをパターン［Ｉ］と呼び、［Ｉ］
｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐ｝
と表記する。
して説明する。本発明による半導体集積回路装置の第１
の実施の形態の構成を図１に示す。この実施の形態の半
導体集積回路装置は、正転信号および反転信号を送信す
るための一対の信号線を複数組有している。第１の一対
の信号線を１Ｐ，１Ｎとし、第２の一対の信号線を２
Ｐ，２Ｎとし、第３の一対の信号線を３Ｐ，３Ｎとし、
第４の一対の信号線を４Ｐ，４Ｎとしたとき、本実施の
形態の半導体集積回路装置においては、上記配線が１
Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐの順の
配置となるようにレイアウトされている（図１参照）。
この配線レイアウトをパターン［Ｉ］と呼び、［Ｉ］
｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐ｝
と表記する。
【００２７】このとき隣接配線との容量結合を考慮した
配線の等価容量や遅延時間を計算した結果を次の表２に
示す。
配線の等価容量や遅延時間を計算した結果を次の表２に
示す。
【００２８】
【表２】 配線２Ｎは、相補信号の配線１Ｎと配線１Ｐに挟まれて
＋１と−１のクロストークがキャンセルされ、その結
果、常に３ＲＣで遷移する。一方配線２Ｐは、互いに無
関係な配線１Ｐと配線３Ｎに挟まれるので、遅延時間は
ＲＣから５ＲＣまで大きくばらつく。例えば、左右両方
が配線２Ｐと同相の場合は、両隣りから加速される形に
なり遅延時間は最も短くなる。逆に、左右両方が配線２
Ｐと逆相の場合は、両隣りから減速される形になり遅延
時間は最も長くなる。ところが、結局τ２Ｎが速くな
り、差動信号の遅延時間は、１．５０ＲＣから３．８０
ＲＣとなり、図９に示す従来技術の場合に比べて速くな
っている。
＋１と−１のクロストークがキャンセルされ、その結
果、常に３ＲＣで遷移する。一方配線２Ｐは、互いに無
関係な配線１Ｐと配線３Ｎに挟まれるので、遅延時間は
ＲＣから５ＲＣまで大きくばらつく。例えば、左右両方
が配線２Ｐと同相の場合は、両隣りから加速される形に
なり遅延時間は最も短くなる。逆に、左右両方が配線２
Ｐと逆相の場合は、両隣りから減速される形になり遅延
時間は最も長くなる。ところが、結局τ２Ｎが速くな
り、差動信号の遅延時間は、１．５０ＲＣから３．８０
ＲＣとなり、図９に示す従来技術の場合に比べて速くな
っている。
【００２９】次に本発明による半導体集積回路装置の第
２の実施の形態の構成を図２に示す。この実施の形態の
半導体集積回路装置は、図１に示す第１の実施の形態の
半導体集積回路装置において、配線レイアウト｛１Ｎ，
２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐ｝を途中で
ひねり、配線１Ｎと配線１Ｐの位置および配線３Ｎと配
線３Ｐの位置を入れ換え、配線レイアウト｛１Ｐ，２
Ｎ，１Ｎ，２Ｐ，３Ｐ，４Ｎ，３Ｎ，４Ｐ｝としたもの
である。したがって前半部の配線レイアウトはパターン
［Ｉ］であり、後半部の配線レイアウトをパターン［I
I］と呼び［II］｛１Ｐ，２Ｎ，１Ｎ，２Ｐ，３Ｐ，４
Ｎ，３Ｎ，４Ｐ｝と表記する。すると、この実施の形態
の半導体集積回路装置はパターン［Ｉ］とパターン［I
I］の結合したものとなる。この実施の形態のレイアウ
トを 配線レイアウト［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３
Ｎ，４Ｎ，３Ｐ，４Ｐ｝＋［II］｛１Ｐ，２Ｎ，１Ｎ，
２Ｐ，３Ｐ，４Ｎ，３Ｎ，４Ｐ｝ と表記する。
２の実施の形態の構成を図２に示す。この実施の形態の
半導体集積回路装置は、図１に示す第１の実施の形態の
半導体集積回路装置において、配線レイアウト｛１Ｎ，
２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐ｝を途中で
ひねり、配線１Ｎと配線１Ｐの位置および配線３Ｎと配
線３Ｐの位置を入れ換え、配線レイアウト｛１Ｐ，２
Ｎ，１Ｎ，２Ｐ，３Ｐ，４Ｎ，３Ｎ，４Ｐ｝としたもの
である。したがって前半部の配線レイアウトはパターン
［Ｉ］であり、後半部の配線レイアウトをパターン［I
I］と呼び［II］｛１Ｐ，２Ｎ，１Ｎ，２Ｐ，３Ｐ，４
Ｎ，３Ｎ，４Ｐ｝と表記する。すると、この実施の形態
の半導体集積回路装置はパターン［Ｉ］とパターン［I
I］の結合したものとなる。この実施の形態のレイアウ
トを 配線レイアウト［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３
Ｎ，４Ｎ，３Ｐ，４Ｐ｝＋［II］｛１Ｐ，２Ｎ，１Ｎ，
２Ｐ，３Ｐ，４Ｎ，３Ｎ，４Ｐ｝ と表記する。
【００３０】ひねる点を配線全長の丁度中間点だとし、
このとき隣接配線との容量結合を考慮した配線の等価容
量や遅延時間を計算した結果は、表３のようになる。
このとき隣接配線との容量結合を考慮した配線の等価容
量や遅延時間を計算した結果は、表３のようになる。
【００３１】
【表３】 各パターンの容量は、中間で折り返しているのでＣ／２
で換算した値になる。
で換算した値になる。
【００３２】２つのパターンを結合した総遅延時間は、
Ｅｌｍｏｒｅの遅延式（Neil Westeand Kamran Eshprag
hian,“Princinple of CMOS VLSI design”，2nd Editi
on,pp219 , Addison Wesley, 参照）から、
Ｅｌｍｏｒｅの遅延式（Neil Westeand Kamran Eshprag
hian,“Princinple of CMOS VLSI design”，2nd Editi
on,pp219 , Addison Wesley, 参照）から、
【００３３】
【数２】 で求められる。例えばＣI はパターン［Ｉ］での容量結
合を考慮した配線の等価容量であり、Ｃ／２換算値であ
る。４／３の係数を掛けているのは、ＣI ＝ＣII＝１
（Ｃ／２換算値）と置いて対接地容量だけを考慮したと
きに上記Ｅｌｍｏｒｅの近似結果がＲＣに等しくなるよ
うに掛けた補正係数である。
合を考慮した配線の等価容量であり、Ｃ／２換算値であ
る。４／３の係数を掛けているのは、ＣI ＝ＣII＝１
（Ｃ／２換算値）と置いて対接地容量だけを考慮したと
きに上記Ｅｌｍｏｒｅの近似結果がＲＣに等しくなるよ
うに掛けた補正係数である。
【００３４】配線２Ｎは、パターン［Ｉ］でもパターン
［II］でも、相補信号の配線１Ｎと配線１Ｐに挟まれて
＋１と−１のクロストークがキャンセルされ、その結
果、常に３ＲＣで遷移する。一方配線２Ｐは、パターン
［Ｉ］では互いに無関係な配線１Ｐと配線３Ｎに挟ま
れ、パターン［II］では互いに無関係な配線１Ｎと配線
３Ｐに挟まれるが、配線１Ｎと配線１Ｐおよび配線３Ｎ
と配線３Ｐはそれぞれが相補信号なので、パターン
［Ｉ］で小さな容量が付くときはパターン［II］で大き
な容量が付く。例えばパターン［Ｉ］で左右両方が配線
２Ｐと同相の場合は、両隣りから加速される形になる
が、その場合はパターン［II］で左右両方が配線２Ｐと
逆相になり、両隣りから減速される形になる。そして、
パターン［Ｉ］とパターン［II］を合わせた配線容量の
和は常に６（Ｃ／２換算値）になる。その結果、全体の
遅延時間では２．３３ＲＣから３．６７ＲＣとなり、表
２に示す第１の実施例よりもばらつきが小さくなる。ま
た、差動信号の遅延時間は２．６２ＲＣから３．３０Ｒ
Ｃとなり、表２に示す第１の実施例に比べて更にばらつ
きが小さくなっている。
［II］でも、相補信号の配線１Ｎと配線１Ｐに挟まれて
＋１と−１のクロストークがキャンセルされ、その結
果、常に３ＲＣで遷移する。一方配線２Ｐは、パターン
［Ｉ］では互いに無関係な配線１Ｐと配線３Ｎに挟ま
れ、パターン［II］では互いに無関係な配線１Ｎと配線
３Ｐに挟まれるが、配線１Ｎと配線１Ｐおよび配線３Ｎ
と配線３Ｐはそれぞれが相補信号なので、パターン
［Ｉ］で小さな容量が付くときはパターン［II］で大き
な容量が付く。例えばパターン［Ｉ］で左右両方が配線
２Ｐと同相の場合は、両隣りから加速される形になる
が、その場合はパターン［II］で左右両方が配線２Ｐと
逆相になり、両隣りから減速される形になる。そして、
パターン［Ｉ］とパターン［II］を合わせた配線容量の
和は常に６（Ｃ／２換算値）になる。その結果、全体の
遅延時間では２．３３ＲＣから３．６７ＲＣとなり、表
２に示す第１の実施例よりもばらつきが小さくなる。ま
た、差動信号の遅延時間は２．６２ＲＣから３．３０Ｒ
Ｃとなり、表２に示す第１の実施例に比べて更にばらつ
きが小さくなっている。
【００３５】ひねる点を配線全長のｋ分点（０＜ｋ＜
１）だとして、ＣI ＋ＣII＝Ｃo ＝６（Ｃ／２換算値）
であることを考慮して遅延時間を計算すると、
１）だとして、ＣI ＋ＣII＝Ｃo ＝６（Ｃ／２換算値）
であることを考慮して遅延時間を計算すると、
【００３６】
【数３】 となる。この式より、ｋ2 ＋ｋ−１＝０（ｋ＝０．６１
８）のときτは常に約３．０６ＲＣになり、ばらつきは
０になる。しかし、配線がバスのように双方向の場合
は、ｋ＝０．５でひねるのが良い。また、実際には配線
に接続される回路が単一でかつ均等な位置に接続される
とは限らない。従って、ひねる位置の最適点は個々に違
う。
８）のときτは常に約３．０６ＲＣになり、ばらつきは
０になる。しかし、配線がバスのように双方向の場合
は、ｋ＝０．５でひねるのが良い。また、実際には配線
に接続される回路が単一でかつ均等な位置に接続される
とは限らない。従って、ひねる位置の最適点は個々に違
う。
【００３７】次に本発明による半導体集積回路装置の第
３の実施の形態の構成を図３に示す。この実施の形態の
半導体集積回路装置は、図２に示す第２の実施の形態の
半導体集積回路装置において、配線レイアウトのひねり
を複数回数繰り返したもので、［Ｉ］＋［II］＋［Ｉ］
＋［II］＋…としたものである。一例として、３回のひ
ねりを入れて［Ｉ］＋［II］のパターンを２回繰り返し
た場合を考える。このとき配線の等価容量や遅延時間を
計算した結果は、表４のようになる。
３の実施の形態の構成を図３に示す。この実施の形態の
半導体集積回路装置は、図２に示す第２の実施の形態の
半導体集積回路装置において、配線レイアウトのひねり
を複数回数繰り返したもので、［Ｉ］＋［II］＋［Ｉ］
＋［II］＋…としたものである。一例として、３回のひ
ねりを入れて［Ｉ］＋［II］のパターンを２回繰り返し
た場合を考える。このとき配線の等価容量や遅延時間を
計算した結果は、表４のようになる。
【００３８】
【表４】 各パターンの容量は、４分割点で折り返しているのでＣ
／４で換算した値になる。
／４で換算した値になる。
【００３９】４つのパターンを結合した総遅延時間は、
Ｅｌｍｏｒｅの遅延式から、
Ｅｌｍｏｒｅの遅延式から、
【００４０】
【数４】 で求められる。例えばＣI はパターン［Ｉ］での容量結
合を考慮した配線の等価容量であり、Ｃ／４換算値であ
る。８／５の係数を掛けているのは、ＣI ＝ＣII＝１
（Ｃ／４換算値）として、対接地容量だけを考慮したと
きに上記Ｅｌｍｏｒｅの近似結果がＲＣに等しくなるよ
うに掛けた補正係数である。
合を考慮した配線の等価容量であり、Ｃ／４換算値であ
る。８／５の係数を掛けているのは、ＣI ＝ＣII＝１
（Ｃ／４換算値）として、対接地容量だけを考慮したと
きに上記Ｅｌｍｏｒｅの近似結果がＲＣに等しくなるよ
うに掛けた補正係数である。
【００４１】表３の第２の実施例と比較すると、遅延時
間のばらつきが更に小さくなることが分かる。
間のばらつきが更に小さくなることが分かる。
【００４２】更に、［Ｉ］＋［II］のパターンをｎ回繰
り返し、ひねりの回数を（２ｎ−１）回に増やすと、総
遅延時間は、
り返し、ひねりの回数を（２ｎ−１）回に増やすと、総
遅延時間は、
【００４３】
【数５】 になる。この式より、ＣI やＣIIがＣI ＋ＣII＝Ｃo ＝
６ｎ（Ｃ／２ｎ換算値）の条件を満たしながらばらつい
たとき、ひねりの回数を多くすれば多くする程、遅延時
間のばらつきは小さくなることが理解できる。ただし実
際には、後述するように折り返すたびにＶiaコンタクト
の抵抗が配線抵抗に加わるので、その分配線遅延は僅か
ずつ増大する。
６ｎ（Ｃ／２ｎ換算値）の条件を満たしながらばらつい
たとき、ひねりの回数を多くすれば多くする程、遅延時
間のばらつきは小さくなることが理解できる。ただし実
際には、後述するように折り返すたびにＶiaコンタクト
の抵抗が配線抵抗に加わるので、その分配線遅延は僅か
ずつ増大する。
【００４４】次に、第４の実施の形態の構成を図４に示
す。本実施の形態は、第２の実施の形態の配線レイアウ
トを更にひねったもので、まず配線を｛１Ｎ，２Ｎ，１
Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐ｝のようにレイアウ
トし、次に配線をひねって｛１Ｐ，２Ｎ，１Ｎ，２Ｎ，
３Ｐ，４Ｐ，３Ｎ，４Ｎ｝のようにレイアウトし、次に
配線をひねって｛１Ｐ，２Ｐ，１Ｎ，２Ｎ，３Ｐ，４
Ｐ，３Ｎ，４Ｎ｝のようにレイアウトし、次に配線をひ
ねって｛１Ｎ，２Ｐ，１Ｐ，２Ｎ，３Ｎ，４Ｐ，３Ｐ，
４Ｎ｝のようにレイアウトし、最後に配線をひねって最
初の｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４
Ｐ｝に戻す。第１の配線レイアウトはパターン［Ｉ］で
あり、第２の配線レイアウトはパターン［II］であり、
第３の配線レイアウトをパターン［III]と呼び［III]
｛１Ｐ，２Ｐ，１Ｎ，２Ｎ，３Ｐ，４Ｐ，３Ｎ，４Ｎ｝
と表記し、第４の配線レイアウトをパターン［IV］と呼
び［IV］｛１Ｎ，２Ｐ，１Ｐ，２Ｎ，３Ｎ，４Ｐ，３
Ｐ，４Ｎ｝と表記すると、このレイアウトはパターン
［Ｉ］とパターン［II］とパターン［III]とパターン
［IV］とパターン［Ｉ］の結合であり、このレイアウト
を 配線レイアウト［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３
Ｎ，４Ｎ，３Ｐ，４Ｐ｝＋［II］｛１Ｐ，２Ｎ，１Ｎ，
２Ｐ，３Ｐ，４Ｎ，３Ｎ，４Ｐ｝＋［III]｛１Ｐ，２
Ｐ，１Ｎ，２Ｎ，３Ｐ，４Ｐ，３Ｎ，４Ｎ｝＋［IV］
｛１Ｎ，２Ｐ，１Ｐ，２Ｎ，３Ｎ，４Ｐ，３Ｐ，４Ｎ｝
＋［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３
Ｐ，４Ｐ｝ と表記する。
す。本実施の形態は、第２の実施の形態の配線レイアウ
トを更にひねったもので、まず配線を｛１Ｎ，２Ｎ，１
Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐ｝のようにレイアウ
トし、次に配線をひねって｛１Ｐ，２Ｎ，１Ｎ，２Ｎ，
３Ｐ，４Ｐ，３Ｎ，４Ｎ｝のようにレイアウトし、次に
配線をひねって｛１Ｐ，２Ｐ，１Ｎ，２Ｎ，３Ｐ，４
Ｐ，３Ｎ，４Ｎ｝のようにレイアウトし、次に配線をひ
ねって｛１Ｎ，２Ｐ，１Ｐ，２Ｎ，３Ｎ，４Ｐ，３Ｐ，
４Ｎ｝のようにレイアウトし、最後に配線をひねって最
初の｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４
Ｐ｝に戻す。第１の配線レイアウトはパターン［Ｉ］で
あり、第２の配線レイアウトはパターン［II］であり、
第３の配線レイアウトをパターン［III]と呼び［III]
｛１Ｐ，２Ｐ，１Ｎ，２Ｎ，３Ｐ，４Ｐ，３Ｎ，４Ｎ｝
と表記し、第４の配線レイアウトをパターン［IV］と呼
び［IV］｛１Ｎ，２Ｐ，１Ｐ，２Ｎ，３Ｎ，４Ｐ，３
Ｐ，４Ｎ｝と表記すると、このレイアウトはパターン
［Ｉ］とパターン［II］とパターン［III]とパターン
［IV］とパターン［Ｉ］の結合であり、このレイアウト
を 配線レイアウト［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３
Ｎ，４Ｎ，３Ｐ，４Ｐ｝＋［II］｛１Ｐ，２Ｎ，１Ｎ，
２Ｐ，３Ｐ，４Ｎ，３Ｎ，４Ｐ｝＋［III]｛１Ｐ，２
Ｐ，１Ｎ，２Ｎ，３Ｐ，４Ｐ，３Ｎ，４Ｎ｝＋［IV］
｛１Ｎ，２Ｐ，１Ｐ，２Ｎ，３Ｎ，４Ｐ，３Ｐ，４Ｎ｝
＋［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３
Ｐ，４Ｐ｝ と表記する。
【００４５】ひねる点は、パターン［Ｉ］をパターン
［II］にひねる点を配線全長の１／８の点とし、以下順
次、３／８の点、５／８の点、７／８の点とする。この
とき配線の等価容量や遅延時間を計算した結果は、表５
のようになる。
［II］にひねる点を配線全長の１／８の点とし、以下順
次、３／８の点、５／８の点、７／８の点とする。この
とき配線の等価容量や遅延時間を計算した結果は、表５
のようになる。
【００４６】
【表５】 各パターンの容量は、１／８の単位で折り返しているの
でＣ／８で換算した値になる。
でＣ／８で換算した値になる。
【００４７】４つのパターンを結合した総遅延時間は、
Ｅｌｍｏｒｅの遅延式から、
Ｅｌｍｏｒｅの遅延式から、
【００４８】
【数６】 で求められる。例えばＣI はパターン［Ｉ］での容量結
合を考慮した配線の等価容量である。６４／３９の係数
を掛けているのは、ＣI ＝ＣII＝ＣIII ＝ＣIV＝１（Ｃ
／８換算値）として、対接地容量だけを考慮したときに
上記Ｅｌｍｏｒｅの近似結果がＲＣになるように掛けた
補正係数である。
合を考慮した配線の等価容量である。６４／３９の係数
を掛けているのは、ＣI ＝ＣII＝ＣIII ＝ＣIV＝１（Ｃ
／８換算値）として、対接地容量だけを考慮したときに
上記Ｅｌｍｏｒｅの近似結果がＲＣになるように掛けた
補正係数である。
【００４９】配線２Ｎは、パターン［Ｉ］とパターン
［II］では、相補信号の配線１Ｎと配線１Ｐに挟まれて
＋１と−１のクロストークがキャンセルされる。一方、
パターン［III]では互いに無関係な配線１Ｎと配線３Ｐ
に挟まれ、パターン［IV］では互いに無関係な配線１Ｐ
と配線３Ｎに挟まれるが、配線１Ｎと配線１Ｐおよび配
線３Ｎと配線３Ｐはそれぞれが相補信号なので、パター
ン［III]で小さな容量が付くときはパターン［IV］で大
きな容量が付く。例えばパターン［III]で左右両方が配
線２Ｐと同相の場合は、両隣りから加速される形になる
が、その場合はパターン［IV］で左右両方が配線２Ｐと
逆相になり、両隣りから減速される形になる。配線２Ｎ
も同様である。そして、常にＣI ＋ＣII＋ＣIII ＋ＣIV
＝１２（Ｃ／８換算値）となり、その結果、配線２Ｎや
配線２Ｐの全体の遅延時間では２．８４ＲＣから３．１
５ＲＣとなり、また、差動信号の遅延時間は２．９７Ｒ
Ｃから３．０２ＲＣとなり、表４の第３の実施例よりも
更に遅延時間のばらつきが小さくなる。
［II］では、相補信号の配線１Ｎと配線１Ｐに挟まれて
＋１と−１のクロストークがキャンセルされる。一方、
パターン［III]では互いに無関係な配線１Ｎと配線３Ｐ
に挟まれ、パターン［IV］では互いに無関係な配線１Ｐ
と配線３Ｎに挟まれるが、配線１Ｎと配線１Ｐおよび配
線３Ｎと配線３Ｐはそれぞれが相補信号なので、パター
ン［III]で小さな容量が付くときはパターン［IV］で大
きな容量が付く。例えばパターン［III]で左右両方が配
線２Ｐと同相の場合は、両隣りから加速される形になる
が、その場合はパターン［IV］で左右両方が配線２Ｐと
逆相になり、両隣りから減速される形になる。配線２Ｎ
も同様である。そして、常にＣI ＋ＣII＋ＣIII ＋ＣIV
＝１２（Ｃ／８換算値）となり、その結果、配線２Ｎや
配線２Ｐの全体の遅延時間では２．８４ＲＣから３．１
５ＲＣとなり、また、差動信号の遅延時間は２．９７Ｒ
Ｃから３．０２ＲＣとなり、表４の第３の実施例よりも
更に遅延時間のばらつきが小さくなる。
【００５０】第２の実施の形態と同様、ひねる点を上記
以外のところでひねっても同様の効果を期待できる。
以外のところでひねっても同様の効果を期待できる。
【００５１】また、パターン［Ｉ］をパターン［II］に
ひねる点を配線全長の１／４の点とし、以下順次、２／
４の点、３／４の点として、パターンを［Ｉ］＋［II］
＋［III]＋［IV］のように連結させても同様の効果を生
む。
ひねる点を配線全長の１／４の点とし、以下順次、２／
４の点、３／４の点として、パターンを［Ｉ］＋［II］
＋［III]＋［IV］のように連結させても同様の効果を生
む。
【００５２】また、第３の実施の形態と同様、図５に示
すように［Ｉ］＋［II］＋［III]＋［IV］＋［Ｉ］＋
［II］＋［III]＋［IV］＋…のようにパターンを複数回
繰り返してひねりを多く入れれば入れるほど、遅延時間
のばらつきはより小さくなる。
すように［Ｉ］＋［II］＋［III]＋［IV］＋［Ｉ］＋
［II］＋［III]＋［IV］＋…のようにパターンを複数回
繰り返してひねりを多く入れれば入れるほど、遅延時間
のばらつきはより小さくなる。
【００５３】以上の実施の形態において、ビットを構成
する２本の信号線のいずれを正転信号にしていずれを反
転信号にしても、表２、表３、表４、表５の左２列を除
く他の列の行が入れ代わるだけであり、従って信号の組
み合わせに依らず常にＣI ＋ＣII＋…＝Ｃo なる特徴は
変わらない。その結果、遅延時間のばらつきは同様に小
さくなる。例えばパターン［Ｉ］は、［Ｉ］｛１Ｎ，２
Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐ｝，［Ｉ］
｛１Ｐ，２Ｎ，１Ｎ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４
Ｐ｝，［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｐ，４Ｎ，
３Ｎ，４Ｐ｝，［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３
Ｎ，４Ｐ，３Ｐ，４Ｎ｝，…，［Ｉ］｛１Ｐ，２Ｐ，１
Ｎ，２Ｎ，３Ｐ，４Ｐ，３Ｎ，４Ｎ｝といくつかの組み
合わせが考えられるが、全ての場合に対して同様に遅延
時間のばらつきは小さくなる。
する２本の信号線のいずれを正転信号にしていずれを反
転信号にしても、表２、表３、表４、表５の左２列を除
く他の列の行が入れ代わるだけであり、従って信号の組
み合わせに依らず常にＣI ＋ＣII＋…＝Ｃo なる特徴は
変わらない。その結果、遅延時間のばらつきは同様に小
さくなる。例えばパターン［Ｉ］は、［Ｉ］｛１Ｎ，２
Ｎ，１Ｐ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４Ｐ｝，［Ｉ］
｛１Ｐ，２Ｎ，１Ｎ，２Ｐ，３Ｎ，４Ｎ，３Ｐ，４
Ｐ｝，［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３Ｐ，４Ｎ，
３Ｎ，４Ｐ｝，［Ｉ］｛１Ｎ，２Ｎ，１Ｐ，２Ｐ，３
Ｎ，４Ｐ，３Ｐ，４Ｎ｝，…，［Ｉ］｛１Ｐ，２Ｐ，１
Ｎ，２Ｎ，３Ｐ，４Ｐ，３Ｎ，４Ｎ｝といくつかの組み
合わせが考えられるが、全ての場合に対して同様に遅延
時間のばらつきは小さくなる。
【００５４】また、図６に一部例を示すように、パター
ン［Ｉ］、パターン［II］、パターン［III]、パターン
［IV］のいずれから始まり、いずれの方向に連結してい
っても、それらは同様の効果を得る。
ン［Ｉ］、パターン［II］、パターン［III]、パターン
［IV］のいずれから始まり、いずれの方向に連結してい
っても、それらは同様の効果を得る。
【００５５】また、配線をひねるレイアウトを図７に示
す。実線と破線は異なる配線層である。丸印は上記２つ
の配線層を結ぶコンタクトである。例えば実線が配線第
１層で破線が配線第２層である。
す。実線と破線は異なる配線層である。丸印は上記２つ
の配線層を結ぶコンタクトである。例えば実線が配線第
１層で破線が配線第２層である。
【００５６】また、配線をひねる別のレイアウトを図８
に示す。
に示す。
【００５７】また、以上のようにしてレイアウトした配
線の束の両端には、電源電位のような一定の電位の配線
を並走させておくと、隣を信号線が走らないので、クロ
ストークが問題にならない。
線の束の両端には、電源電位のような一定の電位の配線
を並走させておくと、隣を信号線が走らないので、クロ
ストークが問題にならない。
【００５８】
【発明の効果】以上述べたように、本発明によれば、配
線の遅延時間を可及的に短くすることができる。
線の遅延時間を可及的に短くすることができる。
【図１】本発明の第１の実施の形態の構成図。
【図２】本発明の第２の実施の形態の構成図。
【図３】本発明の第３の実施の形態の構成図。
【図４】本発明の第４の実施の形態の構成図。
【図５】本発明の第５の実施の形態の構成図。
【図６】本発明の第１乃至第５の実施の形態に該当する
その他の実施例。
その他の実施例。
【図７】ひねりのレイアウト例。
【図８】ひねりのレイアウト例。
【図９】従来の配線のレイアウト。
Claims (12)
- 【請求項１】第１の極性とこの第１の極性と異なる２つ
の極性からなる一対の信号線を少なくとも２組備え、 第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、 この第２の組の第１の極性の信号線の隣りに前記第１の
組の第２の極性の信号線が配置され、 この第１の組の第２の極性の信号線の隣りに前記第２の
組の第２の極性の信号線が配置され、 ていることを特徴とする半導体集積回路装置。 - 【請求項２】第１の極性とこの第１の極性と異なる２つ
の極性からなる一対の信号線を少なくとも２組備え、 第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第２の極性の信号線が配置され、この第１の組
の第２の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置される第１の信号線束部と、 前記第１の組の信号線のうちの第２の極性の信号線の隣
りに前記第２の組の信号線のうちの第１の極性の信号線
が配置され、この第２の組の第１の極性の信号線の隣り
に前記第１の組の第１の極性の信号線が配置され、この
第１の組の第１の極性の信号線の隣りに前記第２の組の
第２の極性の信号線が配置される第２の信号線束部と、 が前記信号線にひねりを入れることで少なくとも１回以
上交互に接続されていることを特徴とする半導体集積回
路装置。 - 【請求項３】第１の極性とこの第１の極性と異なる２つ
の極性からなる一対の信号線を少なくとも２組備え、 第１の組の信号線のうちの第１の極性の信号線の隣りに
第２の組の信号線のうちの第１の極性の信号線が配置さ
れ、この第２の組の第１の極性の信号線の隣りに前記第
１の組の第２の極性の信号線が配置され、この第１の組
の第２の極性の信号線の隣りに前記第２の組の第２の極
性の信号線が配置される第１の信号線束部と、 前記第１の組の信号線のうちの第２の極性の信号線の隣
りに第２の組の信号線のうちの第１の極性の信号線が配
置され、この第２の組の第１の極性の信号線の隣りに前
記第１の組の第１の極性の信号線が配置され、この第１
の組の第１の極性の信号線の隣りに前記第２の組の第２
の極性の信号線が配置される第２の信号線束部と、 前記第１の組の信号線のうちの第２の極性の信号線の隣
りに第２の組の信号線のうちの第２の極性の信号線が配
置され、この第２の組の第２の極性の信号線の隣りに前
記第１の組の第１の極性の信号線が配置され、 この第１の組の第１の極性の信号線の隣りに前記第２の
組の第１の極性の信号線が配置される、第３の信号線束
部と、 前記第１の組の信号線のうちの第１の極性の信号線の隣
りに第２の組の信号線のうちの第２の極性の信号線が配
置され、 この第２の組の第２の極性の信号線の隣りに前記第１の
組の第２の極性の信号線が配置され、 この第１の組の第２の極性の信号線の隣りに前記第２の
組の第１の極性の信号線が配置される第４の信号線束部
と、 が前記信号線にひねりを入れることで少なくとも１回交
互に接続されていることを特徴とする半導体集積回路装
置。 - 【請求項４】第一正転信号線と、 この第一正転信号線の隣に付設された第二正転信号線
と、 この第二正転信号線の隣に付設された第一反転信号線
と、 この第一反転信号線の隣に付設された第二反転信号線と を有することを特徴とする半導体集積回路装置。 - 【請求項５】第一反転信号線と、 この第一反転信号線の隣に付設された第二正転信号線
と、 この第二正転信号線の隣に付設された第一正転信号線
と、 この第一正転信号線の隣に付設された第二反転信号線と
を有することを特徴とする半導体集積回路装置。 - 【請求項６】請求項４記載の半導体集積回路装置と、 請求項５記載の半導体集積回路装置とを、前記第一正転
信号線と、前記第一反転信号線とを所定箇所で交差させ
て各々の信号線が接続されていることを特徴とする半導
体集積回路装置。 - 【請求項７】交差を複数回有することを特徴とする請求
項６記載の半導体集積回路装置。 - 【請求項８】交差を等間隔で有することを特徴とする請
求項７記載の半導体集積回路装置。 - 【請求項９】第一間隔毎に交差を繰り返し有する第一正
転信号線と第一反転信号線とからなる第一配線対と、 第二間隔毎に交差を繰り返し有する第二正転信号線と第
二反転信号線とからなる第二配線対を有し、 前記第一正転信号線と前記第一反転信号線との間に前記
第二正転信号線または前記第二反転信号線が付設される
ことを特徴とする半導体集積回路装置。 - 【請求項１０】前記第一間隔と前記第二間隔とは等しい
ことを特徴とする請求項９記載の半導体集積回路装置。 - 【請求項１１】前記第一配線対の交差点の中間点に前記
第二配線対の交差点が付設されることを特徴とする請求
項１０記載の半導体集積回路装置。 - 【請求項１２】前記第一正転信号線と、前記第一反転信
号または前記第二正転信号または前記第二反転信号との
距離と、前記第一反転信号と、前記第二正転信号線また
は第二反転信号線との距離と、第二正転信号線と、第二
反転信号線との距離とは等しいことを特徴とする請求項
４、６または９のいずれかに記載の半導体集積回路装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8259480A JPH10107208A (ja) | 1996-09-30 | 1996-09-30 | 半導体集積回路装置 |
| TW086114091A TW353774B (en) | 1996-09-30 | 1997-09-26 | Semiconductor integrated circuit device |
| US08/939,869 US6005265A (en) | 1996-09-30 | 1997-09-29 | Semiconductor integrated circuit device having wiring layout for small amplitude signals |
| KR1019970049879A KR19980025140A (ko) | 1996-09-30 | 1997-09-30 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8259480A JPH10107208A (ja) | 1996-09-30 | 1996-09-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107208A true JPH10107208A (ja) | 1998-04-24 |
Family
ID=17334669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8259480A Pending JPH10107208A (ja) | 1996-09-30 | 1996-09-30 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6005265A (ja) |
| JP (1) | JPH10107208A (ja) |
| KR (1) | KR19980025140A (ja) |
| TW (1) | TW353774B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7715869B2 (en) | 2002-09-13 | 2010-05-11 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6043562A (en) | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| US6072699A (en) * | 1998-07-21 | 2000-06-06 | Intel Corporation | Method and apparatus for matching trace lengths of signal lines making 90°/180° turns |
| US6606587B1 (en) * | 1999-04-14 | 2003-08-12 | Hewlett-Packard Development Company, L.P. | Method and apparatus for estimating elmore delays within circuit designs |
| US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
| EP1347389B1 (en) * | 2002-03-19 | 2013-05-15 | Broadcom Corporation | Bus twisting scheme for equalizing coupling and low power |
| US7139993B2 (en) * | 2004-03-26 | 2006-11-21 | Sun Microsystems, Inc. | Method and apparatus for routing differential signals across a semiconductor chip |
| JP4492734B2 (ja) * | 2008-05-29 | 2010-06-30 | ソニー株式会社 | 信号処理装置、信号処理システム、および信号処理方法 |
| JP2009302132A (ja) * | 2008-06-10 | 2009-12-24 | Toshiba Corp | レイアウト設計方法及び記録媒体 |
| US8621405B2 (en) * | 2012-05-31 | 2013-12-31 | Synopsys, Inc. | Incremental elmore delay calculation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3440335B2 (ja) * | 1993-08-18 | 2003-08-25 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置 |
| EP0697735B1 (en) * | 1994-08-15 | 2002-03-27 | International Business Machines Corporation | Single twist layout and method for paired line conductors of integrated circuits |
-
1996
- 1996-09-30 JP JP8259480A patent/JPH10107208A/ja active Pending
-
1997
- 1997-09-26 TW TW086114091A patent/TW353774B/zh not_active IP Right Cessation
- 1997-09-29 US US08/939,869 patent/US6005265A/en not_active Expired - Fee Related
- 1997-09-30 KR KR1019970049879A patent/KR19980025140A/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7715869B2 (en) | 2002-09-13 | 2010-05-11 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6005265A (en) | 1999-12-21 |
| KR19980025140A (ko) | 1998-07-06 |
| TW353774B (en) | 1999-03-01 |
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