JP2525460Y2 - コンピュータ装置 - Google Patents
コンピュータ装置Info
- Publication number
- JP2525460Y2 JP2525460Y2 JP3380290U JP3380290U JP2525460Y2 JP 2525460 Y2 JP2525460 Y2 JP 2525460Y2 JP 3380290 U JP3380290 U JP 3380290U JP 3380290 U JP3380290 U JP 3380290U JP 2525460 Y2 JP2525460 Y2 JP 2525460Y2
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- JP
- Japan
- Prior art keywords
- output
- input
- state buffer
- transmission
- terminals
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- Communication Control (AREA)
- Computer And Data Communications (AREA)
- Information Transfer Systems (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、シリアルデータ転送用送受信端子を有する
コンピュータ装置に関し、詳しくは相手側コンピュータ
装置の送受信端子にケーブルにて接続する際、クロス接
続を自動的に設定するアダプタを付設したコンピュータ
装置に関するものである。
コンピュータ装置に関し、詳しくは相手側コンピュータ
装置の送受信端子にケーブルにて接続する際、クロス接
続を自動的に設定するアダプタを付設したコンピュータ
装置に関するものである。
コンピュータ装置に他のコンピュータ装置を接続して
シリアルデータを転送する際、接続用送受信端子を用い
る。この時、上記送受信各端子はコンピュータ装置にお
いてその配置が決まっており、例えば第３図に示すよう
に、RS−232 Cポートを有するパソコン（１）では、DTR
（Data Terminal Ready）、DSR（Data Ste Ready）、RT
S（Request To Send）、CTS（Clear To Send）TxD（Tra
nsfer Data）、RxD（Receive Data）の各端子が図示の
如く配設されている。
シリアルデータを転送する際、接続用送受信端子を用い
る。この時、上記送受信各端子はコンピュータ装置にお
いてその配置が決まっており、例えば第３図に示すよう
に、RS−232 Cポートを有するパソコン（１）では、DTR
（Data Terminal Ready）、DSR（Data Ste Ready）、RT
S（Request To Send）、CTS（Clear To Send）TxD（Tra
nsfer Data）、RxD（Receive Data）の各端子が図示の
如く配設されている。
そこで、上記各端子をモデム（２）に接続する際、ケ
ーブル（３）をパラレルに接続する一方、第４図に示す
ように、他のパソコン（４）と接続する際、送信端子を
相手側の受信端子に接続する。そのため、パソコン
（１）（４）同士はケーブル（５）にてクロスして接続
する必要があり、接続相手によってパラレルケーブル
（３）又はクロスケーブル（５）を使い分けして用い
る。
ーブル（３）をパラレルに接続する一方、第４図に示す
ように、他のパソコン（４）と接続する際、送信端子を
相手側の受信端子に接続する。そのため、パソコン
（１）（４）同士はケーブル（５）にてクロスして接続
する必要があり、接続相手によってパラレルケーブル
（３）又はクロスケーブル（５）を使い分けして用い
る。
ところで、上述したように、パソコン（１）（４）や
モデム（２）等を相互に接続してシリアルデータ転送す
る際、パソコン（１）（４）の送受信各端子の配置が決
まっているため、パラレル又はクロスケーブル（３）
（５）を使い分けする必要がる。そのため、ケーブル交
換時にその選択ミスが生じ易く、コンピュータ装置の誤
動作をしはしば招いてその原因の調査に時間がかかると
いう不具合があった。
モデム（２）等を相互に接続してシリアルデータ転送す
る際、パソコン（１）（４）の送受信各端子の配置が決
まっているため、パラレル又はクロスケーブル（３）
（５）を使い分けする必要がる。そのため、ケーブル交
換時にその選択ミスが生じ易く、コンピュータ装置の誤
動作をしはしば招いてその原因の調査に時間がかかると
いう不具合があった。
本考案は、シリアルデータを転送用送信及び受信各端
子を有し、上記送受信各端子を相手側の送受信各端子に
クロスして接続するようにしたコンピュータ装置におい
て、第１の３ステートバッファ出力及び第２の３ステー
トバッファ入力を上記送受信端子の各一方毎にそれぞれ
接続して各対応する入力及び出力を一対のデータ転送用
第１、第２出力端子に接続すると共に、第３の３ステー
トバッファの入出力及び第４の３ステートバッファの出
入力を上記第１、第２のステートバッファの各出力間の
各入力間に挿入してなる３ステートバッファ群と、上記
第１、第２出力端子間に２入力を並列接続したEX−OR回
路と、RS入力を上記第１、第２出力端子に並列接続して
タイミング入力をEX−OR回路出力に接続すると共に、上
記第１、第２の３ステートバッファの各ゲート入力にＱ
出力、第３、第４の３ステートバッファの各ゲート入力
に反転Ｑ出力をそれぞれ接続した立ち上がり微分のRSフ
リップフロップ回路とを具備したアダプタを付設したこ
とを特徴とする。
子を有し、上記送受信各端子を相手側の送受信各端子に
クロスして接続するようにしたコンピュータ装置におい
て、第１の３ステートバッファ出力及び第２の３ステー
トバッファ入力を上記送受信端子の各一方毎にそれぞれ
接続して各対応する入力及び出力を一対のデータ転送用
第１、第２出力端子に接続すると共に、第３の３ステー
トバッファの入出力及び第４の３ステートバッファの出
入力を上記第１、第２のステートバッファの各出力間の
各入力間に挿入してなる３ステートバッファ群と、上記
第１、第２出力端子間に２入力を並列接続したEX−OR回
路と、RS入力を上記第１、第２出力端子に並列接続して
タイミング入力をEX−OR回路出力に接続すると共に、上
記第１、第２の３ステートバッファの各ゲート入力にＱ
出力、第３、第４の３ステートバッファの各ゲート入力
に反転Ｑ出力をそれぞれ接続した立ち上がり微分のRSフ
リップフロップ回路とを具備したアダプタを付設したこ
とを特徴とする。
上記技術的手段によれば、一対のパソコン等のコンピ
ュータ装置を相互にパラレル又はクロスケーブルにて接
続し、各コンピュータ装置の送受信端子間をアダプタに
より自動的にチェックしてクロス接続を設定する 〔実施例〕 本考案の実施例を第１図及び第２図を参照して以下に
説明する。第１図は本考案に係る一対のアダプタ（6a）
（6b）の各回路図、第２図はアダプタ（6a）（6b）をそ
れぞれ付設した一対のコンピュータ装置（７）（８）の
各ブロック図である。まず第１図において（９）（10）
は３ステートバッファ群、（11）（12）はEX−OR回路、
（13）（14）は立ち上がり微分のRSフリップフロップ回
路である。上記３ステートバッファ群（９）（10）は第
１の３ステートバッファ（9a）（10a）の出力及び第２
の３ステートバッファ（9b）（10b）の入力をパソコン
等のコンピュータ装置（７）（８）の送受信端子（DT
R）と（DSR）、（RTS）（CTS）、（TxD）と（RxD）の各
一方毎にそれぞれ接続して各対応する入力及び出力を各
対データ転送用第１出力端子（X1）〜（X6）及び第２出
力端子（Y1）〜（Y6）に接続する。そして、第３の３ス
テートバッファの入力を第２の３ステートバッファの入
力に、出力を第１の３ステートバッファの入力に、接続
し、第４の３ステートバッファの入力を第２の３ステー
トバッファの出力に、出力を第１の３ステートバッファ
の出力に、接続してなる。EX−OR回路（11）（12）は第
１出力端子（X1）〜（X6）と第２出力端子（Y1）〜
（Y6）の各間に２入力を並列接続してなる。フリップフ
ロップ回路（13）（14）はRS入力を第１出力端子（X1）
〜（X6）と第２出力端子（Y1）〜（Y6）の各間に並列接
続してタイミング入力をEX−OR回路（13）（14）の出力
に接続すると共に、第１、第２のステートバッファ（9
a）（10a）（9b）（10b）の各ゲート入力にＱ出力、第
３、第４の３ステートバッファ（9c）（10c）（9d）（1
0d）の各ゲート入力に反転Ｑ出力をそれぞれ接続する。
ュータ装置を相互にパラレル又はクロスケーブルにて接
続し、各コンピュータ装置の送受信端子間をアダプタに
より自動的にチェックしてクロス接続を設定する 〔実施例〕 本考案の実施例を第１図及び第２図を参照して以下に
説明する。第１図は本考案に係る一対のアダプタ（6a）
（6b）の各回路図、第２図はアダプタ（6a）（6b）をそ
れぞれ付設した一対のコンピュータ装置（７）（８）の
各ブロック図である。まず第１図において（９）（10）
は３ステートバッファ群、（11）（12）はEX−OR回路、
（13）（14）は立ち上がり微分のRSフリップフロップ回
路である。上記３ステートバッファ群（９）（10）は第
１の３ステートバッファ（9a）（10a）の出力及び第２
の３ステートバッファ（9b）（10b）の入力をパソコン
等のコンピュータ装置（７）（８）の送受信端子（DT
R）と（DSR）、（RTS）（CTS）、（TxD）と（RxD）の各
一方毎にそれぞれ接続して各対応する入力及び出力を各
対データ転送用第１出力端子（X1）〜（X6）及び第２出
力端子（Y1）〜（Y6）に接続する。そして、第３の３ス
テートバッファの入力を第２の３ステートバッファの入
力に、出力を第１の３ステートバッファの入力に、接続
し、第４の３ステートバッファの入力を第２の３ステー
トバッファの出力に、出力を第１の３ステートバッファ
の出力に、接続してなる。EX−OR回路（11）（12）は第
１出力端子（X1）〜（X6）と第２出力端子（Y1）〜
（Y6）の各間に２入力を並列接続してなる。フリップフ
ロップ回路（13）（14）はRS入力を第１出力端子（X1）
〜（X6）と第２出力端子（Y1）〜（Y6）の各間に並列接
続してタイミング入力をEX−OR回路（13）（14）の出力
に接続すると共に、第１、第２のステートバッファ（9
a）（10a）（9b）（10b）の各ゲート入力にＱ出力、第
３、第４の３ステートバッファ（9c）（10c）（9d）（1
0d）の各ゲート入力に反転Ｑ出力をそれぞれ接続する。
上記構成に基づき本考案の動作を次に説明する。まず
第１図に示すように、パラレルケーブル（15）によりア
ダプタ（6a）（6b）の第１出力端子（X1）（X3）（X5）
及び（X2）（X4）（X6）間、第２出力端子（Y1）（Y3）
（Y5）及び（Y2）（Y4）（Y6）間をそれぞれ接続する。
そして、アダプタ（6a）側のコンピュータ装置（７）の
電源がON、アダプタ（6b）側のコンピュータ装置（８）
の電源がOFFと仮定すると、アダプタ（6a）の送信端子
（DTR）（RTS）（TxD）〔以下、DTRで代表する。〕がＨ
（ハイレベル）、受信端子（DSR）（CTS）（RxD）〔以
下、DSRで代表する。〕がＬ（ロウレベル）となる。
第１図に示すように、パラレルケーブル（15）によりア
ダプタ（6a）（6b）の第１出力端子（X1）（X3）（X5）
及び（X2）（X4）（X6）間、第２出力端子（Y1）（Y3）
（Y5）及び（Y2）（Y4）（Y6）間をそれぞれ接続する。
そして、アダプタ（6a）側のコンピュータ装置（７）の
電源がON、アダプタ（6b）側のコンピュータ装置（８）
の電源がOFFと仮定すると、アダプタ（6a）の送信端子
（DTR）（RTS）（TxD）〔以下、DTRで代表する。〕がＨ
（ハイレベル）、受信端子（DSR）（CTS）（RxD）〔以
下、DSRで代表する。〕がＬ（ロウレベル）となる。
そこで、フリップフロップ回路（13）の出力（Ｑ）及
び（）がそれぞれＨ又はＬとなり、例えば（ｉ）
（Ｑ）がＨになったとする。そうすると、第１、第２の
３ステートバッファ（9a）（9b）が導通して送信端子
（DTR）から第２の３ステートバッファ（9b）を経てフ
リップフロップ回路（13）の（Ｒ）とEX−OR回路（11）
の一方の入力がＨとなる。そこで、EX−OR回路（11）の
出力もＨとなってフリップフロップ回路（13）の（Ｔ）
がＨとなり、そのタイミング（Ｑ）がＬ、（）がＨと
なる。そして、以後、（Ｑ）がＬ、（）がＨの状態が
保持され、第３、第４のステートバッファ（9c）（9d）
が導通して第１出力端子（X1）がＨ、第２出力端子
（Y1）がＬとなり、パラレルケーブル（15）を経てアダ
プタ（6b）の第１出力端子（X2）がＨ、第２出力端子
（Y2）がＬとなる。
び（）がそれぞれＨ又はＬとなり、例えば（ｉ）
（Ｑ）がＨになったとする。そうすると、第１、第２の
３ステートバッファ（9a）（9b）が導通して送信端子
（DTR）から第２の３ステートバッファ（9b）を経てフ
リップフロップ回路（13）の（Ｒ）とEX−OR回路（11）
の一方の入力がＨとなる。そこで、EX−OR回路（11）の
出力もＨとなってフリップフロップ回路（13）の（Ｔ）
がＨとなり、そのタイミング（Ｑ）がＬ、（）がＨと
なる。そして、以後、（Ｑ）がＬ、（）がＨの状態が
保持され、第３、第４のステートバッファ（9c）（9d）
が導通して第１出力端子（X1）がＨ、第２出力端子
（Y1）がＬとなり、パラレルケーブル（15）を経てアダ
プタ（6b）の第１出力端子（X2）がＨ、第２出力端子
（Y2）がＬとなる。
次に、コンピュータ装置（８）の電源がONになったと
する。そうすると、第１、第２出力端子（X2）（Y2）が
それぞれＨ、Ｌになっているため、フリップフロップ回
路（14）の（Ｓ）がＨ、（Ｒ）がＬとなり、かつ、EX−
OR回路（12）の出力がＨとなってフリップフロップ回路
（14）の（Ｔ）がＨとなる。そこで、そのタイミングで
フリップフロップ回路（14）の（Ｑ）がＨ、（）がＬ
に保持されて第１、第２の３ステートバッファ（10a）
（10b）が導通する。そして、コンピュータ装置（８）
の送受信端子（DTR）（DSR）にそれぞれ第２、第１各出
力端子（Y2）（X2）が接続され、かつ、コンピュータ装
置（７）（８）間でそれぞれ送信端子（DTR）から受信
端子（DSR）へ信号が流れ、シリアルデータをクロスに
転送する。
する。そうすると、第１、第２出力端子（X2）（Y2）が
それぞれＨ、Ｌになっているため、フリップフロップ回
路（14）の（Ｓ）がＨ、（Ｒ）がＬとなり、かつ、EX−
OR回路（12）の出力がＨとなってフリップフロップ回路
（14）の（Ｔ）がＨとなる。そこで、そのタイミングで
フリップフロップ回路（14）の（Ｑ）がＨ、（）がＬ
に保持されて第１、第２の３ステートバッファ（10a）
（10b）が導通する。そして、コンピュータ装置（８）
の送受信端子（DTR）（DSR）にそれぞれ第２、第１各出
力端子（Y2）（X2）が接続され、かつ、コンピュータ装
置（７）（８）間でそれぞれ送信端子（DTR）から受信
端子（DSR）へ信号が流れ、シリアルデータをクロスに
転送する。
又、コンピュータ装置（７）の電源ONによって、例え
ば（ii）（）がＨになったとする。そうすると、第
３、第４の３ステートバッファ（9c）（9d）が導通して
フリップフロップ回路（13）の（Ｓ）がＨ、（Ｒ）がＬ
となり、かつEX−OR回路（11）の出力がＨとなってフリ
ップフロップ回路（13）の（Ｔ）がＨとなる。そこで、
そのタイミングでフリップフロップ回路（13）の（Ｑ）
がＨ、（）がＬに保持されて第１、第２の３ステート
バッファ（9a）（9b）が導通する。そして、第１出力端
子（X1）がＬ、第２出力端子（Y1）がＨとなり、同時に
アダプタ（6b）の第１出力端子（X2）がＬ、第２出力端
子（Y2）がＨとなる。そこで、同様にコンピュータ装置
（８）の電源をONにすると、フリップフロップ回路（1
4）の（Ｓ）がＬ、（Ｒ）がＨ、EX−OR回路（12）の出
力がＨとなって（Ｑ）がＬ、（）がＨとなり、第３、
第４の３ステートバッファ（10c）（10d）が導通する。
従って、（ｉ）の場合と同様にコンピュータ装置（７）
（８）間でそれぞれ送受信端子（DTR）（DSR）が接続さ
れ、クロス接続によるシリアルデータ転送が可能とな
る。
ば（ii）（）がＨになったとする。そうすると、第
３、第４の３ステートバッファ（9c）（9d）が導通して
フリップフロップ回路（13）の（Ｓ）がＨ、（Ｒ）がＬ
となり、かつEX−OR回路（11）の出力がＨとなってフリ
ップフロップ回路（13）の（Ｔ）がＨとなる。そこで、
そのタイミングでフリップフロップ回路（13）の（Ｑ）
がＨ、（）がＬに保持されて第１、第２の３ステート
バッファ（9a）（9b）が導通する。そして、第１出力端
子（X1）がＬ、第２出力端子（Y1）がＨとなり、同時に
アダプタ（6b）の第１出力端子（X2）がＬ、第２出力端
子（Y2）がＨとなる。そこで、同様にコンピュータ装置
（８）の電源をONにすると、フリップフロップ回路（1
4）の（Ｓ）がＬ、（Ｒ）がＨ、EX−OR回路（12）の出
力がＨとなって（Ｑ）がＬ、（）がＨとなり、第３、
第４の３ステートバッファ（10c）（10d）が導通する。
従って、（ｉ）の場合と同様にコンピュータ装置（７）
（８）間でそれぞれ送受信端子（DTR）（DSR）が接続さ
れ、クロス接続によるシリアルデータ転送が可能とな
る。
更に、第１図に示すように、第１、第２出力端子
（X1）〜（X6）（Y1）〜（Y6）間をクロスケーブル（1
6）によって接続した場合も同様にコンピュータ装置
（７）（８）間で送受信端子（DTR）（DSR）がクロス接
続されてシリアルデータ転送できる。
（X1）〜（X6）（Y1）〜（Y6）間をクロスケーブル（1
6）によって接続した場合も同様にコンピュータ装置
（７）（８）間で送受信端子（DTR）（DSR）がクロス接
続されてシリアルデータ転送できる。
ここで、上記各場合は送受信端子（RTS）（CTS）（Tx
D）（RxD）についても同様に成り立つ。又、上記パラレ
ル又はクロスケーブル（15）（16）を２組以上、接続し
てケーブルを延長し、遠隔にあるコンピュータ装置同士
を接続してもよい。
D）（RxD）についても同様に成り立つ。又、上記パラレ
ル又はクロスケーブル（15）（16）を２組以上、接続し
てケーブルを延長し、遠隔にあるコンピュータ装置同士
を接続してもよい。
本考案によれば、パソコン等のコンピュータ装置の端
末同士でシリアルデータ転送する際、ケーブルの接続態
様によらず常に送信端子と受信端子が接続され、ケーブ
ルの選定ミスによる誤動作を防止できる。
末同士でシリアルデータ転送する際、ケーブルの接続態
様によらず常に送信端子と受信端子が接続され、ケーブ
ルの選定ミスによる誤動作を防止できる。
第１図と第２図は本考案に係るコンピュータ装置の実施
例を示すアダプタの回路図とその付設されたコンピュー
タ装置のブロック図、第３図と第４図はパソコンとモデ
ム及びパソコン同士の各接続態様を示すケーブルの各概
略図である。 （6a）（6b）……アダプタ、（９）（10）……３ステー
トバッファ群、（11）（12）……EX−OR回路、（13）
（14）……RSフリップフロップ回路、
例を示すアダプタの回路図とその付設されたコンピュー
タ装置のブロック図、第３図と第４図はパソコンとモデ
ム及びパソコン同士の各接続態様を示すケーブルの各概
略図である。 （6a）（6b）……アダプタ、（９）（10）……３ステー
トバッファ群、（11）（12）……EX−OR回路、（13）
（14）……RSフリップフロップ回路、
Claims (1)
- 【請求項１】シリアルデータ転送用送信及び受信各端子
を有し、上記送受信各端子をケーブルを介し相手側の送
受信各端子にクロスして接続するようにしたコンピュー
タ装置において、 第１の３ステートバッファ出力及び第２の３ステートバ
ッファ入力を上記送受信端子の各一方毎にそれぞれ接続
して各対応する入力及び出力を一対のデータ転送用第
１、第２出力端子に接続すると共に、第３の３ステート
バッファの入力を第２の３ステートッバッファの入力
に、出力を第１の３ステートバッファの入力に、接続
し、第４の３ステートバッファの入力を第２の３ステー
トバッファの出力に、出力を第１の３ステートバッファ
の出力に、接続してなる３ステートバッファ群と、上記
第１、第２出力端子間に２入力を並列接続したEX−OR回
路と、RS入力を上記第１、第２出力端子に並列接続して
タイミング入力をEX−OR回路出力に接続すると共に、上
記第１、第２の３ステートバッファの各ゲート入力にＱ
出力、第３、第４の３ステートバッファの各ゲート入力
に反転Ｑ出力をそれぞれ接続した立上り微分のRSフリッ
プフロップ回路とを具備したアダプタを上記送受信各端
子とケーブル間に付設したことを特徴とするコンピュー
タ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3380290U JP2525460Y2 (ja) | 1990-03-29 | 1990-03-29 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3380290U JP2525460Y2 (ja) | 1990-03-29 | 1990-03-29 | コンピュータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03124231U JPH03124231U (ja) | 1991-12-17 |
| JP2525460Y2 true JP2525460Y2 (ja) | 1997-02-12 |
Family
ID=31537744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3380290U Expired - Lifetime JP2525460Y2 (ja) | 1990-03-29 | 1990-03-29 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525460Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110239B2 (en) * | 2003-03-24 | 2006-09-19 | Sensormatic Electronics Corporation | Polarity correction circuit and system incorporating the same |
| KR102055252B1 (ko) * | 2019-06-13 | 2019-12-12 | 주식회사유비씨에스 | 커넥터 일체형 분배기 및 결합기 어셈블리 |
-
1990
- 1990-03-29 JP JP3380290U patent/JP2525460Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03124231U (ja) | 1991-12-17 |
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