KR930008114Y1 - 시어리얼 인터페이스용 터미널 선택 회로 - Google Patents

시어리얼 인터페이스용 터미널 선택 회로 Download PDF

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Abstract

내용 없음.

Description

시어리얼 인터페이스용 터미널 선택 회로
제 1 도는 종래의 커넥터 구성도.
제 2 도는 본 고안에 따른 회로도.
제 3 도는 제 2 도에 있어서 원쇼트 IC의 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : 원쇼트(One Shot)IC I1∼9: 인버터
AG1∼AG8: 앤드게이트 OG1∼OG3: 오아게이트
NA1∼NA9: 낸드게이트 NO1, NO2: 노아게이트
본 고안은 시스템을 공유하고 있는 터미날을 선택하는 회로에 관한 것으로, 특히 하나의 시어리얼 포트(Serial Port)라인에 다수의 가입자가 연결되어 각각 다른 공간과 시간에 시스템을 공유하거나 시어리얼 인터페이스를 사용한 터미널 하드 카피용 프리터를 다수의 터미널 사용자가 공유할 수 있도록한 터미널 자동 선택회로에 관한 것이다.
종래에는 제 1 도에 보인 것과 같은 인터페이스를 이용하여 하나의 라인을 통해 하나의 터미날을 연결하거나, 터미널 1대에 하드 카피용 프린터 1대씩을 연결하여 사용하였다.
따라서 터미널 사용자가 시스템이나 프린터를 사용하지 않는 동안 시스템이나 프린터가 다른 터미널에 의해 이용되지 못하게 되어 전체적인 시스템 설치 비용이 늘어나게 되고 시스템의 이용면에서 비효율적이라는 단점이 있었다.
본 고안은 상기한 문제점을 해결하기 위한 것으로 첨부한 도면을 참조 하여 그의 기술 내용을 설명하면 다음과 같다.
첨부 도면 제 2 도는 본 고안의 구성을 보인 회로도로서, 터미널 A로 부터의 R×D(A)신호가 인가되는 인버터(I2)의 출력단은 앤드게이트(AG3)에 의해 오아게이트(OG1)와 노아게이트(NO2)의 각 입력단에 연결되고, 터미널 B로 부터의 R×D(B) 신호가 인가되는 인버터(I3)의 출력단은 앤드게이트(AG4)에 의해 상기 오아게이트(OG1)와 노아게이트(NO1)의 각 입력단에 연결되며, 노아게이트(NO1)(NO2)의 출력단은 원쇼트 IC (1)(2)의 입력단에 각각 접속되고, 터미널 A로 부터의 CTS(A) 신호와 DSR(A) 신호가 각각 인가되는 인버터(I5)(I7)의 출력단은 앤드게이트(AG5)(AG7)의 일 입력단에 각각 접속되며, 터미널 B로 부터의 CTS(B)신호와 DSR(B)신호가 각각 인가되는 인버터(I6)(I8)의 출력단은 앤드게이트(AG6)(AG8)의 일 입력단에 접속되고, 상기 원쇼트 IC(1)의 출력단은 원쇼트 IC(2)의 클럭단과 앤드게이트(AG1)의 반전 입력단 및 상기 앤드게이트(AG3)(AG5)(AG7)의 다른 일 입력단에 접속되며, 원쇼트 IC(2)의 출력단는 원쇼트 IC(1)의 클럭단과 앤드게이트(AG2)의 반전 입력단 및 상기 앤드게이트(AG4)(AG6)(AG8)의 다른 일 입력단에 접속되고, 입력단이 앤드게이트(AG3)(AG4)의 출력단에 접속된 오아게이트(OG1)의 출력단은 낸드게이트(NA6)를 순차 거쳐 시스템(또는 프린터)에 접속되고, 접속되며, 앤드게이트(AG5)(AG6)의 출력단은 오아게이트(OG2)와 낸드게이트(NA6)를 순차 거쳐 시스템(또는 프린트)에 앤드게이트(AG7)(AG8)의 출력단은 오아게이트(OG3)와 낸드게이트(NA7)를 순차 거쳐 시스템(또는 프린터)에 접속되며, 시스템(또는 프린터)으로 부터의 T×D 신호가 인가되는 인버터(I1)의 출력단은 상기 앤드게이트(AG1)(AG2)의 일 입력단과 낸드게이트(NA1)(NA2)의 일 입력단에 접속되고, 시스템(또는 프린터)으로 부터의 RTS 신호가 각각 인가되는 인버터(I4)의 출력단은 낸드게이트(NA4)(NA5)의 일 입력단에 접속되며, 시스템(또는 프린터)으로 부터의 DRT신호가 인가되는 인버터(I9)의 출력단은 낸드게이트(NA8)(NA9)에 접속되고, 상기 앤드게이트(AG1)(AG2)의 출력단은 노아게이트(NO1)(NO2)의 일 입력단에 각각 접속되며, 원쇼트 IC(1)의 출력단은 낸드게이트(NA1)(NA4)(NA8)의 타 입력단에, 원쇼트 IC(2)의 출력단은 낸드게이트(NA2)(NA5)(NA9)에 각각 접속되고, 낸드게이트 (NA1)(NA4)(NA8)의 출력단은 터미널 A에, 낸드게이트(NA2)(NA5)(NA9)의 출력단은 터미널 B에 각각 접속되어 구성된다.
상기한 바와 같이 구성된 본 고안의 동작 및 작용 효과는 다음과 같다.
터미널 A와 터미널 B로 부터 데이타의 입력이 없을 때 앤드게이트(AG3)(AG4)의 출력이 로우가 되어 원쇼트 IC(1)(2)의 반전 출력단은 하이 상태가 되며, 이에 따라 앤드게이트와 낸드게이트가 액티브상태로 되어 시스템(또는 프린터)의 출력이 터미널 A와 B 모두로 전송된다.
이 상태에서 터미널 A로 부터 데이타가 입력되면 첨부 도면 제 3 도에서와 같이 원쇼트 IC에 연결된 시정수회로에 의한 시간 t, 동안 원쇼트 IC(2)의 출력단이 로우 상태로 되어 앤드게이트(AG4)(AG6)(AG8)의 입력이 로우 레벨이 되므로 터미널 B로 부터의 신호 연결이 차단된다. 시간 t, 안에 터미널 A로 부터 입력이 있거나 시스템(또는 프린터)의 출력이 발생하면 계속 터미널 B와의 신호 연결이 차단되며, 터미널 A로 부터의 입력이 없고 또한 시스템(또는 프린터)로 부터의 출력 전송이 완료되면 터미널 B와의 신호 연결차단이 해제되어 초기의 상태 즉, 터미널 A와 B가 시스템(또는 프린터)에 모두 연결되는 상태로 된다. 만일 터미널 B로부터 데이타 입력이 들어오면 터미널 A과 시스템(또는 프린터)과의 연결이 차단되고 시스템(또는 프린터)과 터미널 B 사이의 데이타 전송이 이루어진다.
상기한 바와 같이 본 고안은 다수의 터미널에 한 라인을 서로 사용하지 않는 시간대에 배분하여 공유케하므로, 라인의 설치 또는 가입 비용이 줄어들게 되며, 프린터 1대 만으로 여러대의 터미널이 서로 다른 시간대에 공유할 수 있게 되어 프린터 설치 비용을 줄일수 있는 효과를 갖게 된다.

Claims (1)

  1. 둘 이상의 터미널과 시스템(또는 프린터)간의 인터페이스 회로에 있어서, 터미널 A로 부터의 R×D (A)신호와 CTS(A)신호 및 DSR(A)신호가 각각 인가되는 인버터(I2)(I5)(I7)는 앤드게이트(AG3)(AG5)(AG7)를 각각 거쳐 오아게이트(OG1∼OG3)의 일 입력단에 접속되고, 터미널 B로 부터의 R×D(B)신호와 CTS(B) 신호 및 DSR(B)신호가 각각 인가되는 인버터(I3)(I6)(I8)는 앤드게이트(AG4)(AG6)(AG8)를 각각 거쳐 오아게이트(OG1∼OG3)의 타 입력단에 접속되며, 오아게이트(OG1∼OG3)의 출력단은 낸드게이트(NA3)(NA6)(NA7)를 각각 거쳐 시스템(또는 프린터)로 연결되고, 시스템(또는 프린터)의 T×D신호가 인가되는 인버터(I1)는 낸드게이트(NA1)(NA2)의 일 입력단에, RTS 신호가 인가되는 인버터(I4)는 낸드게이트(NA4)(NA5)의 일 입력단에, DTR신호가 인가되는 인버터(I9)는 낸드게이트(NA8)(NA9)의 일 입력단에 각각 접속되며, 낸드게이트(NA1)(NA4)(NA8)는 터미널 A에, 낸드게이트(NA2)(NA5)(NA9)는 터미널 B에 각각 연결되는 한편 상기 인버터(I1)의 출력단이 접속된 앤드게이트(AG1)(AG2)는 앤드게이트(AG4)(AG3)의 출력이 각각 입력되는 노아게이트(N01)(NO2)의 일 입력단에 접속되고, 노아게이트(N01)(NO2)의 출력단은 원쇼트 IC(1)(2)에 접속되며, 원쇼트 IC(1)의 출력단은 상기 앤드게이트(AG1)(AG3)(AG5)(AG7)와 앤드게이트(NA1)(NA4)(NA8)의 일 입력단 및 원쇼트 IC(2)의 클럭단에 접속되고, 원쇼트 IC(2)의 출력단은 상기 앤드게이트(AG2)(AG4)(AG6)(AG8)와 낸드게이트 (NA2)(NA5)(NA9)의 일 입력단 및 원쇼트 IC(1)의 클럭단에 접속 되어 다수의 터미널이 1대의 시스템(또는 프린터)을 서로 다른 시간대에 공유할수 있도록 구성된 것을 특징으로 하는 시어리얼 인터페이스용 터미널 선택 회로.
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