KR960006507B1 - 컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스 신호 전송방법 - Google Patents

Abstract

내용 없음.

Description

컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스 신호 전송방법

제 1 도는 본 발명의 실시예의 사용모드를 도시한 도면.

제 2 도는 상기 실시예의 전체 구성을 도시한 블록도.

제 3 도는 상기 실시예의 주요부분인 OSMC 컨트롤러의 구성을 전체적으로 도시한 블록도.

제 4 도는 제 5 도 및 제 6 도의 배치관계를 도시한 도면.

제 5 도는 제 3 도의 OSMC 컨트롤러를 상세히 도시한 블록도.

제 6 도는 제 3 도의 OSMC 컨트롤러를 상세히 도시한 블록도.

제 7 도는 제 5 도의 버스 사이클 모니터(17)의 동작을 설명한 도면.

제 8 도는 상시 실시예의 패킷구성을 설명한 도면.

제 9 도는 상기 실시예의 패킷 종류를 설명한 도면.

제 10 도는 제 5 도의 버스 사이클 송신기(18)의 동작을 설명한 도면.

제 11 도는 제 5 도의 버스 사이클 수신기(21)의 동작을 설명한 도면.

제 12 도는 제 5 도의 버스 사이클 발생기(20)의 동작을 설명한 도면.

제 13 도는 버스 사이클의 동작을 설명한 도면.

제 14 도는 버스 사이클의 동작을 설명한 도면.

제 15 도는 상기 패킷의 송출순위를 설명한 도면.

제 16 도는 제 5 도 변조부(26)의 구성을 도시한 회로도.

제 17 도는 제 5 도의 변조부(26)의 동작을 설명한 시간 도표.

제 18 도는 제 5 도 복조부(30)의 구성을 도시한 회로도.

제 19 도는 제 5 도 복조부(30)의 동작을 설명한 시간 도표.

제 20 도는 인터럽션 동작을 설명한 시간 도표.

제 21 도는 IRQ 처리부(45)의 동작을 설명한 도면.

제 22 도는 IRQ 처리부(45)의 동작을 설명한 도면.

제 23 도는 IRQ 처리부(45)의 상세한 구성을 도시한 블록도.

제 24 도는 IRQ 처리부(45)의 상세한 구성을 도시한 블록도.

제 25 도는 조정동작의 개요를 도시한 시간 도표.

제 26 도는 SMC 처리부(46)의 상세한 구성을 도시한 블록도.

제 27 도는 SMC 처리부(46)의 상세한 구성을 도시한 블록도.

제 28 도는 SMC 처리부(46)의 동작을 설명한 시간 도표.

제 29 도는 로컬 조정자의 구성을 도시한 회로도.

제 30 도는 로컬 조정자에 의한 종래의 조정 동작을 설명한 시간 도표.

제 31 도는 제 6 도 원격조정부(77)의 구성을 도시한 블록도.

제 32 도는 제 6 도 원격조정부(77)의 구성을 설명한 시간 도표.

제 33 도는 제 6 도 원격조정부(77)의 동작을 설명한 시간 도표.

* 도면의 주요부분에 대한 부호의 설명

1 : 퍼스널컴퓨터 2 : 광섬유어셈블리

3 : 확장박스 6,9 : OSMC컨트롤러

11 : 마이크로채널 구조의 버스 15 : 비패킷 데이타송수신부

73 : 조정용 섀도우 레지스터 77 : 원격조정부

79 : 조정컨트롤러 80 : 송신타이밍 컨트롤러

81 : 수신타이밍 컨트롤러 82 : 2비트 부호기

83 : 2비트 해독기 84 : 변조부

85 : 복조부

본 발명은 컴퓨터 시스템의 버스(bus)를 확장박스(expansion box)의 버스 또는 다른 컴퓨터 시스템의 버스에 신호 형태가 상기 버스와 다른 신호전송경로(signal transfer path)를 통하여 결합하는 버스 결합장치(bus linkage unit)에 관한 것으로, 특히 와이어드 OR 신호라인(wired-OR signal line)을 인터록(interlocking)없이 결합할 수 있도록 하는 것에 관한 것이다.

종래의 퍼스널 컴퓨터(personal computer PC) 기능을 확장할 경우, 버스의 모든 신호라인(signalline)을 접속기(connector) 등을 통하여 그대로 인출하고 확장박스내의 버스에 결합하도록 하는 것이 일반적이었다. 그러나, 퍼스널 컴퓨터의 성능(performance)이 매년 고기능화 함에 따라 버스상에 고속신호(highspeed signal)가 증가하고, 또 신호라인의 수도 상당히 많아져서 다음과 같은 문제가 발생하기 시작했다.

(1) 고속신호가 반송되는(carried) 신호라인을 길게 늘이면 신호의 파형(waveform)이 왜곡(distorted)된다.

(2) 고속신호는 불필요한 복사(emision) 문제를 발생시킨다.

(3) 외부잡음(extem이 noise)이 칩임하기 쉬워져 오동작(malfunction)하기 쉽다.

(4) 신호라인이 많으므로 다수의 접속기를 사용해야 한다.

(5) 다수의 접속기를 사용하므로 신뢰성이 떨어진다.

이러한 문제로 인하여 고기능 퍼스널 컴퓨터의 확장성은 상당히 제한되어 있다.

이 문제를 해결하기 위해 통신링크(communication link)를 통하여 컴퓨터의 버스를 다른 컴퓨터의 버스나 주변장치(peripheral equipment)의 버스에 결합하는 것이 제안되었다. 특허공개 소화 59-71527호 공보의 컴퓨터 시스템은 호스트 프로세서(host processor)와 원격장치(remote equipment)를 하나의 통신링크로 결합하여 사이클 스틸 전송(cycle stealing transfer)을 지원(support)하도록 되어 있다.

또한, 특허공개 평성 3-4351호 공보의 시스템 버스 데이타 링크 장치(system bus data link unit)는, 예를들면 2개의 병렬 버스(parallel bus)를 직렬 링크(serial link)로 접속하기 위하여 특별한 링크 모듈(Iink module)을 각각 병렬 버스에 제공한다. 한쪽 병렬 버스의 시스템 이니시에이터(system initiator)로부터 다른쪽 병렬 버스의 시스템 타게트(system target)로 데이타가 송출될 때, 이 한쪽 병렬 버스의 링크 모듈은 다른쪽 병렬 데이타(paralleI data)를 시뮬레이트(simulate)하고 병렬 데이타를 직렬 데이타(∞rialdata)로 변환하여 다른쪽의 병렬 버스로 송출한다. 다른쪽 병렬 버스의 링크 모듈은 직렬 데이타를 병렬 데이타로 변환하고 시스템 이니시에이터를 시뮬레이트하여 시스템 타게트로 병렬 데이타를 전송한다.

그런데, 이상과 같은 시스템들을 통신경로를 통해 결합하는 구성에서는 와이어드 OR 신호라인의 취급에 유의할 필요가 있다. 즉, 퍼스널 컴퓨터 등의 버스에서는 불특정 다수의 디바이스가 특정한 요구를 전달하기 위하여 동일한 신호라인을 오픈 콜렉터(open-collector) 또는 오픈 드레인 형(open-draintype)의 구동소자로 구동하여 신호라인상에서 부논리 OR(negative logic OR)을 채택하도록 하는 경우가 있다. 이와 같은 신호라인에는, 예를들면, 마이크로채널(Mlcrochannel) (미 합중국 인터내셔널 비지네스 머신즈사의 상표)사양의 버스 구조(bus architecture)의 인터럽트요구 신호라인(lnterrupt request signalline)이 있다. 이와 같은 신호라인을 신호 형태가 버스와 다른 전송경로, 예를들면, 광섬유 통신경로(optical fibercommunication path)를 통하여 결합하여 단순히 신호 레벨(slgnal leveI)을 서로 송신하고 각 통신경로의 목적지(destination)에서 오픈 콜렉터에 의한 와이어드 OR에 참가하게 하면, 다음과 같은 어쩔 수 없는 정황(stiff situation) 이 발생한다(인터록).

(1) 한쪽 시스템에서, 하나의 디바이스가 신호라인을 Lo(1ow voltage Ievel)로 구동하고 이 레벨을 통신경로를 통하여 다른쪽 시스템에 송신하며 다른쪽 시스템에서 신호라인은 Lo가 된다. 이렇게 하면, 상기 다른쪽 시스템의 신호라인의 례벨 Lo가 통신경로를 통하여 상기 한쪽 시스템으로 송신되고 상기 한쪽 시스템의 신호라인을 Lo로 구동한다. 상기 디바이스가 이 한쪽 시스템에서 Lo의 구동을 멈추어도 통신경로로부터 송신된 레벨에 의해 신호라인이 Lo로 계속하여 구동된다.

(2) 상술한 것의 문제점은 통신경로 자신이 Lo로 구동되고 있는 경우에는 그 통신경로를 통하여 Lo를 방지할 수 있다. 그러나, 통신경로 양측에서 동시에 개별 디바이스가 Lo가 구동한 경우에는 역시, 통신경로가 양측을 계속하여 Lo로 구동한다는 정황이 발생한다.

본 발명과 관련된 선행문헌으로는 다음과 같은 것이 있다.

IBM Technical Disclosure Bu1letin, Vol. 28, No. 6, pp 2346-2347,"STACKABLE UNITPACKAGING CONCEPT", (1985년 11읠) : 이 문헌은 확장가능한 버스를 구비하는 기능 유니트(functional unit)를 이용하는데 하나의 기능 유니트의 하우징(housing)상에 다른 기능 유니트를 설치하면 접속기를 통하여 양기능 유니트 사이의 신호라인이 결합되는 기술을 개시하고 있다.

IBM Technical Disclosure Bulletin, Vol.26, No.10A, pp 5147-5152,"EXTENDED DATA BUS WITH DIRECTION AND ENABLE CONTROL FEATURES", (1984년 3월) : 이 문헌은 컴퓨터 시스템과 확장 시스템을 병렬로 연결하고 DMA 요구가 있을 때 이 요구가 어느쪽 시스템으로부터 발생된 것인가를 검출하여 데이타의 전송방향 등을 제어하는 기술을 개시하고 있다.

특허공개 소화 56-166536호 공보 : 이 공보는 인터페이스 버스(interface buses)들 사이에 한쌍의 익스텐더(extender)를 설치하고 익스텐더 사이에는 비동기 통신제어(asynchronous communication contral)를 수행하며 인터페이스 버스 사이의 비동기 통신(asynchronous communication)을 수행하는 기술을 개시하고있다. 또한, 광케이블(optical cable)을 사용하여 병렬로 2개의 버스를 결합하는 기술을 개시하고 있다.

IBM Technical Disclosure Bulletin, Vol.19, No.8, pp 3139-3143, "SERIAL CHANNEL TO I/OINTERFACE", (1977년 1월) : 이 문헌은 병렬 I/O 인터페이스를 대치하는 직렬 I/O 인터페이스를 개시하고 있다. 이 인터페이스는 플래그(fIag)와 이에 후속하는 직렬 데이타로 구성되는 프레임(frame) 또는 패킷(packet)을 사용하여 직렬로 데이타를 전송한다.

특허공개 평성 3-88055호 : 이 공보에는 직렬 채널(∞rial channeI)을 병렬 버스상의 디바이스(device)와 결합시키는 익스텐더에서 데이타 체인(data chain)(CCW 레코드) 플래그와 명령 체인(command chain)(CCW 레코드의 링크) 플래그를 설치하는 기술을 개시하고 있다.

특허출원 평성 3-15926호 : 이 출원에는 채널(channel)과 디바이스 사이에서 직렬로 데이타를 전송할 때 마이크로코드 루틴(microcode routine)을 사용하여 고속화를 도모하는 것이 기재되어 있다.

특허공개 소화 62-251951호 : 이 출원에는 직렬 채널과 명렬 디바이스(paralleI device)를 결합하는 익스텐더에서 전송 바이트 카운트(transfer byte count)를 명령 필드(command field)에 포함시키는 것이 개시되어 있다.

특허공개 평성 2-230356호 공보 : 이 출원은 인터럽트 신호를 확장 시스템으로부터 본체 시스템으로 통지할 때 레지스터내에 레벨을 유지하고 본체측이 관찰할 수 있도록 되어 있는 기법을 개시하고 있다.

특허공개 평성 1-93941호 공보 : 이 출원에는 병렬 신호의 스냅 쇼트(snap shot)를 직렬로 전송하고 전송된 신호를 쉬프트 레지스터(shift register)내에 유지시키는 기법이 개시되어 있다.

그러나, 어떤 문헌도 2개의 상이한 시스템 버스가, 그 사이의 신호형태가 그 버스들의 신호형태와 다른 전송경로를 통해 결합한 경우에 발생되는 와이어드 OR 신호라인의 인터록에 대해서는 시사하고 있지 않다.

본 발명은 상술한 와이어드 OR 신호라인의 인터록을 제거하는 것을 목적으로 한다.

본 발명에서는 상기 목적을 달성하기 위하여 다음과 같은 구성을 채용하고 있다. 우선, 통상의 버스상의 신호전송 형태와 다른 신호전송 형태의 통신경로를 통하여 결합된 제 1 시스템 및 제 2 시스템 각각에 다른쪽 버스의 와이어드 OR 신호라인의 레벨을 대변하는 섀도우 레지스터(shadow register)를 제공한다. 시스템의 와이어드 OR 신호라인의 레벨은 통신경로를 통하여 다른쪽 시스템의 섀도우 레지스터로 전송된다. 그리고, 시스템의 섀도우 레지스터가 사전결정된 레벨일 때에는, 이 시스템은 이 와이어드 OR 신호라인의 레벨을 다른쪽 시스템으로 전송하지 않는다. 이런 방식으로, 레벨의 송신이 두 시스템 사이에서 계속하여 반향(echoes)하는 것을 방지하여 인터록을 제거한다. 두 시스템에는 또한 다른쪽 시스템의 섀도우 레지스터의 거울 영상(mirrior image)을 이루는 섀도우 섀도우 레지스터를 제공한다. 상술한 바와 같이, 섀도우 레지스터로의 레벨 송신이 금지되므로(다른쪽 시스템의 섀도우 레지스터의 사전결정된 레벨을 위해), 일시적으로 이 섀도우 레지스터는 다른쪽 시스템의 디바이스가 출력하고 있는 와이어드 OR의 레벨을 재현하지 않게 되는 경우가 있지만 이 다른쪽 시스템의 섀도우 레지스터가 사전결정된 레벨로부터 해제되었을 때, 이 다른쪽 시스템의 섀도우 섀도우 레지스터의 레벨과 와이어드 OR 신호라인의 레벨이 일치하지 않으면 사전결정된 레벨이 한쪽 시스템의 섀도우 레지스터로 송신되게 된다. 이른 방식으로 반향에 의한 인터록을 계속하여 피하면서 레벨을 확실히 서로 송신할 수 있다.

또한, 레벨이 동시에 송신되었을 때에는 한쪽 시스템에서만 섀도우 레지스터가 레벨을 수신하고, 다른쪽 시스템의 섀도우 레지스터는 송신레벨을 페기하도록 한다. 이렇게 하면, 동시 송신에 의한 인터록도 회피할수 있다. 이 경우에도 레벨은 나중에 적당한 시점에서 섀도우 섀도우 레지스터에 의해 송신된다.

이하, 본 발명의 일 실시예에 대하여 도면을 참조하여 설명한다

제 1 도는 본 발명의 일 실시예의 사용모드(use mode)를 도시한 것으로, 이 도면에서 1은 이른바 노트북형 컴팩트 퍼스널 컴퓨터(notebook-type compact personalcomputer)이며, 이 퍼스널 컴퓨터(1)는 광섬유 어셈블리(opticalfiber asembly)(2)를 통하여 확장박스(3)에 결합되어 있다. 이 퍼스널 컴퓨터(1)는, 예를들면 일본 IBM 주식회사의 PS/55 노트북 컴퓨터이며, 버스로써 마이크로 채널(미국 인터내셔널 비지네스 머신즈사의 상표) 사양의 버스를 채용하고 있다. 확장박스(3)는 마이크로 채널용의 슬롯(slot), SCSI표준 슬롯(SCSI standard slot)(DASD용), 직렬 포트(∞rial port) 및 병렬 포트(parallel port) 등을 가지고 있다.

제 2 도에 도시한 바와 같이, 퍼스널 컴퓨터(1)의 사전 결정된 슬롯(la)에 광직렬 마이크로 채널 카드(optical serialmicrochannel card OSMC 카드)(4)가 장착되어 있다 OSMC 카드(4)에는 광전 변환 어셈블리(electro-opto conversion asembly)(5), OSMC 컨트롤러(6) 및 로케이션 맵(Iocation map)(SRAM)(7)이 설치되어 있다. 다른쪽 확장박스(3)에도 광전변환 어셈블리(8), OSMC 컨트롤러(9) 및 로케이션 맵(SRAM)(10)이 설치되어 있다. 그리고, OSMC 카드(4)의 광전변환 어셈블리(5)와 확장박스(3)의 광전변환 어셈블리(8) 사이에 광섬유 어셈블리(2)가 접속된다. 광섬유 어셈블리(2)는 6개의 광섬유 링크(optical fiber link)로 이루어지며, 예를들면, 10미터 길이로 되어 있다. 광섬유 링크의 각각은 퍼스널 컴퓨터(1)로부터 확장박스(3)로 신호를 전송하는 캐리어 클락 링크(carrier clock link), 패킷 링크(packetlink) 및 조정링크이고 확장버스(3)로부터 퍼스널 컴퓨터(1)로 신호를 전송하는 캐리어 클락 링크, 패킷 링크 및 조정 링크이다.

제 3 도는 OSMC 카드(4)의 OSMC 컨트롤러(6) 및 확장 박스의 OSMC 컨트롤러(9)의 구성을 도시한다. OSMC 컨트롤러(6,9)는 거의 동일한 구성을 가지고 있다. 이하에서는 특히 필요한 경우를 제외하고는 어느 0SMC 컨트롤러인지 언급하지 않는다. 그 대신, 설명의 대상이 되고 있는 것을 일차측이라 부르고 상대편을 2차측이라 부르기로 한다.

제 3 도에서, 좌측은 일차측 시스템의 마이크로 채널 사양의 버스(11)와의 인터페이스이며, 우측은 광전변환 어셈블리(5)(부호는 필요한 경우를 제외하고는 퍼스널 컴퓨터(1)측의 것을 사용한다) 및 광섬유 어셈블리(2)(제 2 도)와의 인터페이스이다. OSMC 컨트롤러(6)는 버스 사이클 신호변환/역변환부(bus cyclesignaI encoder/decoder) (12), 잡신호변환/역전변환부(miscellaneous signal encoder/decoder) (13), 패킷 데이타 송수신부(packet data transmitter-receiver)(14), 비패킷 데이타 송수신부(non-packet datatransmitter-receiver)(15) 및 클락 송수신부(clock transmitter-receiver)(16) 등으로 이루어져 있다.

제 3 도의 마이크로 채널 사양의 버스(11)상의 신호(상세하게는, "마이크로 채널 구조상의 신호의 설명"란을 참조하기 바람)는 이들 버스 사이클 신호변환/역변환부(12), 잡신호변환/역변환부(13), 패킷 데이타 송수신부(14) 및 비패킷 데이타 송수신부(15)에 의해 변환되고, 일부 생략된 후 일차측 시스템의 광전변환 어셈블리(8)를 통하여 이차측 시스템으로 송신된다. 또한, 이차측 시스템의 마이크로 채널상의 신호도 마찬가지로 변환되고 생략되어 이차측 시스템의 광전변환 어셈블리(8)를 통하여 일차측 시스템으로 송신된다.

일차측 시스템에 송신된 광신호(optical signal)는 일차측 시스템의 광전변환 어셈블리(5)를 통하여 제 3 도의 버스 사이클 신호변환/역변환부(l2), 잡신호변환/역전환부(13), 패킷 데이타 송수신부(14) 및 비패킷 데이타 송수신부(15)에 공급되고 여기에서 마이크로 채널 신호로 복원된다. 이차측 시스템에 송신된 광신호도 마찬가지로 마이크로 채널 신호로 복원된다.

제 3 도의 OSMC 컨트롤러에서는 마이크로 채널의 신호 중에서 특히 타이밍(timing)이 늦은 것이 문제가 되는 신호를 비패킷 데이타 송수신부(15)에서 처리하고 다른 신호중에서 버스 사이클에 관련된 신호를 버스 사이클 신호변환/역변환부(12) 및 패킷 데이타 송수신부(14)에서 처리하며 나머지 신호를 잡신호변환/역변환부(13) 및 상기 패킷 데이타 송수신부(14)에서 처리한다.

이하에서 전술한 바를 상세하게 설명한다.

제 5 도 및 제 6 도는 제 3 도를 상세히 도시한 것으로, 제 4 도는 제 5 도 및 제 6 도가 어떤 배치로 편성되는가를 도시하고 있다. 제 5 도는 특히 버스 사이클 신호변환/역변환부(12) 및 패킷 데이타 송수신부(14)를 도시한다. 이 도면에서, 버스 사이클 신호변환/역변환부(12)는 버스 사이클 모니터(bus cycle monitor)(17), 버스 사이클 송신기(18), 어드레스 캐시(address cache)(19), 버스 사이클 발생기(bus cycle generatior)(20) 및 버스 사이클 수신기(21)로 이루어져 있다.

버스 사이클 모니터(17)는 제 7 도에 토시한 바와 같이 동작한다.

상태 0 : 유휴 상태(idle state) 만약 -S1 또는 -S1이 단정(asserted)되면 상태 2로 천이한다.

상태 1 : 어드레스가 유효하다. 만약 -ADL이 단정되고 어드레스가 로케이션 맵(7)에서 발견되면 상태 2로 천이한다. 만약 -SO 및 -S1이 부정(negated)되면 상태 O으로 천이한다.

상태 2 : 이차측 버스 사이클이면 버스 사이클 송신기(18)를 기동한다. 만약 -CMD가 발견되면 상태 3으로 천이한다,

상태 3 : 기록 사이클(write cycle)이면 기록 데이타(write data)는 유효하다. 만약 -CMD가 부정되면 상태 0으로 천이한다.

버스 사이클 송신기(18)는 일차측 시스템에서 개시되고 이차측 시스템에서 완결해야 할 버스 사이클에 관련된 마이크로 채널 신호의 패킷화(packetize) 및 패킷(packet)의 전송을 패킷 데이타 송수신부(14)에 요구하는 것이다. 패킷 데이타 송수신부(14)는 신호전송의 요구에 따라 패킷을 생성하여 2차측 시스템으로 전송한다. 이차측 시스템에 전송된 패킷은 마이크로 채널신호의 재생성에 사용된다. 패킷은 제 8 도에 도시한 바와 같이 명령 필드, 인자 필드(argument field) 및 보상 필드(compensation field)로 이루어지고 각 필드는 모두 10비트이다, 명령(command)의 종류는 제 9 도에 도시한 바와 같다. 또한, 인자 필드에는 어드레스 및 전송 데이타가 채워진다. 보상 필드는 다른 필드가 전송되지 않을 때 패킷에 채워진다. 보상 필드의 공인자(null argument)는 다수의 특정 비트 패턴(bit pattem)중 하나를 취한다. 공인자의 비트 패턴을 적절하게 선택함으로써 전송신호의 직류성분을 제거하도록 배치된다. 또한, 패킷 송수신부(14)에 대한 상세한 설명은 후술할 것이다.

버스 사이클 송신기(18)는 버스 사이클의 어드레스의 국부성(locality)을 이용하여 어드레스 정보(addre$ information)의 전송을 생략할 수 있게 되어 있다. 즉, 어드레스 캐시(19)는 전회의 버스 억세스 어드레스(bus acces address)를 저장할 수 있게 되어 있고 현재 어드레스(current address)와 전회 어드레스(previous address)의 차이가 0, 1 또는 2인 경우에는 명령 필드에 그 정보를 포함시키며 그 대신에 어드레스의 전송을 생략한다.

버스 사이클 송신기(18)는 제10도에 도시한 바와 같이 동작한다.

상태 0 : 유휴 상태. 만약 버스 사이클 모니터(17)가 버스 사이클을 발견하면 상태 1로 천이한다.

상내 1 : 어드레스 캐시(19)를 억세스하고 버스 어드레스(bus address)를 캐시 어드레스(cache addres)와 비교한다. 만약(버스 어드레스-캐시 어드레스)가 0, +1, 또는 +2이면 캐시 적중(cache hit)이고 그렇지 않으면 캐시 부재(cache miss)이다. 만약 버스 사이클 모니터가 버스 사이클 송신기(18)를 기동한다면 상태 2로 천이하고 그렇지 않으면 상태 0으로 천이한다.

상태 2 : 명령 패킷(command packet)의 송출을 요구하고 CDCHRDY를 부정(negate)한다. 어드레스 캐시(19)를 갱신(update)한다. 만약 캐시 적중이고 판독 동작(read operation)이면 상태 5로 천이한다. 만약 캐시 적중이고 기록 동작(write operation)이면 상태 4로 천이한다. 만약 캐시 부재이면 상태 3으로 천이한다.

상태 3 : 어드레스 패킷의 송출을 요구한다. 만약 판독 동작이면 상태 5로 천이한다. 만약 기록 동작이면상태 4로 천이한다.

상태 4 : 데이타 패킷의 송출을 요구하고 상태 5로 천이한다.

상태 5 : 이차측 시스템에 송출한 버스 사이클의 완료를 기다린다. 이차측 버스 사이클에 대한 ACK가 복귀되면 상태 6으로 천이한다.

상태 6 : CDCHRDY를 단정한다. 만약 판독 동작이면 복귀된 데이타를 출력한다. 상태 0으로 천이한다. 버스 사이클 수신기(21)는 이차측 시스템으로부터 일차측 시스템으로 전송되어야 할 버스 사이클의 정보에 의거하여 버스 사이클 발생기(20)를 기동시켜 이차측 시스템의 버스 사이클 신호를 일차측 시스템에서 재생시킨다. 패킷 데이타 송수신부(14)는 이차측 시스템으로부터의 패킷을 해독하고 버스 사이클 수신기(21)로 송신한다. 버스 사이클 수신기(21)는 필요하다면 어드레스 캐시(19)를 참조하여 어드레스를 생성하고 버스 사이클 발생기(20)에 공급한다. 또한, 이차측 시스템으로부터 일차측 시스템으로 송출된 버스 사이클이 완료될 시점에서 ACK 패킷을 일차측 시스템으로 송출하도록 패킷 데이타 송수신부(14)에 요구한다.

버스 사이클 수신기(21)는 제11도에 도시한 바와 같이 동작한다.

상태 0 : 유휴상태. 만약 일차측 버스 사이클 명령을 식별했다면 상태 1로 천이한다.

상태 1 : 명령 패킷의 캐시 상태 데이타(cache state data)를 이용하여 실효 어드레스(effective addres)를 계산한다. 만약 어드레스의 중분치가 '11'이면 캐시 어드레스를 폐기(discard)한다.

상태 2 : 명평 패킷의 수신을 완료한다. 만약 패리티 에러(parity error)이면, 상태 1로 천이하고 에러 플래그를 세트(set)한다. 만약 캐시 적중이면, 버스 사이클 발생기(20)를 기동하고 어드레스 캐시(19)를 갱신한다. 만약 캐시 적층이고 판독 동작이면 상태 5로 천이한다. 만약 캐시 적중이고 기록 동작이면 상태 4로 천이한다. 만약 캐시 부재이면 상태 3으로 천이한다.

상태 3 : 어드레스 패킷을 수신한다. 모든 어드레스를 수신한 후에 버스 사이클 발생기(20)를 기동하고 어드레스 캐시(19)를 갱신한다. 만약 판독 동작이면 상태 5로 천이한다. 만약 기록 동작이면 상태 4로 천이한다.

상태 4 : 데이타 패킷을 수신하고 상태 5로 천이한다.

상태 5 : 이차측 시스템으로 송출되어온 버스 사이클이 종료될 시점까지 기다린다. 만약 버스 사이클 발생기(20)가 버스 사이클의 종료가 임박했음을 통지해오면 상태 6으로 천이한다.

상태 6 : 이차측 시스템에서 개시된 버스 사이클용에 ACK 패킷의 송출을 요구한다. 만약 판독 동작이면 판독 데이타 패킷의 송출을 요구한다. 상태 0으로 천이한다.

버스 사이클 발생기(20)는 이차측 시스템에서 개시된 버스 사이클을 일차측 시스템에서 재생한다. 실효 어드레스를 출력할 수 있게 되면, 버스 사이클 수신기(21)는 버스 사이클 발생기(20)를 기동한다. 버스 사이클 발생기(20)에서 재생된 버스 사이클에 대한 일차측 시스템의 마이크로 채널의 신호는 이차측 시스템의 마이크로 채널 버스(11)로 송출된다.

버스 사이클 발생기(20)는 제12도에 도시한 바와 같이 동작한다.

상태 0 : 유휴 상태. 만약 버스 사이클 수신기에 의해 기동되면 상태 1로 천이한다.

상태 1 : -S0 또는 -S1을 단정하고 상태 2로 천이한다.

상태 2 : -ADL을 단정한다. 만약 판독 동작이면 상태 3으로 천이한다. 만약 기록 동작이면 데이타가 도착한 후 상태 3으로 천이한다.

상태 3 : -ADL을 부정하고 -CMD를 단정한다. CHRDYRTN을 샘플(sample)하고 디폴트 사이클(default cycle)인가 확장 사이클(extend cycle)인가의 여부를 구별한다.

상태 4 : -S0 또는 -S1을 부정한다. 만약 디폴트 사이클이면 -CMD을 단정한 40ns 후 상태 6으로 천이한다. 만약 확장 사이클이면 -CMD을 단정한 140ns 후 CHRDYRTN이 하이 레벨(high voltage level)이면 상태 6으로 천이하고 로우 레벨(low voltage level)이면 상대 5으로 천이한다.

상태 5 : 비동기 확장 사이클(asynchronous extended cycle). CHRDYRTN이 하이 레벨이 된 후 상태 6으로 천이한다.

상태 6 : ACK를 복귀시킬 준비가 되었음을 버스 사이클 수신기(21)에 통지한다. 60ns 후 상태 7로 천이한다.

상태 7 : 버스 사이클을 종료한다. 만약 DMA IO 사이클이 아니면 -CMD를 부정하고 상태 0으로 천이한다. 만약 DMA IO 사이클이면 -TC를 수신할 때까지 기다리든가 또는 조정링크를 통하여 이차측 버스에서의 -CMD의 종료를 수신한 후,-CMD를 부정하고 상태 0으로 천이한다.

제13도 및 제14도는 일차측 시스템에서 이차측 시스템에 대한 16비트 기록 억세스 및 판독 억세스가 어떻게 이루어지는가를 도시한다. 개개의 기능블럭이 어떻게 동작하는가에 대해서는 이미 서술한 바 있으므로, 여기에서는 상세한 설명을 생략한다.

또한, 제 5 도를 참조하여 패킷 데이타 송수신부(14)에 대하여 설명한다. 제 5 도에서, 패킷 데이타 송수신부(14)는 패킷 우선순위 매김부(packet prioritizer)(22), 패킷 부호기(packet encoder)(23), 시리얼라이저(serializer) (24), 마크/스페이스 보상부(mark/space compensator) (25), 변조부(modulator) (26), 해독기(decoder) (27), 디시 리얼라이저(deserializer) (28), PLL부(29) 및 복조부(demoduIator) (30)를 가지고 있다.

패킷 우선순위 매김부(22)는 제15도에 도시한 바와 같은 우선도에 따라서 패킷을 생성하도록 패킷 부호기(23)에 요구한다. 패킷 부호기(23)는 패킷 우선순위 매김부(22)로부터의 패킷 생성요구에 따라 패킷을 생성한다. 10비트로 이루어지는 패킷 필드의 각각은 시리얼라이저(24)에 공급되며 5개의 비트쌍의 열(stream)로써 출력된다. 비트쌍의 얼은 변조부(26)에 공급되고 클락의 하향 에지(faIling edge)에서 각 비트쌍의 한쪽의 비트를 광전변환 어셈블리(5)로의 구동라인(27)으로 순차적으로 출력하여, 또 상향 에지(risign edge)에서 각 비트쌍의 다른쪽 비트를 마찬가지로 구동라인(17)으로 출력한다. 변조부(26)로 부터의 출력은 광전변환 어셈블리(5) 및 광섬유 어셈블리(2)를 통하여 이차측 시스템으로 공급된다.

마크/스페이스 보상부(25)는 보상용의 공데이타 필드(unll data field)를 사용하여 신호전송라인상의 직류성분을 줄이기 위한 것으로, 마크('1')가 많을 때에는 스페이스('0')가 많은 공데이타 필드를 삽입하고 스페이스가 많을 때에는 마크가 많은 공데이타 패킷을 삽입한다.

변조부(26)은 제16도에 도시한 바와 같이, 버퍼(buffer)(28a), 인버터(inverter)(29a), 래치(latch(30a,31,32), AND 회로(AND circuit)33,34) 및 OR 회로(OR circuit)(35)로 이루어져 있다. 변조부(26)에는 전송비트 쌍(transferbit pair) X비트 0 및 X비트 1과 함께 클락 송수신부(16)(제3도)의 클락 발생기(36)로부터 클락이 공급되어 있다. 이 클락 버퍼(28a)를 통하여 xB클락(xBclock)이 되고 게이트(gate)(31,32)및 AND 회로(33)를 제어한다. 또한, 인버터(29a)를 통하여 xC클락(xCclock)이 되며 래치(30a) 및 AND회로(34)를 제어한다. 전송 비트쌍 X비토 0 및 X비트 1은 제17도에 도시한 바와같이 X비트 열에 합성되며 구동라인(27)을 통하여 광전변환 어셈블리(5)로 공급된다. 클락 발생기(36)에서 생성된 클락은 인버터(37)를 통하여 전송 클락 즉, X클락(XCLOCK)이 되어 광전변환 어셈블리(5)에 공급된 후 이차측 시스템으로 송신되어 전송 신호의 복조에 사용된다 제17도에서 밝혀진 바와같이, 전송 데이타의 비트율(bit rate)은 클락의 2배가 되어 있다. 따라서, 클락 발생 처리에 관련된 회로는 비교적 저속의 회로일 수 있다.

이차측 시스템으로부터 전송되는 비트열(bit stream)은 복조부(30)에서 비트쌍의 열로 변환되고 그 다음에 디시리얼라이저(28)에서 패킷 필드로 변환되어 패킷 해독기(27)로 공급된다. PLL부(29)는 패킷 필드의동기(synchronlzation)를 검출하여 패킷 필드를 추출(extract)하는데 사용된다. 패킷 해독기(27)는 각 패킷에 적합한 제어신호 및 데이타를 버스 사이클 변환/역변환부(12)의 버스 사이클 수신기(21)와 잡신호변환/역변환부(13)의 IRQ 수신기(38) 및 MSC 수신기(39)에 공급하여 이차측 시스템의 마이크로 채널 신호가 일차측의 마이크로 채널 버스(l1)로 송출되도록 한다.

복조부(30)는 제18도에 도시한 바와같이 버퍼(40), 인버터(41) 및 래치(42,43,44)로 구성되고 제19도에 도시한 바와같이 일차측 시스템으로부터 전송된 비트열(R비트 열) 및 클락(RCLOCK)으로부터 비트쌍의 열을 복조한다.

다음으로, 제 6 도 등을 참조하여 잡신호변환/역변환부(13)에 대하여 설명한다.

제 6 도에서, 잡신호 패킷변환/역변환부(13)는 -IRQn 신호, CHRESET 신호 및 -PREEMPT 신호를 처리하는 것이며, IRQ 처리부(45) 및 MSC(기타의) 처리부(46)로 구성되어 있다.

IRQ 처리부(45)는 IRQ 섀도우 레지스터(IRQ shadow register)(46), IRQ 섀도우 레지스터(47), IRQ요구 우선 순위 매김부(48), IRQ 송신기(49) 및 IRQ 수신기(50)등으로 구성되어 있다.

이해를 독비 위하여 -IRQn 신호에 대하여 여기에서 설명한다. -IRQn 신호는 본래의 인터럽트 요구신호의 -IRQ3∼7, -IRQ9∼12, -IRQ14 및 IRQ15 이외에 -CHCK도 편의상 포함된다. 이들 신호는 액티브 로우 와이어드 OR형(active-1ow wride-OR type) 신호이며 오픈 콜렉터형 구동소자에 의해 구동된다. 예를들면, 제20도에 도시한 바와같이, 소정의 주변장치(어댑터(adapter))가 MPU에 인터럽트를 요구할때에는 이 주변장치에 할당되어 있는 -IRQn 라인을 로우(low)(저전위)로 구동한다(A). 주변 인럽트 컨트롤러(peripheral interrupt controller)(PIC, 도시하지 않아므)는 이 신호를 검출하여 MPU에 인터럽트요구(-INT)를 송출하고(B) 서비스중의 레지스터를 세트한다(C). MPU는 대응하는 인터럽트 처리 루틴(interrupt procesing routine)을 실행한다. 인터럽트 처리 루틴의 종료시 MPU는 EOI(인터럽트 종료)를주변장치 어댑터에 통지하고 -IRQn 라인을 라인(high)(고전위)로 한다(D). MPU는 주변 인터럽트 컨트롤러의 서비스중의 레지스터로 EOI를 통지하여 다음의 -INT를 인에이블(enable)한다(E). MPU는 인터럽트 처리 루틴을 종료하여 다음의 프로세서(proces)를 실행한다(F).

그런데, -IRQn 라인의 레벨(1veel)을 일차측 시스템 및 이차측 시스템 사이에서 전송할 경우에는, 다음 사항에 유의할 필요가 있다. 첫째로, 반향(echo)에 의해 영구히 로우 구동(low level driving)이 해제되지 않게 되는 것이다. 즉, 한쪽 시스템에서 소정의 주변장치가 -IRQn 라인을 로우고동하여 이를 다른쪽 시스템으로 전송하고 다른쪽 시스템의 -IRQn 라인을 로우 구동했을 경우, 다른쪽 시스템의 로우 구동이 다시한쪽 시스템으로 되돌려지고, 이로 인해 이 소정의 주변장치의 인터럽트 처리가 종료하여 -IRQn 라인의 구동을 정지해도 로우 구동상내가 지속되어 버릴 염려가 있다. 둘째로, 쌍방 시스템의 주변장치가 같은 레벨의 -IRQn 라인을 거의 동시에 구동하고 그 로우구동 상태를 서로에게 전송한 경우이다. 이 경우도 록트(lick) 상태가 된다.

이 실시예에서는, 먼저 섀도우 레지스터(shadow register)(46)를 각각 -IRQn 라인에 제공하여 이차측시스템의 -IRQn 라인의 상태를 나타낸다. 더우기, 섀도우 레지스터가 이차측 시스템의 -IRQn 라인의 로우 구동상태를 지시할때에는, 일차측 시스템의 -IRQn 라인이 로우 구동되어도 그것을 이차측 시스템에 통지하지 않는다. 통지되지 않은 로우 구동상태는 후에 섀도우 섀도우 레지스터(47)와 비교하여 재송신한다.이점에 대해서는 후술할 것이다. 이와같이 하면 로우 구동상태의 통지가 반향되지 않고 반양에 의하 로크가 해제된다.

이차측의 -IRQn 라인의 레벨을 1차측의 섀도우 레지스터(46)에 의해 대신(represent)하게 하는 것은 이차측의 -IRQn 라인의 레벨이 반전(toggle)할매마다 IRQ 패킷을 이차측 시스템으로부터 일차측 시스템으로 송신하는 것을 필요로 한다.

두번째 문제는 통신 프로토콜(communication protoco1)로 해결한다. 우선, 일차측 시스템으로부터 전송되는 IRQ 패킷에 대하여 이차측 시스템은 응답패킷(response pACKet)을 반송한다. 그리고, 일차측 시스템으로부터 IRQ 패킷을 송신한 후에도 응답 패킷을 수신하지 않았을때, 이차측으로부터 IRQ 패킷이 송신된 경우에는 이를 1RQ 패킷의 동시 송신(simultaneous transmission)으로 판단한다. 이 경우, 한쪽 시스템(예를들면, 퍼스널 컴퓨터 l측)에서는 IRQ 패킷에 따라 섀도우 레지스터를 반전하여 긍정응답(ACK)을 다른쪽으로 송신한다. 다른쪽 시트템(예를들면, 확장박스 3측)에서는 IRQ 패킷을 거절하고 부정응답(NAK)을 한쪽 시스템으토 송신한다. 이 다른쪽 시스템측에서는 IRQ 패킷이 거절되므로 섀도우 레지스터 및 상대측 섀도우 섀도우 레지스터는 반전되지 않는다. 따라서, 인버터(57)에 의해 반전되는 쌍의 출력이 동시에 하이로부터 로우로 반전하는 것을 피할 수 있고 제 2 의 문제도 해결된다.

상술한 바와같이, 이차측으로부터 로우 구동상태의 통지가 거절되어 일차측의 섀도우 레지스터(46)에 반영되지 않을 경우에는, 섀도우 세도우 레지스터(47)를 이용하여 로우 구동상태를 재통시작한다. 즉, 일차측의 섀도우 섀도우 레지스터(47)는 이차측으로부터의 ACK에 따라 반전하고 NAK에 따라 상태를 유지하게되어 있다. 이 결과, 일차측의 섀도우 섀도우 레지스터(47)는 이차측 섀도우 레지스터(46)의 거울 영상(mirror image)으로 되어 있다. 또한, 일차측으로부터 이차측으로의 통지가 거절되지 않으면 이차측의 섀도우 레지스터(46)는 일차측-IRQ 라인의 거울 영상이다. 따라서, 일차측의 -IRQn 라인의 상내가 섀도우 섀도우 레지스터(47)의 상태와 일치하는 경우 통지는 긍정적으로 수용되므로 재통지할 필요가 없다. 반대로, 일차측 -IRQn 라인의 상태와 일차측의 섀도우 섀도우 레지스터(47)의 상태가 다르면, 통지가 거절되었음을 의미하고 이 경우, 일차측 섀도우 레지스터(46)가 로우 구동상태에서 복귀한 후에 이차측으로 일차측의 로우 구동 상태를 재통지한다.

제21a도는, 일차측 -IRQ 라인만이 하이로부터 로우로 반전한 경우의 동작을 도시하는데, 처음에는 일차측 및 이차측의 -IRQ 라인 둘다 하이상태에 있었다. 제21a도에서, -IRQn 라인의 레벨 어댑터(leveladapter)가 하이에서 로우로 반전함에 따라 와이어드 OR형 -IRQn 라인이 로우가 된다(1). 다음에 IRQ패킷이 일차측으로부터 이차측으로 송신되고 이차측 섀도우 레지스터(46)의 인버터(57)에 의한 반전 출력이하이에서 로우로 반전한다(2). 더우기, 이 반전에 따라 이차측으로부터 일차측으로 ACK 응답이 복귀되어 일차측의 섀도우 섀도우 레지스터(47)가 하이 지시상태(high indication state)로부터 로우 지시상태(1owindication state)로 반전한다(3). 이 경우, 이차측의 -IRQn 라인은 이차측 섀도우 레지스터(46)의 인버터(57)에 의한 반전 출력이 로우로 반전하는 것과 마찬가지로 로우 지시상태로 반전한다(4). 그러나 이아측에서는 이미 섀도우 레지스터(46)의 인버터(57)에 의한 반전 출력이 로우이므로 이차측의 -IRQn 라인의 반전에 따라 IRQ 패킷이 일차측으로 송신되는 일은 없다(5).

제21b도는 일차측의 -IRQn 라인이 제21a도의 상태로부터 하이 상태로 재복귀한 경우의 동작을 도시한다. 제21b도에서, 우선 -IRQn 라인의 레벨 어댑터가 로우에서 하이로 반점함에 따라 연결 OR형의 lRQn 라인이 하이가 된다(1). 다음에 lRQ 패킷이 일차측으로부터 이차측으로 송신되어 -IRQ 라인이 하이상태에 있을때에는 섀도우 섀도우 레지스터(47)는 여전히 로우 지시상태이므로, 즉 이차측 섀도우 레지스터(46)가 일차측 -IRQn 라인을 대신하지 않으므로 IRQ 패킷을 송신한다)이차측 섀도우 레지스터(46)가 로우 지시상태에서 하이 지시상태로 반전한다(2). 더우기, 이 반전에 따라 이차측으로부터 일차측으로 ACK 응답이 복귀되어 일차측 섀도우 섀도우 레지스터(47)가 로우 지시상태에서 하이 지시상태로 반전한다(3). 이 경우에 이차측 -IRQn 라인도 이차측 섀도우 레지스터(46)의 반전에 따라 로우 지시상태에서 하이지시상태로 된다(4). 그러나, 이차측 섀도우 섀도우 레지스터(47)도 하이 지시상태이므로(일차측 섀도우 레지스터(46)가 하이 지시상태인 것을 나타내므로) 현재의 이차측 -IRQn 라인의 반전에 마라 IRQ 패킷을 일차측으로 송출하는 일은 없다(5).

제22a도는 일차측 및 이차측 쌍방의 -IRQn 라인이 거의 동시에 하이에서 로우로 반전한 경우의 동작을 도시한다. 제22a도에서, 일차측(예를들면, 퍼스널 컴퓨터(1)) 및 이차측의 쌍방에서 -IRQ 라인의 레벨 어댑터가 하이에서 로우로 반정함에 따라 와이어드 OR형 -IRQn 라인은 로우가된다(1). 다음에 IRQ 패킷이 교차 송신된다(2). 그러나, 이 시점에서는 쌍방 모두 응답 패킷 ACK 또는 NAK를 수신하지 않는 상태이므로 퍼스널 컴퓨터측에서는 섀도우 레지스터(46)가 하이 지시상태에서 로우 지시상태로 반전하지만 확장박스(3)측에서는 섀도우 레지스터(46)가 반전하지 않는다. 더우기, 퍼스널 컴퓨터(1)측에서의 섀도우 레지스터(46)의 반전에 따라 ACK 응답을 확장박스(3)측으로 송신하여 확장박스측의 섀도우 섀도우 레지스터(47)가 하이 지시상태에서 로우 지시상태로 반전한다(3). 반면에, 확장박스(3)측의 섀도우 레지스터(46)는반전하지 않고 하이 지시상태를 유지하므로 NAK는 확장박스측으로부터 퍼스널 컴퓨터(1)측으로 송신되어 퍼스널 컴퓨터(1)측의 섀도우 섀도우 레지스터(47)는 하이 지시상태를 유지한다(3').

제22b도는 제22a도의 상태에서 이차측의 -IRQn 라인이 하이로 복귀한 경우의 동작을 도시한다. 제22b도에서, 이차측의 어댑터가 로우에서 하이로 반전하면, 이착의 -IRQn 라인의 레벨도 일단 로우에서 하이로 반전한다(1). 이 시점에서, 이차측 섀도우 섀도우 레지스터(47)는 로우 지시상태이므로(따라서, 일차측 섀도우 레지스터가 로우 지시상태이므로) 이차측으로부터 일차측으로 IRQ 패킷을 송신하여 일차측 섀도우 레지스터(46)을 하이 지시상태로 반전시킨다(2). 그리고 이에 따라 이차측으로 ACK가 전송되어 이차측 섀도우 섀도우 레지스터(47)도 하이 지시상태로 반전한다(3).

반면에, 일차측 섀도우 레지스터(46)는 하이 지시상태가 되므로 일차측 -IRQn 라인의 로우 상태가 이차측으로 재통지된다. 즉, 일차측으로부터 lRQ 패킷을 송출할 수 있고, 이 시점에서 일차측의 -IRQn 라인이 로우이며, 또 섀도우 섀도우 레지스터(47)가 하이 지시상태이므로, IRQ 패킷이 일차측에서 이차측으로 전송되며, 이에 따라 이차측 섀도우 레지스터(46)가 로우 지시상태로 반전한다(4). 그리고 이차측으로부터일차측으로 ACK가 복귀되어 일차측 섀도우 섀도우 레지스터(47)는 로우 지시상태로 반전한다(5). 또한,이차측에서는 섀도우 레지스터(46)가 로우지시상태로 반전하여 -IRQn 라인도 다시 로우로 반전한다.(6)

제23도는 IRQ 처리부(45)중에서 신호송신부분의 구성을 상세히 도시한 부분이며, 이 도면에서 일차측 마이크로 채널 버스(11)의 IRQn 라인(51)의 신호는 샘플링(sampling)된 후, 인버터(52)를 통하여 XOR(배타적 논리합) 비교회로(53)로 공급된다. 비교회로(53)의 다른쪽 입력에는 섀도우 섀도우 레지스터(47)의 출력이 공급된다. 섀도우 섀도우 레지스터(47)는 이차측 시스템으로부터의 ACK에 따라 내용을 반전시킨다. 비교회로(53)의 출력은 AND회로(54)로 공급되고, 이 AND 회로(54)의 다른쪽 입력에는 섀도우 레지스터(46)의 출력이 인버터(46a)를 통하여 공급된다. AND 회로(54)의 출력은 1RQ 요구 우선순위 매김부(48)및 IRQ 패킷 송신기(49)를 통하여 패킷 데이타 송수신부(14)의 패킷 부호기(23)(제 5 도)측에 공급된다.

IRQ 우선순위 매김부(48)에서는 CHCK가 최우선이며, 나머지는 인터럽트 레벨에 따라서 결정된다. 또한, 요구중 플래그(requesting flag)(55)는 IRQ 패킷의 송신에 따라 세트되고, 이차측 시스템으로부터 응답ACK 또는 NAK 패킷의 수신에 따라 리셋(reset)되도록 되어 있다. 이것은 IRQ 패킷이 이차측 및 일차측에서 동시에 전송되어 있을때 전술한 바와같은 로크상태를 해제하기 위하여 사용된다. 또한 부호 56은ACK/NAK 수신기이다.

이와 같은 구성에서, 어댑터(도시하지 않음)에 의해 -IRQn 라인(51)이 단정(하이(고전위)에서 로우(지전위)로 반전)되었다고 하자. 그렇게 하면 언버터(52)의 출력은 "1이 된다. 이 경우 그때까지의 부정상태(negation state)("0" 또는 하이 지시상태)는 이차측의 섀도우 레지스터(46)에 반영되어 있으며, 이로인해 일차측의 섀도우 레지스터(47)는 "0"(하이 지시상태)으로 세트된다. 그렇게 하면, 비교회로(53)의 출력은 "1이 된다. 만약 섀도우 레지스터(46)의 내용이 "0"(하이 지시상태)이면 AND 회로(54)의 출력도 "1",이되어 IRQ 요구 우선순위 매김부(48)에 패킷 송출을 요구하며, 우선도에 따라서 패킷 부호기(23)는 IRQ 패킷을 송출한다.

다른쪽 섀도우 레지스터(46)가 "1"(로우 지시상태)인 경우(이차측의 -IRQn 라인이 단정되어 있는 경우)에는, AND 회로(54) 한쪽의 입력이 "0"이므로 그 출력은 항상 "0"이 된다. 이로 인해, 일차측의 -IRQn라인(51)이 단정되어도 IRQ 패킷의 송출은 금지된다. 그런 다음에, 이차측의 -IRQn 라인이 부정되면, 이차측으로부터 IRQ 패킷이 전송되고, 일차측 섀도우 레지스터(46)는 "0"하이 지시상태)으로 반전하여 일차측 -IRQn 라인(51)의 단정에 따라 IRQ 패킷이 이차측으로 송출된다.

제24도는 IRQ 처리부(45)중에서 신호수신 부분의 구성을 상세히 도시한 것으로, 이 도면에서 섀도우 레지스터(46)의 출력은 인버터(57)를 통하여 오픈 드레인 구동소자open-drain driver eIement)(58)에 공급되어 있다. 패킷 해독기(27)(제 5 도)로 부터의 해독기 출력은 ACK/NAK 판별부(ACK/NAK di-scriminator)(59)로 공급된다. ACK/NAK 판별부(59)는 요구중 플래그(55)를 참조하여 거절인지 긍정인지의 여부를 결정한다. 요구중 플래그(55)가 요구중임을 나타내는 경우에는, 확장박스(3)측에서만 거절의 결정을 수행하여 섀도우 레지스터(46)의 반전을 수행하지 않고 패킷 부호기(23)을 통하여 NAK 패킷을 이차측으로 복귀시킨다. 그 이외의 경우는 긍정으로 결정하고 ACK 패킷을 이차측으로 복귀시킨다.

이러한 구성에서는, 일차측의 요구중 플래그(55)가 요구중인 것을 나타나지 않으면 이차측에서 송출된 IRQ 패킷에 따라 섀도우 레지스터(46)를 반전하여 IRQ 라인을 긍정으로 반전하거나 부정으로 반전한다.

그리고, 일차측 및 이차측 쌍방에서 동시에 -IRQ 라인(51)이 반전하는 경우를 고려한다. 이러한 경우중, 실제로 쌍방이 IRQ 패킷을 소로에세 송출하는 것은 쌍방이 IRQ 라인이 부정에서 긍정으로 반전하는 경우 뿐인데, 이것은 한쪽이 이미 공정되어 있으면 섀도우 레지스터(46)에 의해 다른쪽으로부터의 IRQ 패킷 전송이 금지되기 때문이다. 그리고 쌍방으로부터 거의 동시에 IRQ 패킷이 송출된 경우에는, 쌍방 모두자신의 송출한 IRQ 패킷에 대한 응답 ACK 또는 NAK를 수령하기 전에 상대방으로부터의 IRQ 패킷을 수신하게 된다. 퍼스널 킴퓨터(1)측에서는 이때 승락에 대한 결정이 이루어지고 섀도우 레지스터(46)가 반전("0"에서 "1")한다. 동시에 ACK 패킷이 확장박스(3)측으로 전송되어 확장박스(3)측의 섀도우 섀도우 레지스터(47)가 반전한다.("0"에서 "1"). 반면에, 확장박스(3)로 전송된 IRQ 패킷에 대해서는 거절이 결정되고 확장박스(3)측의 섀도우 레지스터(1)는 "0"을 유지하며, 퍼스널 컴퓨터(1)측에 NAK 패킷이 전송되어 퍼스널 컴퓨터(1)측의 섀도우 섀도우 레지스터(47)로 "0"을 유지한다. 그리하여 -IRQ 라인(51)이 동시에 반전하는 경우에 발샐하는 로크 상태가 해소된다. 또한, 확장박스(3)측의 -IRQn 라인(51)이 부정되면, 퍼스널 컴퓨터(1)측으로부더의 IRQ 패킷 전송이 허용된다.

또한, 상술한 바와같이 확장박스(3)측에서 NAK의 응답을 수행하고 퍼스널 컴퓨터(1)측에서 ACK의 응답을 수행하면, 확장박스(3)측의 -IRQn 신호는 퍼스널 컴퓨터(l)측에 송신되기 쉽지만 그역은 송신되기 어렵게 된다. 통상, 주변 인터럽트 제어장치는 퍼스널 컴퓨터(1)측에 제공된다고 간주되므로 이렇게 하는것이 유효하다. 확장박스(3)측에 주변 인터럽트 제어장치가 있는 경우에는 비대칭성(asymmetry)을 역으로하는 것이 바람직하다.

다음으로, MSC 처리부(46)에 대하여 설명한다. 제 6 도에서, MSC 처리브(46)는 CHRESET 섀도우 레지스터(60), CHRESET 섀도우 섀도우 레지스터(6l), -PREEMPT 섀도우 레지스터(62), -PREEMPT 서프레서(suppressor)(63), EOT 상태 검출부(64), CACP(중앙 조정 제어 포인트(central arbitrationcontrolpoint))컨트롤러(65), MSC 송신기(66) 및 MSC 수신기(67)등을 구성된다.

CHRESET 섀도우 레지스터(60) 및 섀도우 섀도우 레지스터(61)는 IRQ 처리부(45)의 섀도우 레지스터(46) 및 섀도우 섀도우 레지스터(47)과 동일할 것이며, 동일한 방식으로 CHRESET 신호를 퍼스널 컴퓨터(1)측으로부터 확장박스(3)측으로 전송하는 것이다. 그 동작은 IRQ 처리부(45)의 것과 거의 동일하므로 설명하지 않는다.

-PREEMPT 섀도우 레지스터(62) 및 서프레서(63)는 -PREEMPT 신호를 송·수신하는 것이다. 여기에서는 -PREEMPT 신호에 대하여 약간 설명해 두기로 한다. 제25도는 버스트 전송(burst transfer)중인 장치에 다른 장치가 버스의 사용을 요구하는 동작을 도시하고 있다. 이 도면에서, ARB/GNT가 하이일때 조정버스상에서 조정이 이루어진다. 조정에 이긴 조성 참가자는 -BURST를 로우로 하여 버스를 유지하고 이로써 버스트 전송을 수행한다. 다른 장치가 버스를 사용하려고 할때에는 -PREEMPT를 로우로 하여 버스를 유지하고 있는 장치로 통지한다. 버스를 유지하고 있는 장치는 -PREEMPT의 로우 레벨에 따라 -BURST를 하이로 복귀시켜 EOT 상태로 한다. CACP는 EOT상태를 검출하고 ARB-/-GNT를 하이로하여 조정을 개시하게 한다. 조정에 이긴 장치는 자신의 토로 -PREEMPT 송출을 중지한다.

제26도는 이들 섀도우 레지스터(62), 서프레서(63) 및 -PREEMPT 신호의 송신에 관련된 부분을 도시한 것으로, 이 도면에서 일차측의 마이크로 채널 버스(11)의 -PREEMPT 라인(68)은 항상 샘플링되어 있고 이 라인(68)이 로우로 구동되면(버스 마스터 동이 현재의 버스 보유자에게 버스를 해제할 것을 요구하면), 로우레벨 신호가 인버터(69)를 통하여 PREEMPT 단정 요구부(70)에 공급된다. 단정 요구부(70)는 이에 따라 서프레서(63)으로부터의 제어 신호가 없으면 MSC 송신기(66)를 제어하여 부호기(23)로부터 -PREEMPT 신호를 단정하는 패킷을 송출시킨다.

서프레서(63)는 송출완료 플래그(sent flag)(71), 버스 보유자 자신측 플래그(bus holder's local flag)(72) 및 -PREEMPT 섀도우 레지스터(62)의 내용 및 ARB/-GNY 신호를 수신함으로써 -PREEMPT신호의 단정을 통지하는 패킷의 송신을 금지할 수 있도록 되어 있다. 버스 보유자 자신측 플래그(72)는 현재의 버스 보유자가 어떤 시스템에 존재하는 가를 지시하는 것이며, 버스 조정 종료시(ARB/-GNT가 로우)의 일차측 조정신호의 레벨과 조정 섀도우 레지스터(73)(후술한다. 이차측으로 조정신호의 레베를 나타낸다)의 레벨을 비교하여 내용이 결정된다. 예를들면, 일차측 조정신호의 레벨이 조정 섀도우 레지스터의 신호에 레벨 보다 높으면 일차측의 버스 마스터가 버스 보유자가 되므로, 예를들면 "1"(자신측)이 된다. 반대의 경우는 예를들면 "0"(상대측)이 된다. 반대의 경우는 예를들면 "0"(상대측)이 된다. 버스 보유자가 일차측 시스템에 존재할 때에는 이차측 시스템에서는 -PREEMPT 신호를 전송할 필요가 없으므로 단정 요구부(70)의 동작을 금지한다.

ARB/-GNT 신호가 로우일때, 즉, 조정이 이루어지고 있을때에도 단정 요구부(70)의 동작을 금지한다. 또한 전송완료 플래그(71)는 PREEMPT 패킷이 이미 송출되었음을 나타내고 이 경우에도 단정 요구부(70)의 동작이 금지된다. 또한, 이차측에서 -PREEMPT 라인이 단정하고 있음을 섀도우 레지스터(62)가 나타낼 때에도, 단정 요구부(70)의 동작을 금지하는데, 이것은 반향에 의한 로크를 회피하기 때문이다.

또한, EOT 상태 검출부(64)는 신호 -S0,-S1,-ADL,-CMD 및 -BURST의 부재를 검출하여 버스 사이클이 종료했음(EOT상태)를 검출한다. 이와같이 검출된 EOT 상태는 MSC 패킷 송신기(66)로 통지되어 패킷 부호기(23)로부터 EOT 패킷으로서 이차측으로 송출된다.

제27도는 -PREEMPT 신호의 수신에 관련된 부분을 도시한 것으로, 이 도면에서, 패킷 해독기(27)를 통하여 이차측 -PREEMPT 신호의 단점이 통지되면, 섀도우 레지스터(62)가 반전하고 ACK 송신기(74)가 ACK 패킷의 통지를 패킷 부호기(23)에 요구한다. 섀도우 레지스터(62)의 출력은 인버터(75)를 통하여 오픈 드레인 구동소자(76)에 공급되어 -PREEMPT 라인(68)을 구동한다. 섀도우 레지스터(62)는 ARB/-GNT 신호가 상승(rise)되는 시점에서(비스가 개방되어 조정이 개시된 시점에서) 리셋트 되어 하이로 구동된다.

다음으로, EOT 상태 검출부(64) 및 CACP 컨트롤러(65)에 대하여 설명한다. CACP(중앙조정제어포인트)는 제25도를 참조하여 설명한 바와같이, 통상적으로는 ARB/-GNT를 로우로 하고, EOT 상태가 검출되었을 때에는 이 ARB/-GNT를 하이로 하여 조정을 개시하게 하는 것이다. 이 CACP는 한쪽 시스템, 예를들면, 퍼스널 컴퓨더(1)측에만 제공된다. 그런데, 확장박스(3)의 버스 마스터들이 버스를 보유하고 있는 경우, 퍼스널 컴퓨터(1)측의 CACP가 새로운 조정을 개시하지 않도록 할 필요가 있다. 이 실시예에서는 퍼스널 컴퓨터(1)측의 CACP 컨트롤(65)가 확장박스(3)측의 버스 마스터들이 버스를 보유했음을 판별하여 의사 -BURST 신호를 발생시키도록 하고 있다. 이렇게 EOT 상태를 지지하여 CACP가 새로운 조정을 개시하지 않도록 하다. 반면에, 확장박스(3)측에서 버스 활동이 종료되면 확장박스(3)측의 EOT 검출부(64)가 이것을 검출하여 퍼스널 컴퓨터(1)측의 CACP 컨트롤러(65)에 EOT 검출을 패킷으로 통지하고, 이로써 의사 -BURST를 정지하여 새로운 조정을 개시할 수 있도록 한다. 이상의 방식을 제28도에 도시한다.

이것으로 잡신호 패킷변환/역변환부(13)의 설명을 마친다. 또한, 이에 관련된 패킷의 부호화(encoding)및 해독(decoding)은 버스 사이클에 관련된 신호와 마찬가지로 패킷 데이타 송수신부(14)에서 이루어진다. 여기에서는 상세한 설명은 생략한다.

다음으로, 제 6 도 등을 참조하여 비패킷 데이타 송수신부(15)에 대하여 설명한다. 비패킷 데이타 송수신부(15)는 신호의 순시치(instantaneous vaIue)를 샘플링하고, 그 샘플링치를 직접적으로 송신하는 것이다. 이렇게 송신하면 패킷의 송수신에 따른 지연을 억제할 수 있고, 타이밍 지연(timing delay)을 허용할 수 없는 신호에 유효하다. 이 실시예는 조정에 관련된 ARB/-GNT, ARBn 및 DMA 컨트롤러에 관련된 -BURST와 -TC를 이 비패킷 데이타 송수신부(15)에서 취급한다.

우선, 원격 조정처리부(77)에 대하여 설명한다. 여기에서는 이해를 돕기 위하여 마이크로 채널 버스의 버스조정에 대하여 설명해둔다. 마이크로 채널 버스에서는 버스 요구를 수행하는 버스 마스터 및 DMA 슬레이브(DMA 컨트롤러를 이용하는 주변장치)에 로컬 조정자가 설치되어 CACP의 제어하에 분산적으로 조정하도록 되어 있다. CACP는 EOT 상태에 따라 ARB/-GNT를 하이로 하여 조정이 개시된 것을 각 로컬조정자에 통지한다. 각 로컬 조정자는 제29도에 도시한 바와같이 구성되며, 각각의 ARBn 라인은 마이크로채널 버스의 ARBn 라인에 연결 OR 접속되어 있다. 각 로컬 조정자는 조정이 시작되면, 자신의 우선도 ARBn을 마이크로 채널 버스의 ARBn 라인으로 출력한다. 그런 다음에 상위 비트(ARB3)에서 로컬 조정자의 ARBn이 마이크로 채널 버스의 ARBn(각 로컬 조장차 ARBn의 부논리(negative logic)의 논리합)과

비교되어 로컬 조정자 비트족이 열위(inferior)이면, 이후의 하위 비트의 출력이 정지된다. 그렇게 하면,마이크로 패널 버스의 ARBn도 변화하여 최종적으로는 가장 우선도가 높은 로컬 조장자의 ARBn이 마이크로 채널 버스의 ARBn 라인에 발생되어 모두 동동한 비트를 갖는 어떤 로컬 조장자가 생존신호(survivaIsignal)를 생성한다. 조정 종료된 후(ARB/-GNT가 로우가 된다) 생존 신호를 출력하면 생존해 있는 것을 알 수 있다.

제30도는 조정의 일례를 도시한다. 제30도에 도시한 바와 같이, 조정의 단계(phase)로서는 전회 승자(previous winner)의 조정레벨을 오프(off)로 하고 ARBn 라인을 재생하는 단계 1(Toff+Trc. Toff는 구동소자의 동작지연. ARBn 라인의 상향 에지에는 분포용량(distributed capacitance) 및 풀업 저항(pul1-up resistance)등에 의한 지연(Trc)이 일어난다), 금회의 참가자의 조정 레벨을 오픈 드라이브형의 구동소자를 통하여 출력하는 단계 2(Ton), 자신의 레벨이 ARBn 라인보다 열위인가 여부를 OR 회로에서 결정하고, 열위이면 구동소자를 오프로 하고 ARBn 라인을 재생하는 단계 3(Toff+Trc) 및 재생한 ARBn 라인레벨의 변화에 따라 소정의 오픈 드라이브형 구동소자를 온으로 하는 단계 4가 있다.

단계 1 첨가자 A에 주목하면, 우선 전회 승자의 레벨 즉, 현재 ARBn 라인의 레벨 ARB3, 2, 1, 0이(0,0,0,0)이므로 ARB3 라인의 "0"(로우)의 입력과 참가자 레벨 ARB3의 반전입력에 의해 OR 회로의 출력이 "0"이 되어 ARB2, 1, 0에 대응하는 구동소자가 디스에이블(disabIe)되며, 그 출력이 고임피던스(impedance) Z가 된다. 따라서, 로컬 조장자는 (1,Z,Z,Z)을 ARBn 라인으로 출력한다. 또한, 오픈 콜렉터형의 구동소자의 출력 "1"은 고임피던스에 대응하는데, 이 경우에는 "1"을 이용하여 표시하고, 구동소자가 디스에이블되어 출력이 고임피던스가 되는 경우에는 "Z"를 이용하여 구별하여 나타낸다. 다른 참가자도 동일한 방식으로 도면에 도시한 바와 같은 출력을 발생한다. 그리고 ARBn 라인의 레벨은 ARBn 라인의 분포용량이나 풀업 저항 등에 따른 지연으로 (0,0,0,0)으로부터 (1,1,1,1)로 상승(rise)한다.

또한 이해를 돕기 위하여 OR 회로의 진리치표(truth table)를 이하에 도시한다.

단계 2 : 각 참가자의 로컬 조정자는 자신의 레벨을 ARBn 라인으로 출력한다. ARBn 라인은 부논리의 연결 OR 접속이므로(실명상 "하이"를 "1"로 하므로 논리적(정논리)으로는 AND이다)(1,0,0,0)이 된다.

단계3 : 참가자 A에주목하면, 현재ARBn라인의 레벨ARB도우3, 2, 1, 0이(1,0,0,0)이므로 ARB3, ARB2에 대응하는 OR회로의 출력은 모두 "1"이어서 ARB3, ARB2는 후소 단계를 디스에이블하지 않고 각각 "1"이고 ARB1 라인의 레벨이 "0"이므로, 전술한 진리치표에서 밝혀진 바와 같이, OR 회로의 출력은 "0"이 되어 ARB1은 후속 단계를 디스에이블하면서 "1"을 출력한다. 이렇게 함으로써 로컬 조정자는 (1,0,1,Z)를 ARBn 라인으로 출력한다. 다른 참가자도 동일한 방식으로 도면에 도시한 바와 같은 출력을 발생한다. 그리고 ARBn 라인의 레벨은 ARBn 라인의 분포용량이나 풀업 저항 등에 따른 지연으로 (1,0,0,0)으로부터 (l,0,1,1)로 된다.

단계 4 : 참가자 A에 주목한다. 위상 3에서 ARBn 라인의 레벨이 (1,0,1,1)이 되면, 그때까지 "0"이었던 ARB1에 대응하는 OR 회로의 출력도 "1"을 출력하고 이 결과 로컬 조정자(1,0,1,0)를 출력한다. 다른 참가자의 로컬 조정자 출력도 도면에 도시한 바와 같다. 단, 참가자 A 이외에는 Z의 출력을 포함하므로 승자는 되지 않는다. ARBn 라인의 레벨도(1,0,1,0)이 된다.

그런데, 이상의 조정은 이 실시예에서와 같이 2개의 시스템을 광섬유 어셈블리(2)로 연결한 경우에는 그대로의 적절히 동작하지 않는다. 이런 문제점을 해결하기 위해서 이 실시예에서는 2단계의 조정을 수행한다. 우선, 쌍방의 시스템에서 제 1 의 조정을 수행한다. 그리고, 쌍방의 승자의 조정레벨을 다른 시스템의 원격 조정처리부(77)로 전송하고 이 승자를 대리시킨다. 원격 조정처리부(77)는 전술한 로컬 조정자의 기능을 가지는 조정 컨트롤러(79)와 승자의 조정레벨을 대변하는 섀도우 레지스터(73)를 가지고 있다. 제 1 의 조정이 끝나고 각각의 원격 조정처리부(77)의 섀도우 레지스터(73)가 상대편 승자의 레벨을 유지하게 되면, 제 2 의 조정을 수행한다. 이 조정은 각각의 시스템의 승자와 상대편 시스템의 승자와 상대표편 시스템의 승자, 즉 섀도우 레지스터 사이에서 이루어진다. 이렇게 어떤 시스템의 실제 장치와 그에 대응하는 다른쪽 시스템의 원격 조정처리부(77)는 각각의 시스템에서 생존한다. 단, 실제로 버스 사이클을 개시하는 것은 실제의 장치뿐이다.

또한, 조정의 2단계로 행하고 있으므로 조정에 필요한 기간을 소프트웨어 스위치(software switch)에 의해 연장하도록 하고 있다.

제31도는 원격 조정처리부(77)의 구성을 도시하고 있다. 제31도에서, 원격 조정처리부(77)는 조정 컨트롤러(79), 원격 ABRn용 섀도우 레지스터(73), 송신 타이밍 컨트롤러(transmision timing controller) (80),수신 타이밍 컨트롤러(reception timing controller)(81), 2비트 부호기(82) 및 2비트 해독기(83)를 포함하고 있다. 또한, 변조부(84)는 패킷 데이타 송수신부(14)의 변조부(26)와 동일하게 구성되고, 복조부(85)는패킷 데이타 송수신부(14)의 복조부(30)와 동일하게 구성된다.

또한, 제32도는 조정이 어떻게 이루어지는 가를 도시하고 있다. 또한, 이 실시예에서는 CACP는 퍼스널 컴퓨터(1)측에 있는 것으로 하고 있다.

제31도 및 제32도에서, 퍼스널 컴퓨터(1)측에서 ARB/-GNT 신호가 하이로 되어 조정이 개시된다(1 ; 제32도 참조). 제32도중에서, ××××는 "조정중"임을 나타내고,*는 버스상의 신호를 샘플할 때를 나타낸다. 이 ARB/-GNT는 2비트 부호기(82), 변조부(84), 광전변환 어셈블리(5) 및 광섬유 어셈블리(2)를 통하여 확장버스(3)측으로 전송되고, 확장박스(3)측에서도 조정이 개시된다(2). 퍼스널 컴퓨터(1) 및 확장박스(3)에서 각각 조정이 종료하여 생존한 참가자만이 마이크로 채널 버스의 ARBn 라인에 ARBn을 송출하게 된다(3). 생존한 참가자의 ARBn은 송신 타이밍 컨트롤러(80)의 제어하에 4-1 멀티플렉서(multiplexer)(86)를 통하여 이차측으로 송신된다(4). 또한, 이차측으로부터 전송된 ARBn은 섀도우 레지스터(73)에 유지되고,1차측에서 생존한 참가자와 제2의 조정을 수행한다. 조정 컨트롤러(79)는 로컬 조정자의 조정 동작을 실행하는 조합 논리회로(combination logic circuits)와 거의 동일하다. 최종적으로는,퍼스널 컴퓨터(1) 및 확장박스(3)의 어느 한쪽에서 실제의 장치가 생존하고, 다른 한쪽에서 이에 대응하는 조정 컨트롤러(79)가 생존한다(5). 그리고, 생존해 있는 실제의 장치가 버스 활동(bus activities)을 실행하게 된다(생존해 있는 조정 컨트롤러(79)는 스스로는 버스 활동에 관여하지 않는다).

또한, 확장박스(3)측의 원격 조정처리부(77)에서는 제31도에서 파선으로 도시한 바와 같이, 해독기(83)에 의해 해독된 ARB/-GNT 신호가 ARB/-GNT 신호라인에 공급된다.

또한, 제32도에서, 확장박스(3)의 조정순서(arbitration procedure)가 퍼스널 컴퓨터(1)의 조정순서보다 짧은 기간에 이루어지도록 되어 있다. 이것은 확장박스의 조정기구(arbitration feature)로서, 제29도 및 제30도에 도시한 바와 같이 기법이 아니라 보다 고속의 기법을 채용함으로써 실현할 수 있다. 구체적으로는, 어댑터의 슬롯에 개별 우선순위를 설정하고 슬롯과 중앙 집중적인 조정기구(centralized arbitrationfeature) 사이에 조정선을 연결하여 슬롯에서 조정기구로 직접 조정레벨이 입력되게 되어 있다. 조정기구는 입력된 조정레벨을 비교하여 최대 우선 순위를 가지는 슬롯에 허락 신호를 공급한다. 이와 같은 구성에서는 제29도, 제30도에 도시한 바와 같이, 관련 장치가 서로 경쟁하는 구성이 아니므로 고속으로 조정을 수행할수 있다. 이 경우, 확장박스(3)측으로 송신된 퍼스널 컴퓨터(1)내에서의 최고의 조정레벨과 확장박스(3)내에서의 최고순위의 조정레벨은 제 2 의 조정중에 중앙집중적인 조정기구에 의해 비교된다. 이와 같이 확장박스(3)측의 조정을 단시간에 수행함으로써 시간적인 여유가 생긴다. 이로써, 광섬유 어셈블리(2)를 길게하여 지연이 더 생길 경우에도 대처할 수 있게 된다.

제33도는 2비트 부호기(82)의 출력 및 2비트 해독기(83)의 입력을 도시한다. GNT기간(ARB/-GNT가 로우)에는 2비트 부호기(82)로부터 (01)이 송출되어 변조부(2비트-1비트 멀티플렉서)(84) 등을 통하여 확장박스(3)측에 공급된다. ARB 기간이 되면, 2비트 부호기(82)로부터 (10)이 출력된다. 이에 따라 확장박스(3)측의 버스상에 ARB/-GNT 신호가 생성된다.

단, GNT 기간중, 특정 코드 위치(specific code position)(타이밍 슬롯(timing slots)는 일차측 조정의 승자의 레벨 송출에 사용된다. 즉, 퍼스널 컴퓨터(1)측에는 코드위치 16,17,18,19가 ARB3,2,1,0의 송출에 사용된다. 이 경우(00)은 레벨 0을 나타내고 (11)은 레벨 1을 나타낸다. 또한, 크드위치 20,21,22,23의 크드 !A3,!A2, 'Al,!A0은 보상코드(11) 또는 (00)이다. CD도 그랜트 기간(grant period)의 오포셋트조정(offset adjustment)용의 보상코드(compensation code)이다. 보상코드에 의해 직류성분을 억제(suppress)할 수 있다. 또한, 확장박스(3)측에서는 코드 위치(8∼15)를 이용하여 이를 코드를 송출한다. 또한, 확장박스(3)측의 ARB/-GNT 자체는 본래 퍼스널 컴퓨터(1)측에서 재생할 필요는 없으나(CACP가 퍼스널 컴퓨더(l)측에 있으므로), 확장박스(3)로부터의 신호의 코드 위치를 결정하기 위하여 GNT 기간의 코드(01) 및 ARB 기간의 코드(10)가 퍼스널 컴퓨터(1)측으로 송신된다.

제 6 도의 DMA 동기부(DMA synchronizer)는 DNA 컨트롤러와 DMA 슬레이브가 상이한 시스템에 존재할 경우에 동기를 취하는 것으로, DMA 컨트롤러측에서는 -TC 및 -CMD가 송출되고, DMA 슬레이브측에서는 -BURST가 전송되게 되어 있다.

제 6 도에서, 클락 발생기(36)로부터의 데이타 변조 및 복조용 클락은 광전변환 어셈블리(5) 및 광섬유 어셈블리(2)를 통하여 이차측에 공급된다. 또한, 이차측으로부터 송신된 클락은 광전변환 어셈블리(5)에서 재생되어 복조용으로 사용된다. 또한, 확장박스(3)에서는 클락을 수신하고 있는지를 클락 검출부(87)에서 검출하고, 검출 후에 대기 상태에서 동작상태로 천이하도록 하고 있다.

또한, 본 발명은 상술한 실시예에 한정되는 것이 아니라 여러가지로 변경이 가능하다. 예를 들면, 상술한 예에서는 3쌍의 광섬유를 이용했는데, 1쌍의 섬유 또는 2쌍의 섬유를 사용할 수도 있다. 즉, 신호의 수수(exchange)를 모두 패킷에 의해 수행할 수 있으면, 2쌍의 광섬유로 충분하며 만약 클락을 PLL 등에 의해 수신 측에서 재생하면 1쌍의 광섬유로도 충분하다. 한쌍의 광섬유를 사용하는 경우 우선도가 높은 패킷을인터럽트하여 전송할 때에는, 인터럽트되는 패킷에 코딩시 발생하지 않는 비트열을 삽입하고 해당 패킷을 폐기하여 대신에 우선도가 높은 패킷을 송신한다. 폐기된 패킷은 재송신한다. 코드로서, 예를 들면, 5B/6B 코드를 이용하면, 이와 같은 인터럽트를 실현할 수 있다. 또한, 통신채널도 광섬유에 한정되지 않는다.

이하에서는 상술한 설명의 이해를 돕는 법위에서 마이크로 채널 구조의 신호를 설명한다. 또한, 상세한 설명에 대해서는 "IBM Personal System/2 Hardware Interface TechnicaI Reference"를 참조하기 바란다.

-ADL : 이 신호라인은 제어마스터에 의해 드라이브된다. 이 신호라인에 의해 슬레이브는 유효 어드레스와 상태 비트를 간편하게 래치할 수 있다. 이 신호는 슬레이브가 어드레스를 버스로부터 래치하기 위해 사용할 수 있다.

-CD DS 16 : 이 신호라인은 16비트 또는 32비트의 메모리, I/O 또는 DMA 슬레이브에 의해 드라이브되어 어드레스 지정된 위치에 있는 데이타 포트가 16비트 또는 32비트인 것인가를 채널상에 나타낸다.

-DS 16 RTN : 이 신호라인은 각 채널 접속기로부터의 -CD DS 16 신호의 부정 OR이다. 어떤 장치가 자신의 -CD DS 16을 액티브하게 하면 이 출력이 액티브하게 된다, 이 신호에 의해 제어 마스터는 데이타 크기 정보를 감시할 수 있다.

-S0,-S1 : 이들 신호는 채널 사이클을 개시하고 채털 사이클외 유형을 규정한다. 이들 신호를 M/-IO와 함께 사용하는 것으로 메모리의 판독/기록 조작과 I/O의 판독/기록 조작이 구별된다.

-CMD : 이 신호는 데이타가 데이타 버스상에서 언제 유효하게 되는가를 규정하기 위하여 사용된다. 이신호의 종료 에지(traillng edge)는 버스 사이클의 종료를 나타낸다.

CD CHRDY : 이 신호라인은 통상 액티브(준비상태(ready))이다. 메모fl 또는 I/O 슬레이브가 채널 조작을 완료시키기 위해서 좀더 시간을 줄 목적으로 이 신호를 인액티브(준비상태가 아님)로 한다.

CHRDYRTN : 이 출력신호라인은 CD CHRDY 신호의 AND이다. 이 신호를 이용하면, 제어마스터가 준비상태정보(ready information)를 감시할 수 있다.

ARB0∼ARB3 : 이들 신호라인은 조정(arbitration) 버스를 구성한다. 조정버스의 최대치가 최저 우선순위를 가지며, 최소치(16진의 "0")가 최고의 우선순위를 가진다. 버스 참가자는 ARB/-GNT의 상향 에지 직후에만 조정버스의 상태를 변경하는 것이 허용된다. 모든 버스 참가자는 조정버스를 감시한다. 낮은 우선순위를 가진 참가자는 하위의 조정비트를 드라이브하지 않음으로서 자신의 우선순위 레벨을 끌어내린다. 최고 우선순위 요구자의 16진 코드는 일정한 정착시간(settling time)후 버스상에서 유효하게 된다. 채널이 요구자에게 허락된 뒤 최고 우선순위의 참가자는 자신의 우선순위 신호라인를 계속하여 드라이브한다.

ARB/-GNT : 이 신호가 고 레벨(high level)일 때 조정 사이클이 진행중임을 나타낸다. 저 레벨(1owlevel)일 때에는 중앙조정제어포인트로부터 채널제어가 허락된 조정버스 참가자(로컬 조정자) 및 DMA 컨트롤러로의 긍정 응답이 된다. 이 신호는 -S0,-S1,-BURST 및 -CMD가 인액티브하게 된 후 일정기간내에 중앙조정 제어포인트에 의해 고레벨이 된다. ARB/-GNT가 음에서 양으로 이행할 때 조정 사이클이 개시되며 양에서 음으로 이행할 때 조정 사이클이 종료한다. 이 신호라인을 액티브하게 하거나 인액티브하게 하는 것을 중앙조정제어포인트 뿐이다.

-PREEMPT : 이 신호는 조정 버스 참가자(로컬 조정자)가 조정을 통하여 채널의 사용을 요구할 때 사용한다. 채널 요구를 발생시키는 로컬 조정자는 -PREEMPT를 액티브하게 하고 조정 사이클을 기동한다. 로컬 조정자는 채널이 허락된 시점에서 자신의 -PREEMPT를 제거한다.

-BURST : 이 신호는 데이타의 블록 전송을 위해 채널이 확장 사용되고 있는 것을 중앙조정제어포인트에 나타낸다. 참가자는 마지막 전송 사이클 동안에 -BURST의 액티브 상태를 해제해야 한다.

-TC : 이 신호라인은 판독 또는 기록 명령의 실행중에 펄스를 출력하여 현행의 DMA 채널이 최종 카운트에 도달했음을 나타낸다. 이것은 DMA 슬레이브에 이미 프로그램된 DMA 전송의 마지막 사이클을 실행해야 함을 나타낸다. -TC는 DMA 컨트롤러에 의해 드라이브된다.

-IRQ3∼7,-IRQ9∼12 및 -IRQ14∼15 : 이들 신호라인은 장치 주위(attention)를 요구하고 있음을 나타낸다. 슬레이브가 인터럽트 요구신호의 하나를 저 레벨로 하면, 인터럽트 요구가 생성된다. 인터럽트 요구신호의 극성은 액티브 로우이며, 다수의 슬레이브가 하나의 레벨을 공용한다.

-CHCK : 이 신호라인은 시스템의 조작을 계속할 수 없는 치명적인 에러를 나타내기 위하여 이용된다.

CHRESET : 전원 투입시 또는 신호라인외 전압저하시에 모든 어댑터를 리셋하거나 초기화하기 위해 시스템 논리회로가 이 신호를 생성한다.

이상에서 실명한 바와 같이, 본 발명에 의하면 통상의 버스 신호라인과 다른 통신경로로 버스를 결합한 경우에도 레벨의 인터록을 회피하면서 버스의 와이어드 OR 신호라인을 결합할 수 있다.

특허청구의 범위

Claims (8)

1. 제 1 시스템, 제 2 시스템 및 상기 제 1 시스템의 버스(bus)와 상기 제 2 시스템의 버스를 접속하고 상기 버스와 다른 모드(mode)로 신호를 전송하는 신호 경로(signal transfer path)를 포함하는 컴퓨터 시스템에 있어서, 상기 제 1 시스템 버스의 와이어드 OR 신호라인(wired-OR signalline)의 레벨(Ievels)을 검출하는 제 1 검출수단과 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 2 검출수단과; 상기 제 1 검출수단의 검출에 따라 상기 신호전송경로를 통하여 상기 제 2 시스템측으로 사전결정된 신호를 전송하는 제 1 전송수단과 ; 상기 제 2 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 1시스템측으로 사전결정된 신호를 전송하는 제 2 전송수단과 ; 상기 제 1 시스템측에 송신된 상기 사전결정된신호에 따라 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생(restorc)하고 상기 제 1 시스템버스의 와이어드 OR 신호라인으로 출력하는 제 1신호 재생출력 수단과 ; 상기 제 2 시스템측에 송실된 상기 사전결정된 신호에 따라 상기 제 1 시스템의 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 2 신호 재생출력 수단과 ; 상기 제 1 신호 재생출력 수단의 출력이 사전결정된 레벨일때 상기 제 1 전송수단의 동작을 금지하는 제 1 금지수단과 ; 상기 제 2 신호재생출력 수단의 출력이 사전결정된 레벨일때 상기 제 2 전송수단의 동작을 금지하는 제 2 금지수단을 구비하는 컴퓨터 시스템.
2. 제 1 항에 있어서, 상기 와이어드 OR 신호라인에 인터럽트 신호라인(interrupt signalline)이 포함되는 컴퓨터 시스템.
3. 제 1 항 또는 제 2 항에 있어서, 상기 신호 전송경로는 패키시화된(packeted) 신호를 전송하는 신호라인을 포함하는 컴퓨터 시스템.
4. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 신호 전송경로는 광섬유(opticaI fibers)로 구성되는 컴퓨터 시스템.
5. 제 1 시스템, 제 2 시스템 및 상기 제 1 시스템의 버스와 상기 제 2 시스템의 버스를 접속하고 상기 버스와 다른 모드로 신호를 전송하는 신호 전송경로를 포함하는 컴퓨더 시스템에 있어서, 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 사전결정된 시간 간격마다 검출하는 제 1 검출수단과 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 사전결정되는 시간 간격마다 검출하는 제 2 검출수단과 ; 상기 제 2시스템 버스의 와이어드 OR 신호라인의 레벨을 상기 제 1 시스템에서 대리(represent)하는 제 1 레지스터 수단과 ; 상기 제 1 레지스터의 레벨을상기 제 1 시스템 버스의 와이어드 OR 신호라인으로 출력하는수단과, 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 상기 제 2 시스템에서 대리하는 제 2 레지스터 수단과 ; 상기 제 2 레지스터의 레벨을 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 수단과 ; 상기 제 1 시스템측에서 상기 제 2 레지스터의 거울 영상(mirror image)을 이루는 제 3 레지스터와 ; 상기 제 2 시스템측에서 상기 제 1 레지스터의 거울 영상을 이루는 제 4 레지스터와 ; 상기 제 1 검출수단이 검출한 레벨이 상기 제 3 레지스터의 레벨과 일치하지 않을 때 상기 신호 전송경로를 통하여 상기 제 2 시스템측에 사전결정된 신호를 전송하는 제 1 전송수단과 ; 상기 제 2 검출수단이 검출한 레벨이 상기 제 4 레지스터의 레벨과 일치하지 않을 때 상기 신호 전송경로를 통하여 상기 제 1 시스템측에 사전결정된 신호를 전송경로를 통하여 상기 제 1시스템측에 사전결정된 신호를 전송하는 제 2 전송수단과 ; 상기 제 1 시스템측에 전송된 상기사전결정된 신호에 따라 상기 제 1 레지스터의 레벨을 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨에 세트(set)하는 제 1 레지스터 셋팅(setting)수단과 ; 상기 제 2 시스템측에 전송된 상기 사전결정된 신호에 따라 상기 제 2 레지스터의 레벨을 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨에 세트하는 제 2 레지스터 셋팅 수단과 ; 상기 제 1 레지스터의 레벨이 사전결정된 것일 때 상기 제 1 전송수단의 동작을 금지하는 제 1 금지수단과 ; 상기 제 2 레지스터의 레벨이 사전결정된 상기 제 2 전송수단의 동작을 금지하는 제 2 금지수단과 ; 상기 사전결정된 신호가 상기 제1 시스템측 및 상기 제 2 시스템측으로 동시에 전송되었을때 상기 제 1 레지스터 셋팅 수단 및 상기 제 2 레지스터 셋팅 수다의 어느 한쪽 동작을 금지하는 제 3 금지수단을 구비하는 컴퓨터 시스템.
6. 제 1 버스를 포함하는 제 1 시스템에 접속되는 시스템 확장장치(expansion unit)에 있어서, 제 2 버스를 포함하는 제 2 시스템과 ; 상기 제 1 버스와 상기 제 2 버스를 접속하고 상기 제 1 버스 및 제 2 버스와 다른모드로 신호를 전송하는 신호 전송경로와 ; 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 1 검출수단과 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 2 검출수단과, 상기 제 1 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 2 시스템측으로 사전결정된 신호를 전송하는 제 1 전송수단과 ; 상기 제 2 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 1 시스템측으로 사전결정된 신호를 전송하는 제 2 전송수단과, 상기 제 1 시스템측에 전송돈 상기 사전결정된 신호에 따라 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 1 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 1 신호 재생출력 수단과 ; 상기 제 2 시스템측에 전송된 상기 사전결정된 신호에 따라 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 2 신호재생 출력수단과 ; 상기 제 1 신호재생 출력수단이 출력하고 있는 레벨이 사전 결정된 것일 때 상기 제 1 전송수단의 동작을 금지하는 제 1 금지수단과 ; 상기 제 2 신호재생 출력수단이 출력하고 있는 레벨이 사전 결정된 것일 때 상기 제 2 전송수단의 동작을 금지하는 제 2 금지수단을 구비하는 시스템 확장장치.
7. 제 1 버스를 포함하는 제 1 시스템과 제 2 버스를 포함하는 제 2 시스템을 구비하는 컴퓨터 시스템에 이용되어 상기 제 1 버스 및 제 2 버스를 연결하는 버스 결합장치에 있어서, 상기 제 1 버스와 상기 제 2 버스를접속하고 상기 제 1 버스 및 제 2 버스와 다른 모드로 신호를 전송하는 신호 전송경로와 ; 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 1 검출라인과 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 2 검출수단과 ; 상기 제 1 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 2 시스템측으로 사진결정된 신호를 전송하는 제 1 전송수단과 ; 상기 제 2 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 1 시스템측으로 사전결정된 신호를 전송하는 제 2 전송수단과 ; 상기 제1 시스템측에 전송된 상기 사전결정된 신호에 따라 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 l 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 1 신호재생 출력수단과 ; 상기 제 2 시스템측에 전송된 상기 사전결정된 신호에 따라 상기 제 l 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 2 신호재생 출력수단과 ; 상기 제 1 신호재생 출력수단이 출력하고 있는 레벨이 사전 결정된 것일 때 상기 제 1 전송수단의 동작을 금지하는 제 1 금지수단과 ; 상기 제 2 신호재생 출력이 출력하고 있는 레벨이 사전 결정된 것일 때 상기 제 2 전송수단의 동작을 금지하는 수단을 구비하는 버스 결합장치.
8. 제 1 버스를 포함하는 제 1 시스템과, 제 2 버스를 포함하는 제 2 시스템과, 상기 제1 버스와, 상기 제 2 버스를 접속하고 상기 제 1 버스 및 제 2 버스와 다른 모드로 신호를 전송하는 신호 전송 경로를 구비하는 컴퓨터 시스템에서 이용되는 버스 신호 전송방법에 있어서, 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 1 검출단계와 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 2 검출단계와 ; 상기 제 1 검출단계의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 2 시스템측으로 사전결정된 신호를 전송하는 제 1 전송 단계와 ; 상기 제 2 검출단계의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 1 시스템측으로 사전결정된 신호를 전송하는 제 2 전송 단계와 ; 상기 제 1 측으로 전송된 상기 사전결정된 신호에 따라 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 1 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 1 신호재생 출력단계와, 상기 제 2 시스템측으로 전송된 상기 사전결정된 신호에 따라 상기 제 1시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 2 신호재생 출력단계와 ; 상기 제 1 신호재생 출력단계에 의해 출력하고 있는 레벨이 사전결정된 것일 때 상기 제 2 전송 단계의 동작을 금지하는 제 1 금지 단계와 ; 상기 제 2 신호재생 출력단계에 의해 출력하고 있는 레벨이 사전결정된 것일 때 상기 제 2 전송 단계의 동작을 금지하는 제 2 금지단계를 포함하는 버스신호 전송방법.