KR940000985A - 컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스 신호 전송방법 - Google Patents

컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스 신호 전송방법 Download PDF

Info

Publication number
KR940000985A
KR940000985A KR1019930008964A KR930008964A KR940000985A KR 940000985 A KR940000985 A KR 940000985A KR 1019930008964 A KR1019930008964 A KR 1019930008964A KR 930008964 A KR930008964 A KR 930008964A KR 940000985 A KR940000985 A KR 940000985A
Authority
KR
South Korea
Prior art keywords
bus
signal
level
wired
signal line
Prior art date
Application number
KR1019930008964A
Other languages
English (en)
Other versions
KR960006507B1 (ko
Inventor
히로나오 소네
까주오 세끼야
Original Assignee
죤 디. 크레인
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 죤 디. 크레인, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 죤 디. 크레인
Publication of KR940000985A publication Critical patent/KR940000985A/ko
Application granted granted Critical
Publication of KR960006507B1 publication Critical patent/KR960006507B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4027Coupling between buses using bus bridges

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)
  • Computer And Data Communications (AREA)
  • Image Processing (AREA)
  • Communication Control (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명은 컴퓨터 시스템의 버스(bus)와 확장버스(expansion box)의 버스 또는 다른 컴퓨터 시스템의 버스를 신호 형태가 상기 버스와 다른 신호 전송경로(signal transfer path)를 통하여 결합하는 버스 결합장치(bus linkage unit)에서 와이어드 OR신호라인(wired-OR signal line)을 인터록(interlock)없이 결합할 수 있도록 하는 것이다.
또한, 각 시스템에 다른쪽 버스의 와이어드 OR 신호라인(51)의 레벨을 대변하는 새도우 레지스터(shadow register)(46)를 설치한다. 각 시스템의 와이어드 OR 신호라인의 레벨은 통신경로(communication path)를 통하여 다른쪽 시스템의 새도우 레지스터로 송신된다. 그리고, 시스템의 새도우 레지스터가 사전결정된 레벨일 때에는 이 시스템은 이 와이어드 OR 신호라인의 레벨을 다른쪽 시스템으로 송신하지 않는다. 이렇게 하여 레벨의 송신이 양쪽 시스템 사이를 계속해서 반향(echoes)하는 것을 회피하여 인터록을 제거한다. 또, 양 시스템에는 다른쪽 시스템의 새도우 레지스터의 거울 영상(mirror image)을 이루는 새오두 레지스터(shadow-shadowregister)(47)를 설치한다. 각 시스템의 새도우 레지스터의 레벨과 이 시스템의 와이어드 OR신호라인의 레벨이 일치하지 않으면 사전결정된 레벨이 다른쪽 시스템의 새도우 레지스터로 송신된다.

Description

컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스 신호 전송방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 실시예의 사용모드를 도시한 도면.
제 2 도는 상기 실시예의 전체 구성을 도시한 블록도.
제 3 도는 상기 실시예의 주요부분인 OSMC 컨트롤러의 구성을 전체적으로 도시한 블록도.
제 4 도는 제 5 도 및 제 6 도의 배치관계를 도시한 도면.
제 5 도는 제 3 도의 OSMC 컨트롤러를 상세히 도시한 블록도.
제 6 도는 제 3 도의 OSMC 컨트롤러를 상세히 도시한 블록도.
제 7 도는 제 5 도의 버스 사이클 모니터(17)의 동작을 설명한 도면.
제 8 도는 상시 실시예의 패킷구성을 설명한 도면.
제 9 도는 상기 실시예의 패킷 종류를 설명한 도면.
제 10 도는 제 5 도의 버스 사이클 송신기(18)의 동작을 설명한 도면.
제 11 도는 제 5 도의 버스 사이클 수신기(21)의 동작을 설명한 도면.
제 12 도는 제 5 도의 버스 사이클 발생기(20)의 동작을 설명한 도면.
제 13 도는 버스 사이클의 동작을 설명한 도면.
제 14 도는 버스 사이클의 동작을 설명한 도면.
제 15 도는 상기 패킷의 송출순위를 설명한 도면.
제 16 도는 제 5 도 변조부(26)의 구성을 도시한 회로도.
제 17 도는 제 5 도의 변조부(26)의 동작을 설명한 시간 도표.
제 18 도는 제 5 도 복조부(30)의 구성을 도시한 회로도.
제 19 도는 제 5 도 복조부(30)의 동작을 설명한 시간 도표.
제 20 도는 인터럽션 동작을 설명한 시간 도표.
제 21 도는 IRQ 처리부(45)의 동작을 설명한 도면.
제 22 도는 IRQ 처리부(45)의 동작을 설명한 도면.
제 23 도는 IRQ 처리부(45)의 상세한 구성을 도시한 블록도.
제 24 도는 IRQ 처리부(45)의 상세한 구성을 도시한 블록도.
제 25 도는 조정동작의 개요를 도시한 시간 도표.
제 26 도는 SMC 처리부(46)의 상세한 구성을 도시한 블록도.
제 27 도는 SMC 처리부(46)의 상세한 구성을 도시한 블록도.
제 28 도는 SMC 처리부(46)의 동작을 설명한 시간 도표.
제 29 도는 로컬 조정자의 구성을 도시한 회로도.
제 30 도는 로컬 조정자에 의한 종래의 조정 동작을 설명한 시간 도표.
제 31 도는 제 6 도 원격조정부(77)의 구성을 도시한 블록도.
제 32 도는 제 6 도 원격조정부(77)의 구성을 설명한 시간 도표.
제 33 도는 제 6 도 원격조정부(77)의 동작을 설명한 시간 도표.
* 도면의 주요부분에 대한 부호의 설명
1 : 퍼스널컴퓨터 2 : 광섬유어셈블리
3 : 확장박스 6,9 : OSMC컨트롤러
11 : 마이크로채널 구조의 버스 15 : 비패킷 데이타송수신부
73 : 조정용 섀도우 레지스터 77 : 원격조정부
79 : 조정컨트롤러 80 : 송신타이밍 컨트롤러
81 : 수신타이밍 컨트롤러 82 : 2비트 부호기
83 : 2비트 해독기 84 : 변조부
85 : 복조부

Claims (8)

  1. 제 1 시스템, 제 2 시스템 및 상기 제 1 시스템의 버스(bus)와 상기 제 2 시스템의 버스를 접속하고 상기 버스와 다른 모드(mode)로 신호를 전송하는 신호 경로(signal transfer path)를 포함하는 컴퓨터 시스템에 있어서, 상기 제 1 시스템 버스의 와이어드 OR 신호라인(wired-OR signalline)의 레벨(Ievels)을 검출하는 제 1 검출수단과 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 2 검출수단과; 상기 제 1 검출수단의 검출에 따라 상기 신호전송경로를 통하여 상기 제 2 시스템측으로 사전결정된 신호를 전송하는 제 1 전송수단과 ; 상기 제 2 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 1시스템측으로 사전결정된 신호를 전송하는 제 2 전송수단과 ; 상기 제 1 시스템측에 송신된 상기 사전결정된신호에 따라 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생(restorc)하고 상기 제 1 시스템버스의 와이어드 OR 신호라인으로 출력하는 제 1신호 재생출력 수단과 ; 상기 제 2 시스템측에 송실된 상기 사전결정된 신호에 따라 상기 제 1 시스템의 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 2 신호 재생출력 수단과 ; 상기 제 1 신호 재생출력 수단의 출력이 사전결정된 레벨일때 상기 제 1 전송수단의 동작을 금지하는 제 1 금지수단과 ; 상기 제 2 신호재생출력 수단의 출력이 사전결정된 레벨일때 상기 제 2 전송수단의 동작을 금지하는 제 2 금지수단을 구비하는 컴퓨터 시스템.
  2. 제 1 항에 있어서, 상기 와이어드 OR 신호라인에 인터럽트 신호라인(interrupt signalline)이 포함되는 컴퓨터 시스템.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 신호 전송경로는 패키시화된(packeted) 신호를 전송하는 신호라인을 포함하는 컴퓨터 시스템.
  4. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 신호 전송경로는 광섬유(opticaI fibers)로 구성되는 컴퓨터 시스템.
  5. 제 1 시스템, 제 2 시스템 및 상기 제 1 시스템의 버스와 상기 제 2 시스템의 버스를 접속하고 상기 버스와 다른 모드로 신호를 전송하는 신호 전송경로를 포함하는 컴퓨더 시스템에 있어서, 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 사전결정된 시간 간격마다 검출하는 제 1 검출수단과 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 사전결정되는 시간 간격마다 검출하는 제 2 검출수단과 ; 상기 제 2시스템 버스의 와이어드 OR 신호라인의 레벨을 상기 제 1 시스템에서 대리(represent)하는 제 1 레지스터 수단과 ; 상기 제 1 레지스터의 레벨을상기 제 1 시스템 버스의 와이어드 OR 신호라인으로 출력하는수단과, 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 상기 제 2 시스템에서 대리하는 제 2 레지스터 수단과 ; 상기 제 2 레지스터의 레벨을 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 수단과 ; 상기 제 1 시스템측에서 상기 제 2 레지스터의 거울 영상(mirror image)을 이루는 제 3 레지스터와 ; 상기 제 2 시스템측에서 상기 제 1 레지스터의 거울 영상을 이루는 제 4 레지스터와 ; 상기 제 1 검출수단이 검출한 레벨이 상기 제 3 레지스터의 레벨과 일치하지 않을 때 상기 신호 전송경로를 통하여 상기 제 2 시스템측에 사전결정된 신호를 전송하는 제 1 전송수단과 ; 상기 제 2 검출수단이 검출한 레벨이 상기 제 4 레지스터의 레벨과 일치하지 않을 때 상기 신호 전송경로를 통하여 상기 제 1 시스템측에 사전결정된 신호를 전송경로를 통하여 상기 제 1시스템측에 사전결정된 신호를 전송하는 제 2 전송수단과 ; 상기 제 1 시스템측에 전송된 상기사전결정된 신호에 따라 상기 제 1 레지스터의 레벨을 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨에 세트(set)하는 제 1 레지스터 셋팅(setting)수단과 ; 상기 제 2 시스템측에 전송된 상기 사전결정된 신호에 따라 상기 제 2 레지스터의 레벨을 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨에 세트하는 제 2 레지스터 셋팅 수단과 ; 상기 제 1 레지스터의 레벨이 사전결정된 것일 때 상기 제 1 전송수단의 동작을 금지하는 제 1 금지수단과 ; 상기 제 2 레지스터의 레벨이 사전결정된 상기 제 2 전송수단의 동작을 금지하는 제 2 금지수단과 ; 상기 사전결정된 신호가 상기 제1 시스템측 및 상기 제 2 시스템측으로 동시에 전송되었을때 상기 제 1 레지스터 셋팅 수단 및 상기 제 2 레지스터 셋팅 수다의 어느 한쪽 동작을 금지하는 제 3 금지수단을 구비하는 컴퓨터 시스템.
  6. 제 1 버스를 포함하는 제 1 시스템에 접속되는 시스템 확장장치(expansion unit)에 있어서, 제 2 버스를 포함하는 제 2 시스템과 ; 상기 제 1 버스와 상기 제 2 버스를 접속하고 상기 제 1 버스 및 제 2 버스와 다른모드로 신호를 전송하는 신호 전송경로와 ; 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 1 검출수단과 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 2 검출수단과, 상기 제 1 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 2 시스템측으로 사전결정된 신호를 전송하는 제 1 전송수단과 ; 상기 제 2 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 1 시스템측으로 사전결정된 신호를 전송하는 제 2 전송수단과, 상기 제 1 시스템측에 전송돈 상기 사전결정된 신호에 따라 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 1 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 1 신호 재생출력 수단과 ; 상기 제 2 시스템측에 전송된 상기 사전결정된 신호에 따라 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 2 신호재생 출력수단과 ; 상기 제 1 신호재생 출력수단이 출력하고 있는 레벨이 사전 결정된 것일 때 상기 제 1 전송수단의 동작을 금지하는 제 1 금지수단과 ; 상기 제 2 신호재생 출력수단이 출력하고 있는 레벨이 사전 결정된 것일 때 상기 제 2 전송수단의 동작을 금지하는 제 2 금지수단을 구비하는 시스템 확장장치.
  7. 제 1 버스를 포함하는 제 1 시스템과 제 2 버스를 포함하는 제 2 시스템을 구비하는 컴퓨터 시스템에 이용되어 상기 제 1 버스 및 제 2 버스를 연결하는 버스 결합장치에 있어서, 상기 제 1 버스와 상기 제 2 버스를접속하고 상기 제 1 버스 및 제 2 버스와 다른 모드로 신호를 전송하는 신호 전송경로와 ; 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 1 검출라인과 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 2 검출수단과 ; 상기 제 1 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 2 시스템측으로 사진결정된 신호를 전송하는 제 1 전송수단과 ; 상기 제 2 검출수단의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 1 시스템측으로 사전결정된 신호를 전송하는 제 2 전송수단과 ; 상기 제1 시스템측에 전송된 상기 사전결정된 신호에 따라 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 l 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 1 신호재생 출력수단과 ; 상기 제 2 시스템측에 전송된 상기 사전결정된 신호에 따라 상기 제 l 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 2 신호재생 출력수단과 ; 상기 제 1 신호재생 출력수단이 출력하고 있는 레벨이 사전 결정된 것일 때 상기 제 1 전송수단의 동작을 금지하는 제 1 금지수단과 ; 상기 제 2 신호재생 출력이 출력하고 있는 레벨이 사전 결정된 것일 때 상기 제 2 전송수단의 동작을 금지하는 수단을 구비하는 버스 결합장치.
  8. 제 1 버스를 포함하는 제 1 시스템과, 제 2 버스를 포함하는 제 2 시스템과, 상기 제1 버스와, 상기 제 2 버스를 접속하고 상기 제 1 버스 및 제 2 버스와 다른 모드로 신호를 전송하는 신호 전송 경로를 구비하는 컴퓨터 시스템에서 이용되는 버스 신호 전송방법에 있어서, 상기 제 1 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 1 검출단계와 ; 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 검출하는 제 2 검출단계와 ; 상기 제 1 검출단계의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 2 시스템측으로 사전결정된 신호를 전송하는 제 1 전송 단계와 ; 상기 제 2 검출단계의 검출에 따라 상기 신호 전송경로를 통하여 상기 제 1 시스템측으로 사전결정된 신호를 전송하는 제 2 전송 단계와 ; 상기 제 1 측으로 전송된 상기 사전결정된 신호에 따라 상기 제 2 시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 1 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 1 신호재생 출력단계와, 상기 제 2 시스템측으로 전송된 상기 사전결정된 신호에 따라 상기 제 1시스템 버스의 와이어드 OR 신호라인의 레벨을 재생하고 상기 제 2 시스템 버스의 와이어드 OR 신호라인으로 출력하는 제 2 신호재생 출력단계와 ; 상기 제 1 신호재생 출력단계에 의해 출력하고 있는 레벨이 사전결정된 것일 때 상기 제 2 전송 단계의 동작을 금지하는 제 1 금지 단계와 ; 상기 제 2 신호재생 출력단계에 의해 출력하고 있는 레벨이 사전결정된 것일 때 상기 제 2 전송 단계의 동작을 금지하는 제 2 금지단계를 포함하는 버스신호 전송방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930008964A 1992-06-24 1993-05-24 컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스 신호 전송방법 KR960006507B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-165858 1992-06-24
JP4165858A JPH0690695B2 (ja) 1992-06-24 1992-06-24 コンピュータ・システムおよびシステム拡張装置

Publications (2)

Publication Number Publication Date
KR940000985A true KR940000985A (ko) 1994-01-10
KR960006507B1 KR960006507B1 (ko) 1996-05-16

Family

ID=15820337

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930008964A KR960006507B1 (ko) 1992-06-24 1993-05-24 컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스 신호 전송방법

Country Status (5)

Country Link
US (1) US5524217A (ko)
EP (1) EP0576241A1 (ko)
JP (1) JPH0690695B2 (ko)
KR (1) KR960006507B1 (ko)
TW (1) TW216454B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5954809A (en) * 1996-07-19 1999-09-21 Compaq Computer Corporation Circuit for handling distributed arbitration in a computer system having multiple arbiters
US6327671B1 (en) 1998-11-18 2001-12-04 International Business Machines Corporation Delta compressed asynchronous remote copy
US6480980B2 (en) * 1999-03-10 2002-11-12 Nec Electronics, Inc. Combinational test pattern generation method and apparatus
US7328232B1 (en) * 2000-10-18 2008-02-05 Beptech Inc. Distributed multiprocessing system
US20040148441A1 (en) * 2003-01-20 2004-07-29 Fanuc Ltd. Device and method for transmitting wired or signal between two systems

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4311963A (en) * 1978-07-18 1982-01-19 Matsushita Electric Industrial Co., Ltd. Noise pulse suppressing system
GB2075310A (en) * 1980-04-30 1981-11-11 Hewlett Packard Ltd Bus extender circuitry for data transmission
US4514823A (en) * 1982-01-15 1985-04-30 International Business Machines Corporation Apparatus and method for extending a parallel channel to a serial I/O device
JPS62251951A (ja) * 1986-04-22 1987-11-02 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション デ−タ処理システム
DE3784942T4 (de) * 1986-12-01 1993-10-14 British Telecomm Duplex-datenübertragung.
CA1283962C (en) * 1986-12-08 1991-05-07 Gerald F. Youngblood Apparatus and method for communication between host cpu and remote terminal
JPH02230356A (ja) * 1989-03-02 1990-09-12 Nec Corp 情報処理装置のバス拡張装置
JPH034351A (ja) * 1989-04-26 1991-01-10 Dubner Computer Syst Inc システム・バス・データ・リンク装置
US5014284A (en) * 1989-06-30 1991-05-07 Cardiac Telecom Corporation Discrete slope delta modulation with recovery means
EP0412268B1 (en) * 1989-08-11 1996-09-11 International Business Machines Corporation Apparatus for interconnecting a control unit having a parallel bus with a channel having a serial link
US5101477A (en) * 1990-02-16 1992-03-31 International Business Machines Corp. System for high speed transfer of data frames between a channel and an input/output device with request and backup request count registers
US5257289A (en) * 1991-07-11 1993-10-26 Extended Systems, Inc. High-speed hybrid transmission interface

Also Published As

Publication number Publication date
KR960006507B1 (ko) 1996-05-16
JPH0690695B2 (ja) 1994-11-14
JPH0635825A (ja) 1994-02-10
US5524217A (en) 1996-06-04
EP0576241A1 (en) 1993-12-29
TW216454B (en) 1993-11-21

Similar Documents

Publication Publication Date Title
KR950030543A (ko) 데이타 통신 장치, 방법 및 시스템
KR940000985A (ko) 컴퓨터 시스템, 시스템 확장장치, 버스 결합장치 및 버스 신호 전송방법
KR940017436A (ko) 통신방법
JPS5731261A (en) Magnetic copying device
JPH0355457A (ja) 空気調和機の遠隔制御装置
JPH07131504A (ja) データ転送装置
JPH02128882A (ja) プリンタシステム
KR910019464A (ko) 정지화 전송방식
JP2767830B2 (ja) Dチャネルアクセス回路
JPH05218907A (ja) 回線異常検出方式
JP2504213B2 (ja) 光伝送装置
KR890007584A (ko) 고품위 화상 전송 시스템
JPH10100509A (ja) プリンタ
JP3296639B2 (ja) 通信切替システム装置
KR920009175A (ko) 팩시밀리-컴퓨터 접속장치
JP2542714B2 (ja) 伝送中継装置
JPS59101934A (ja) 送受信切換装置
KR920014164A (ko) 팩시밀리의 봉합 써비스 회로 및 방법
WO2000018062A3 (de) Netzwerk sowie koppelgerät zur verbindung zweier segmente in einem derartigen netzwerk
KR920014166A (ko) 팩시밀리에 있어서 수신 결과 역송수신 방법
JPS588256U (ja) 光ファイバ伝送装置
KR930011483A (ko) 다중 직렬통신 방법
JPH0683144B2 (ja) 光リピータ
KR980004318A (ko) 비동기식 송신 및 수신 장치(uart)
JPS6376629A (ja) えい航式レスポンダの信号伝送方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee