CN115842254B

CN115842254B - 一种叠放互连系统及一种电路板

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Publication number: CN115842254B
Application number: CN202310184519.9A
Authority: CN
Inventors: 霍潇
Original assignee: Shanghai Hejian Industrial Software Group Co Ltd
Current assignee: Shanghai Hejian Industrial Software Group Co Ltd
Priority date: 2023-03-01
Filing date: 2023-03-01
Publication date: 2023-05-12
Anticipated expiration: 2043-03-01
Also published as: CN115842254A

Abstract

本发明涉及电路板互连技术领域，特别是涉及一种叠放互连系统及一种电路板，该系统中包括N个叠放的电路板，每个电路板包括多个第一类引脚，每个第一类引脚包括同一端口位于电路板不同侧面的电性连接端上分别设置的针脚和插槽，所述系统中包括多条互连通路，每条互连通路包括多个相邻电路板上匹配的引脚对，每个引脚对为一个电路板上的针脚插入另一个电路板上的插槽，实现规整的连接，通过插接的方式减少了导线长度带来的延时问题，同时互连的引脚对解决了当需要转发时需要处理器重新分配引脚并占用分配的引脚进行进而转发导致处理器资源和引脚被同时占用的问题。

Description

一种叠放互连系统及一种电路板

技术领域

本发明涉及电路板互连技术领域，特别是涉及一种叠放互连系统及一种电路板。

背景技术

电路板之间互连能够实现两个电路板之间的通信，例如在芯片验证技术领域中，多个FPGA电路板互连构成一个完整的设计。在FPGA上预留有不同模块的引脚，用于与其他独立的功能模块进行一对一的连接，但不适用于两个FPGA之间的互连，当两个及两个以上的FPGA电路板需要互连时，物理连线可以将两个FPGA的相应引脚进行一对一的连接，通过该外部物理连线的方式连接的两个或者多个电路板存在以下缺陷：第一，物理连线杂乱无章，容易缠绕在一起；第二，在进行物理连线时，一个独立的电路板可能需要与多个电路板进行连接，由于物理空间的限制，会导致两个电路板的相应引脚距离较近的物理连线短，相应引脚距离较远的，物理连线长，物理连线的长度越长，信号传输的过程中在物理连线上的时延越长；第三，由于电路板的引脚数量有限，当两个电路板的引脚均被占用或者没有连线的情况下，需要经过作为中间节点的电路板进行转发，此时需要通过中间节点的处理器重新分配引脚之后再通过中间节点的另一个引脚转发到第三个电路板上，转发多占用了一个引脚，造成引脚资源浪费。

发明内容

针对上述技术问题，本发明采用的技术方案为：一种叠放互连系统，所述系统包括N个依次叠放互连的电路板PCB={PCB₁,PCB₂,…,PCB_i,…,PCB_N}，PCB_i为第i个电路板，i的取值范围为1到N，N为电路板的总数量。

PCB_i包括M个第一类引脚{SPin_i,1,SPin_i,2,…,SPin_i,j,…,SPin_i,M}，SPin_i,j为PCB_i中第j个第一类引脚，j的取值范围为1到M，M为PCB_i中引脚的总数量；SPin_i,j包括同一端口位于PCB_i不同侧面的电性连接端上分别设置的针脚Mal_i,j和插槽Fem_i,j；所述插槽Fem_i,j包括底座和槽孔，底座的高度高于Fem_i,j所处的侧面；当Mal_i,j插入叠放的第（i+1）个电路板PCB_i+1中第k个第一类引脚SPin_i+1,k的插槽Fem_i+1,k时，SPin_i,j与SPin_i+1,k导通，且Mal_i,j与Fem_i+1,k为匹配的引脚对。

所述系统包括D条互连通路{Rout₁,Rout₂,…,Rout_d,…,Rout_D}，Rout_d为第d条互连通路，d的取值范围为1到D；Rout_d中包括（H+a）个电路板互连的引脚对PP={PP_i-a,1,PP_i-a,2,…,PP_i,1,PP_i,2…,PP_i+H,1,PP_i+H,2}，PP_i,1为电路板PCB_i和第i-1个电路板PCB_i-1之间互连的引脚对，PP_i,2为PCB_i和第（i+1）个电路板PCB_i+1之间互连的引脚对，其中（i-a）和（i+H）的取值范围均为1到N。

此外，本发明实施例还提供了一种电路板，所述电路板PCB_i上包括M个第一类引脚{SPin_i,1,SPin_i,2,…,SPin_i,j,…,SPin_i,M}，SPin_i,j为PCB_i中第j个第一类引脚，j的取值范围为1到M，M为PCB_i中引脚的总数量；SPin_i,j包括同一端口位于PCB_i不同侧面的电性连接端上分别设置的针脚Mal_i,j和插槽Fem_i,j；所述插槽Fem_i,j包括底座和槽孔，底座的高度高于Fem_i,j所处的侧面；当Mal_i,j插入叠放的第i+1个电路板PCB_i+1中第k个第一类引脚SPin_i+1,k的插槽Fem_i+1,k时，SPin_i,j与SPin_i+1,k导通。

本发明与现有技术相比具有明显的有益效果，借由上述技术方案，本发明提供的一种叠放互连系统及一种电路板可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：

本发明提供了一种叠放互连系统，该系统中包括N个叠放的电路板，每个电路板包括多个第一类引脚，每个第一类引脚包括同一端口上设置的位于不同侧面的针脚和插槽，且相邻两个叠放的电路板包括多个互连的引脚对，所述系统中包括多条互连通路，每条互连通路包括多个相邻电路板上匹配的引脚对，每个引脚对为一个电路板上的针脚插入另一个电路板上的插槽，实现规整的连接，通过插接的方式减少了导线长度带来的延时问题，同时互连的引脚对解决了当需要转发时需要处理器重新分配引脚并占用分配的引脚进行转发进而导致处理器资源和引脚资源被同时占用的问题。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的单个引脚的结构示意图；

图2为本发明另一个实施例提供的单个引脚的结构示意图；

图3为本发明实施例提供的多个电路板叠放互连效果示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种叠放互连系统，所述系统包括N个依次叠放互连的电路板PCB={PCB₁,PCB₂,…,PCB_i,…,PCB_N}，PCB_i为第i个电路板，i的取值范围为1到N，N为电路板的总数量。

可选的，电路板为FPGA电路板。

其中，N大于1。

具体的，依次叠放互连是指按照叠放的顺序依次层叠放置，叠放的相邻电路板之间包括互连的引脚。

进一步，PCB_i包括M个第一类引脚{SPin_i,1,SPin_i,2,…,SPin_i,j,…,SPin_i,M}，SPin_i,j为PCB_i中第j个第一类引脚，j的取值范围为1到M，M为PCB_i中第一类引脚的总数量；SPin_i,j包括同一端口位于PCB_i不同侧面的电性连接端上分别设置的针脚Mal_i,j和插槽Fem_i,j；所述插槽Fem_i,j包括底座和槽孔，底座的高度高于Fem_i,j所处的侧面；当Mal_i,j插入叠放的第（i+1）个电路板PCB_i+1中第k个第一类引脚SPin_i+1,k的插槽Fem_i+1,k时，SPin_i,j与SPin_i+1,k导通，且Mal_i,j与Fem_i+1,k为匹配的引脚对。需要说明的是，同一端口位于PCB_i不同侧面的电性连接端是指在电路板中同一个电性端口在不同侧面上预留的电性连接端口，用于与外部引脚电性连接；其中电性连接端口为焊盘。在传统的电路中，同一端口在同一侧的电性连接端上设置相应针脚或者插槽等，需要注意的是，传统电路中的针脚或者插槽用于与单一的外部引脚相连且均为择一使用。

请参阅图1，图1示出了本发明提供的引脚结构示意图，电路板10的同一端口包括位于不同侧面的第一电性连接端11和第二电性连接端12，在第一电性连接端11上设置有针脚20，在第二电性连接端12上设置有插槽30，其中插槽30包括底座31和槽孔32，槽孔32与其同侧电路板上的针脚配合使用，针脚20与其同侧电路板上的插槽配合使用。需要说明的是，针脚20导电，当针脚20插入互连电路板插槽的槽孔时能够与第二电性连接端导通。

可选的，槽孔32的底部包括裸露的第二电性连接端12，当针脚插入槽孔32时能够与第二电性连接端接触。可选的，槽孔的孔壁采用导电材料。

可选的，请参阅图2，槽孔32的孔壁与导电材料33贴合且导电材料33与第二电性连接端连接。可选的，导电材料为铜片，可以理解的是，采用现有技术中的其他导电材料进行导电也落入本发明的保护范围之内。

请参阅图3，多个电路板10叠放互连，电路板10之间通过引脚对40互连。叠放之后的效果非常规整，不存在物理连线缠绕的问题，减少了导线长度不等带来的跨芯片延时问题。

作为一个优选实施例，M个第一类引脚{SPin_i,1,SPin_i,2,…,SPin_i,j,…,SPin_i,M}被划分为R个第一类接口SP={SP₁,SP₂,…,SP_r,…,SP_R}，SP_r为第r个第一类接口，SP_r包括U(r)个第一类引脚{SPin_i,j,SPin_i,j+1,……,SPin_i,j+U(r)-1}，且满足M=∑^R _r=1U(r)。

作为一个优选实施例，SP_r对应的插槽包括一个共用的接口底座PFem_r，在接口底座PFem_r上设有U(r)个槽孔，所述U(r)个槽孔为U(r)个引脚的插槽。

作为一个优选实施例，SP_r中的U(r)个第一类引脚的针脚处于同一个侧面、插槽处于相对的另一个侧面。作为一个优选实施例，SP_r中对应的U(r)个第一类引脚的针脚处于第一侧面，第x个第一类接口SP_x的U(x)个第一类引脚的针脚处于第二侧面，其中x的取值范围为1到R，且r≠x。其中，第一侧面和第二侧面为电路板两个相对的侧面。可选的，第一侧面为插件面或者高器件面，或者第一侧面为与高器件面相对的小器件面。

进一步，所述系统包括D条互连通路{Rout₁,Rout₂,…,Rout_d,…,Rout_D}，Rout_d为第d条互连通路，d的取值范围为1到D；Rout_d中包括（H+a）个电路板互连的引脚对PP={PP_i-a,1,PP_i-a,2,…,PP_i,1,PP_i,2…,PP_i+H,1,PP_i+H,2}，PP_i,1为电路板PCB_i和第（i-1）个电路板PCB_i-1之间互连的引脚对，PP_i,2为PCB_i和第（i+1）个电路板PCB_i+1之间互连的引脚对，其中（i-a）和（i+H）的取值范围均为1到N。

需要说明的是，系统中包括的D条互连通路可以是从叠放的第一个电路板开始依次互连N个电路板互连形成的通路，也可以是中间连续的某几层电路板之间互连形成的通路。

可选的，PCB_i和PCB_i+1的电路拓扑结构相同或者不同。

可选的，PCB_i和PCB_i+1中第一类引脚数量相同或者不同。

其中，PCB_i和PCB_i+1之间至少包括一个引脚对。可选的，PCB_i的一个侧面全部为针脚，PCB_i+1的一个侧面全部为插槽，将PCB_i的全部针脚与PCB_i+1的全部插槽连接；或者，PCB_i和PCB_i+1的一个侧面既包括针脚也包括插槽，将PCB_i和PCB_i+1中的针脚与插槽相应连接。

作为一个优选实施例，通过Rout_d中相应引脚是否有效控制Rout_d中信号传输的方向。需要说明的是，由于同一个第一类引脚的针脚与插槽分别连接同一个端口的两个电性连接端口，当指定某一第一类引脚无效时，该第一类引脚接收的数据不再向该第一类引脚所在的电路板传输，但是该第一类引脚可作为Rout_d中的一段物理导线传递信号。指定某一个第一类引脚是否有效的方法是通过软件编程指定某一个第一引脚的信号为低电平。

可选的，Rout_d中的Mal_i,j与第i+q个电路板PCB_i+q的第p个第一类引脚SPin_i+q,p的Fem_i+q,p单独导通的条件为：将引脚SPin_i,j和SPin_i+q,p指定为有效，Rout_d中的其他引脚指定为无效。其中i+q的取值范围为1到N，p大于等于1。

可选的，Rout_d中所有的第一类引脚进行全连接的条件为：将Rout_d中所有引脚均指定为有效。

本发明通过针脚和插槽的互连方式，相对于现有技术中一个引脚只能连接一个引脚连接的方式来说，不仅能够实现一个引脚能够连接两个及两个以上的引脚，而且通过指定引脚是否有效的方式，实现跨互连电路板的引脚互连，同时根据用户设置很大程度上扩展了电路板互连的拓扑结构。

作为一个优选实施例，指定第一类引脚是否有效的步骤是通过指定相应第一类引脚所属的第一类接口是否有效，实现相应电路板的接口是否接收或者传输数据给其他电路板的目的。具体的，指定第一类接口的使能信号为低，使第一类接口无效；指定第一类接口的使能信号为高，使第一类接口有效。

作为一个优选实施例，Rout_d中传输信号的条件为:将导通的物理通道作为公共传输通道，将时间周期性的划分为H+a个相等的时间单元，按照顺序将每个时间单元分配给对应的第一类引脚传输信号。需要说明的是，当某一个第一类引脚需要传输信号时，则通过指定的时间单元传输相应的信号；当没有传输信号时，则指定的时间单元内无信号，能够使公共传输通道上的所有第一类引脚按照需要通过指定的时间单元传输信号，实现动态切换电路板互连的拓扑结构，最大限度的扩大了电路板互连的拓扑结构。

作为一个优选实施例，Rout_d中传输信号的条件为:将导通的物理通道作为公共传输通道，将时间划分为多个相等的时间单元，根据同一时间需要传输信号的引脚分配时间单元，进而达到不传输信号的引脚不占用时间单元，避免浪费时间资源，提高传输效率。

作为一个优选实施例，Rout_d中传输信号的条件为：为每个引脚分配不同的传输频率，每个引脚在相应的频率通道上传输信号。

通过指定引脚是否有效、通过指定时间单元传输信号或者通过分配频率传输信号的方式，都能够实现跨电路板的引脚互连，不需要处理器重新分配引脚，也不需要其他引脚进行转发，节省了引脚资源以及处理器的资源，解决了当需要转发时需要处理器重新分配引脚并占用分配的引脚进行转发导致处理器资源和引脚被占用的问题。

作为一个优选实施例，所述PCB_i包括W个第二类接口P={P₁,P₂,…,P_w,…,P_W}，P_w为第w个第二类接口，P_w包括S(w)个第二类引脚{Pin_i,y,Pin_i,y+1,……,Pin_i,y+S(w)-1}，Pin_i,y为PCB_i中第y个第二类引脚，y的取值范围为1到Sum，其中Sum为PCB_i中第二类引脚的数量，且满足Sum=∑^W _w=1S(w)；其中Pin_i,y包括针脚或者插槽。可以理解的是，第二类引脚为传统的引脚，在电路板上，第二类引脚为针脚或者为插槽。

作为一个优选实施例，所述PCB_i中的Pin_i,y与PCB_i+q中的第一类引脚或者第二类引脚之间通过物理导线连接。

综上所述，本发明实施例提供了一种塔式互连系统，该系统中包括N个叠放的电路板，每个电路板包括多个第一类引脚，每个第一类引脚包括同一端口上设置的位于不同侧面的针脚和插槽，且相邻两个叠放的电路板包括多个互连的引脚对，所述系统中包括多条互连通路，每条互连通路包括多个相邻电路板上匹配的引脚对，每个引脚对为一个电路板上的针脚插入另一个电路板上的插槽，实现规整的连接，通过插接的方式减少了导线长度不等带来的延时问题，同时互连的引脚对解决了当需要转发时需要处理器重新分配引脚并占用分配的引脚进行转发导致处理器资源和引脚被占用的问题。

基于与上述系统实施例相同的发明构思，本发明实施例还提供了一种电路板，电路板PCB_i上包括M个第一类引脚{SPin_i,1,SPin_i,2,…,SPin_i,j,…,SPin_i,M}，SPin_i,j为PCB_i中第j个第一类引脚，j的取值范围为1到M，M为PCB_i中第一类引脚的总数量；SPin_i,j包括同一端口位于PCB_i不同侧面的电性连接端上分别设置的针脚Mal_i,j和插槽Fem_i,j；所述插槽Fem_i,j包括底座和槽孔，底座的高度高于Fem_i,j所处的侧面；当Mal_i,j插入叠放的第i+1个电路板PCB_i+1中第k个第一类引脚SPin_i+1,k的插槽Fem_i+1,k时，SPin_i,j与SPin_i+1,k导通。

其中，电路板PCB_i在上述实施例中已经详细说明，不再赘述。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本发明的范围和精神。本发明公开的范围由所附权利要求来限定。

Claims

1.一种叠放互连系统，其特征在于，所述系统包括N个依次叠放互连的电路板PCB={PCB₁,PCB₂,…,PCB_i,…,PCB_N}，PCB_i为第i个电路板，i的取值范围为1到N，N为电路板的总数量；

PCB_i包括M个第一类引脚{SPin_i,1,SPin_i,2,…,SPin_i,j,…,SPin_i,M}，SPin_i,j为PCB_i中第j个第一类引脚，j的取值范围为1到M，M为PCB_i中第一类引脚的总数量；SPin_i,j包括同一端口位于PCB_i不同侧面的电性连接端上分别设置的针脚Mal_i,j和插槽Fem_i,j；电性连接端包括位于不同侧面的第一电性连接端和第二电性连接端，在第一电性连接端上设置有针脚Mal_i,j，在第二电性连接端上设置有插槽Fem_i,j；所述插槽Fem_i,j包括底座和槽孔，底座的高度高于Fem_i,j所处的侧面；当Mal_i,j插入叠放的第（i+1）个电路板PCB_i+1中第k个第一类引脚SPin_i+1,k的插槽Fem_i+1,k时，SPin_i,j与SPin_i+1,k导通，且Mal_i,j与Fem_i+1,k为匹配的引脚对；所述系统包括D条互连通路{Rout₁,Rout₂,…,Rout_d,…,Rout_D}，Rout_d为第d条互连通路，d的取值范围为1到D；Rout_d中包括（H+a）个电路板互连的引脚对PP={PP_i-a,1,PP_i-a,2,…,PP_i,1,PP_i,2…,PP_i+H,1,PP_i+H,2}，PP_i,1为电路板PCB_i和第（i-1）个电路板PCB_i-1之间互连的引脚对，PP_i,2为PCB_i和第（i+1）个电路板PCB_i+1之间互连的引脚对，其中（i-a）和（i+H）的取值范围均为1到N。

2.根据权利要求1所述的系统，其特征在于，所述M个第一类引脚{SPin_i,1,SPin_i,2,…,SPin_i,j,…,SPin_i,M}被划分为R个第一类接口SP={SP₁,SP₂,…,SP_r,…,SP_R}，SP_r为第r个第一类接口，SP_r包括U(r)个第一类引脚{SPin_i,j,SPin_i,j+1,……,SPin_i,j+U(r)-1}，且满足M=∑^R _r=1U(r)。

3.根据权利要求2所述的系统，其特征在于，所述SP_r对应的插槽包括一个共用的接口底座PFem_r，在接口底座PFem_r上设有U(r)个槽孔，所述U(r)个槽孔为U(r)个引脚的插槽。

4.根据权利要求2所述的系统，其特征在于，所述SP_r中的U(r)个第一类引脚的针脚处于同一个侧面、插槽处于相对的另一个侧面。

5.根据权利要求1所述的系统，其特征在于，通过Rout_d中相应引脚是否有效控制Rout_d中信号传输的方向。

6.根据权利要求1所述的系统，其特征在于，Rout_d中传输信号的条件为:将导通的物理通道作为公共传输通道，将时间周期性的划分为H+a个相等的时间单元，按照顺序将每个时间单元分配给对应的第一类引脚传输信号。

7.根据权利要求1所述的系统，其特征在于，Rout_d中传输信号的条件为:将导通的物理通道作为公共传输通道，将时间划分为多个相等的时间单元，根据同一时间需要传输信号的引脚分配时间单元。

8.根据权利要求1所述的系统，其特征在于，所述PCB_i包括W个第二类接口P={P₁,P₂,…,P_w,…,P_W}，P_w为第w个第二类接口，P_w包括S(w)个第二类引脚{Pin_i,y,Pin_i,y+1,……,Pin_i,y+S(w)-1}，Pin_i,y为PCB_i中第y个第二类引脚，y的取值范围为1到Sum，其中Sum为PCB_i中第二类引脚的数量，且满足Sum=∑^W _w=1S(w)；其中Pin_i,y包括针脚或者插槽。

9.一种电路板，其特征在于，电路板PCB_i上包括M个第一类引脚{SPin_i,1,SPin_i,2,…,SPin_i,j,…,SPin_i,M}，SPin_i,j为PCB_i中第j个第一类引脚，j的取值范围为1到M，M为PCB_i中第一类引脚的总数量；SPin_i,j包括同一端口位于PCB_i不同侧面的电性连接端上分别设置的针脚Mal_i,j和插槽Fem_i,j；电性连接端包括位于不同侧面的第一电性连接端和第二电性连接端，在第一电性连接端上设置有针脚Mal_i,j，在第二电性连接端上设置有插槽Fem_i,j；所述插槽Fem_i,j包括底座和槽孔，底座的高度高于Fem_i,j所处的侧面；当Mal_i,j插入叠放的第i+1个电路板PCB_i+1中第k个第一类引脚SPin_i+1,k的插槽Fem_i+1,k时，SPin_i,j与SPin_i+1,k导通。

10.根据权利要求9所述的电路板，其特征在于，所述槽孔与导电材料贴合且导电材料与槽孔相同侧面的电性连接端连接。