CN1340196A - 内建高速汇流排端接器的高容量记忆体模组 - Google Patents

Abstract

一种与高速阻抗受控式汇流排配合使用的记忆体模组(24)。各记忆卡(12)可以是一片直接将记忆体晶片(28)固定于其上的习用印刷电路卡(12)。或者,藉由可插拔式子模组(24,35,38)所装配成的高密度记忆体模组(24,35,38)亦可使用。另可将这些子模组(24,35,38)予以临时装配,以供进行测试和/或预烧。直接黏著在记忆卡(12)或记忆体模组(24,35,38)上的汇流排端接器(52)则可消除连接汇流排出口(42)的需求,让释出的连接容量可供他用。

Description

内建高速汇流排端接器的高容量记忆体模组

相关专利申请案

本申请案与颁给Li等人，发明名称为「自动装配式低插入力连接器总成(Self-Assembled Low Insertion Force Connector Assembly)」的美国第5,928,005号专利案，以及与本案同时提出和共同待审的第＿＿＿＿号[HCD-201]与第＿＿＿＿号[HCD-102]美国专利申请案有关，所有该等案件均以参照方式并入本案。

发明范畴

本发明是有关各种电脑应用的高密度记忆体模组，尤指内建阻抗受控式传输线汇流排，和选择性内建驱动器线路端接器的高密度记忆体模组。

发明背景

现代高速数位电脑和在其上执行的复杂软体，对挥发性随机存取记忆体(RAM)的需求量日益增加。当汇流排和时脉的速率增加时，用以服务若干记忆体装置的电驱动要求，即变得比现用较低速的记忆体更为严格。

记忆体系统的作业速率，多半是由记忆体控制器与记忆体装置或汇流排之间的电气互连来决定。当资料速率增加时，相较於讯号的转移时间，因互连而发生的讯号传播时间就不再是可以忽视。汇流排速率高时，那些互连即有当成传输线网路的作用。该等传输线网路的回应特性则界定出记忆体汇流排的最高可用速率。

在这一代的记忆体封装技术中，单一记忆卡或模组上实际可用的记忆体数量由下列二个因素控制：记忆体装置(晶片)本身的容量以及实际可对模组作成的电连接数。可以是菊链式的记忆卡或模组数，全视线路驱动器及接收器的容量而决定。为确保快速记忆体周期时间，要用极短的快速上升脉冲。

以已知的随机存取记忆体(RAM)系统为例，因为在一定的时间间隔期间，汇流排上只存有一位元，所以汇流排速率主要是由汇流排的讯号设定时间来决定。结果，这种汇流排目前在个人电脑(PC)记忆体系统中所能达到的最高资料速率为每秒266百万位元(Mbit)。通常，这种已知的RAM系统不需要或未设有与阻抗匹配的端接器。

为求能达到更高的汇流排速率，同时容许具有更大的记忆体容量，必须采用阻抗受控式的汇流排。举例来说，RAMBUS以记忆体的配置设定为其特色，其中记忆体装置设在(封装)最多可达三片的RAMBUS针脚定义记忆体模组(RIMM)卡上，而所有这些模组卡则由一个高速资料汇流排互连在一主机板上。主机板上的汇流排的实际终端则设有一个以上的端接组件。

作业时，位址/资料线路离开主机板上的电路和进入记忆体链中的第一RIMM卡。这些相同的位址/资料线路必须经由一整组第二连接始能离开RIMM。於驱动器线路抵达其终端前，这绕径会持续施诸于第二及第三RIMM模组。这种记忆体/汇流排配置设定可透过相当长的汇流排而在一记忆体控制器和一资料储存装置之间传输极快的转移讯号。这些汇流排可让多个位元同时往下传播到汇统排的各线路，以达到每秒800 Mbits的存取资料速率。未来预期能达到更高的汇流排速率。

此等汇流排的一项最重要的特色就是能有效控制讯号传播路径的阻抗，并且将汇流排的一端端接到汇流排的特性阻抗，以便保持讯号的逼真度及完整性。

在采用该等汇流排的系统中，驱动讯号的振幅大致比已知数位讯号的振幅小许多，其原因在于该等装置的驱动强度(dv/dt)受到限制所致。

所有前述因素使得该等记忆体汇流排极为依赖汇流排沿线各互连之阻抗的控制，始能可靠作业。讯号传输路径中如有任何阻抗失配情形，就会导致讯号衰减，转而可能造成资料传输的错误。同时，所有讯号位元与时脉之间保持正确的定时，对可靠的资料传输也极为重要。因此，使讯号对时脉的延迟差(资料对时脉之斜扭)减至最低，则为该等汇流排的另一重要要求。

已知技术的记忆体系统的设计，大致是由一记忆体控制器，一时脉驱动器和若干汇流排端接器组成，所有全都安装在主机板上，该主机板在控制器和端接器之间则具有最多三个记忆体插槽。资料讯号在抵达端接器之前，必须通过每一模组，也必须通过总计六个边缘连接器。因为它们的设计，现行的边缘连接器会引起阻抗失配及串音而降低讯号品质，因而让讯号通道的性能受到限制。

记忆体模组本身含有端接器亦提供几种型式的性能改良。首先，因为只需使用一组接点(即汇流排线路不需离开模组)，所以额外的接触容量可用作单一记忆卡或模组上更多数量的记忆体的定址容量。以现今的RAMBUS为例，RIMM卡仅支援八到十六片记忆体晶片，每一卡的总容量不超过255 Mbits。然而，本发明的记忆体模组每一卡却可支援高达32片的晶片，因而使记忆体容量增加二至四倍。藉著省除实质一半的所需接点，即可在单卡上封装更多数量的晶片(例如64片晶片)。

因为有更多的记忆体能在单卡上摆置成实际比以往更能接触驱动器电路，所以汇流排路径的总长度即被大幅减少。另因讯号通过出口接点的额外步骤被省除，因而达到更进一步的改良。再者，已知技术中记忆体模组与外部端接电阻器之间的那一段汇流排路径也被省略。

此外，本发明的设计尚可减低主机板的设计复杂性与制造成本。对于配备一到三个记忆体模组的记忆体系统而言，使用终端模组作为最后模组有助于达成最大的系统性能。

本发明也可让一通道能具有的所有记忆体晶片全都整合到单一终端模组上，据以导致更佳的系统整合与降低成本。与已知技术的模组相比较，本发明的自行端接式模组只需一半的I/O(输入/输出)连接。若将已知的连接器使用在一模组上，可将两个记忆体通道整合到一模组上，以致增加频宽并使记忆体容量加倍。

当本发明的自行端接式记忆体模组与新颖的针脚/插孔技术结合时，即可达到远比以往高出许多的密度。此举可让更多的记忆体被封装在单一记忆体模组或卡上。这表示可将更多的记忆体容量布署得更接近线路驱动器/接收器，因而减低路径长度，尤其在记忆体模组属于自行端接式。

高密度自行端接式记忆体模组上可配备热管理结构。这些结构在与本案同时提出和共同待审的第＿＿＿＿＿[HCD-201]号美国专利申请案中有详细说明。

因此，本发明的目的在于提供一种其上可支援高达64片记忆体晶片的精巧型高密度记忆卡。

本发明的另一目的是提供一种采用新颖高密度连接器技术的高密度记忆体模组。

本发明的再一目的是提供一种本身设有汇流排端接器的高密度记忆体模组。

本发明的又一目的是提供一种能在作业方面减低资料路径长度的高密度记忆体模组，因而有助于减轻高速数位电脑等的驱动器的电需求。

本发明的另一目的是提供一种由可拆卸式子模组构成的高密度记忆体模组，这些子模组可被临时连接在一起以供进行测试和/或预烧，然后可选择性的以焊接，电黏合，或执行类似的过程而予固定。

本发明的再一目的是提供一种含有以单一汇流排通道或双汇流排通道予以支援之所有记忆体容量的单一高密度记忆体模组。

发明摘要说明

本发明提供一种其上直接安装有汇流排端接器以便与高速阻抗受控式记忆体汇流排合用的记忆体模组。该记忆体模组可在一习用印刷电路板上形成，并将未封装或封装的记忆体晶片直接固定到该记忆体模组。或者，由可插拔式子模组所装配成的高密度记忆体模组亦可使用。另可将这些子模组予以临时装配，以供进行测试和/或预烧。使用其上直接黏著汇流排端接器的记忆体模组，可增进讯号品质与完整性，因而提升系统的性能。该等设计亦可消除连接汇流排出口的需求，让释出的连接容量可用于定址模组上额外的记忆体容量。另可配备热控结构而使高密度记忆体模组保持在可靠的作业温度范围内。

图式简单说明

兹举实施例并配合图式，将本发明详述于后，其中：

图1是一已知技术的多卡记忆体配置的示意图，其中汇流排端接器设于主机板上；

图2a是图1所示已知记忆卡的前视平面图；

图2b是图1所示已知记忆卡的俯视图；

图2c是图1所示已知记忆卡的侧视图；

图3是本发明的记忆体配置的示意图，其中汇流排端接器设最后的记忆体模组上；

图4是本发明的多卡记忆体配置的示意图，其中汇流排端接器设于一记忆卡上；

图5a是图4所示本发明的自行端接式记忆卡的前视平面图；

图5b是图4所示本发明的自行端接式记忆卡的俯视图；

图5c是图4所示本发明的自行端接式记忆卡的端视图；

图6是本发明的记忆卡采用子卡的另一实施例；

图7a是图6所示本发明的自行端接式记忆卡的前视平面图；

图7b是图6所示本发明的自行端接式记忆卡的俯视图；

图7c是图7a和图7b图所示子卡的前视示意图；和

图8是可供支援二个记忆体通道的自行端接式记忆卡的前视示意图。

较佳实施例详说明

一般说来，本发明是一种由裸记忆体晶片，或黏著在记忆卡或可拆卸记忆体子模组(子卡)上的已知记忆体晶片制成的高密度记忆卡或模组。这些记忆卡或模组具有内建的汇流排端接器，并可选择性地具有热管理结构。

首先参阅图1，所示者是一已知技术的多卡(三卡)记忆体系统10的示意图。已知的二扩充槽和三扩充槽板，均需端接在主机板12，纵然所有扩充槽都未使用，亦需如此。当然，在此种情况下，于记忆体模组及主机板上布线之间提供讯号路径的模组连接器，可能会成比例地降低讯号品质。

所示的主机板12有一部份设有实施RAMBUS(记忆体汇流排)记忆体系统所需的支援布线。主机板上12设有一个「直接RAMBUS时脉产生器(Direct RAMBUS Clock Generator，DRCG)」电路14，和一个含有「直接RAMBUS专用积体电路单元组(Direct RAMBUS ASIC Cell，RAC)」18的主装置16。RAMBUS通道20将RAC 18连接到一第一记忆体插座22。插座22被实体连接到主机板12。大体上，RAMBUS通道20的连接是由内部的各印刷配线线路(未显示)所达成。第一插座22大致具有若干经设计成能与第一RIMM(RAMBUS针脚定义记忆体模组)卡24上的搭配接触垫接合的弹簧加载式接点。

在RAMBUS架构中，各记忆模组上大致设有184个接点。RAMBUS通道20是从汇流排入口区26进入RIMM卡24，再被连接到固定于RIMM卡24上的若干单个式记忆体装置28。接著，RAMBUS通道经由RAMBUS通道出口区30从RIMM卡24出来，再从第一RIMM卡24回到主机板12。届时其它的印刷配线线路会将RAMBUS通道20载送到亦设在主机板12上的一第二插座31。该第二插座31插有一第二RIMM卡35。

一个RAMBUS通道入口区32，一连串记忆体装置28，和一个RAMBUS通道出口区34组成第二RIMM卡35。同样地，一个第三插座36，第三RIMM卡38，RAMBUS通道入口区40，和RAMBUS通道出口区42组成第三RAMBUS记忆卡。RAMBUS通道20是于汇流排的电路绕径的终端抵达端接器44。

端接器组件，例如电阻器、阻流电容器和/或去耦电容器44，亦设在主机板12上。RAMBUS通道20的所有讯号在抵达端接器44之前，均需先通过三个插座22、31、36和越过三片RIMM卡24、32、38。对于三片RIMM卡24、32、38之上的记忆体装置28，相关的驱动器要求应严格始能可靠地存取。讯号会沿著RAMBUS通道20的路径逐步衰减，尤其是在连接器22、31、36处。此外，在主机板12本身之上亦消耗贵重的「空间(real estate)」。

现请参阅图2a，图2b，和图2c，所示者分别是图1的典型已知RIMM卡24的前视、俯视和侧视图。记忆体模组28被安排成四纵列，每列各有四个模组。然而，其它的有形安排亦可使用。RAMBUS通道20(图1)是从汇流排入口区26进入RIMM卡24，再被连接到记忆体装置28。接著，RAMBUS通道20经由RAMBUS通道出口区30从RIMM卡24出来，再从第一RIMM卡24回到主机板12(图1)。

图2b是图2a之RIMM卡的一俯视图，其中显示出位在RIMM卡24两边的记忆体装置28。

图2c是图2a之RIMM卡的一侧视图，其中也显示出位在RIMM卡24上的记忆体装置28。

现请参阅图3，所示者是一具有本发明的记忆体模组的记忆体系统10示意图。所示的主机板12也有一部份设有实施RAMBUS记忆体系统所需的支援布线。按照图1所示及前述的已知记忆卡的相同实施方式，主机板上12设有一个「直接RAMBUS时脉产生器(DRCG)」电路14，和一个含有「直接RAMBUS专用积体电路单元组(RAC)」18的主装置16。

RAMBUS通道20将RAC 18连接到一记忆体插座22。插座22是被实体连接到主机板12，而RAMBUS通道20的连接大体上是由设在主机板12的一或二表面上的各印刷配线线路(未显示)所达成。或者，可用内部印刷配线路(未颢示)来连接。插座22大致具有若干经设计成能与RIMM卡24上的搭配接触垫接合的弹簧加载式接点。

RAMBUS通道20是从汇流排入口区26进入RIMM卡24，再被连接到固定于RIMM卡24上的若干单个式记忆体装置28。接著，RAMBUS通道20经由RAMBUS通道出口区30从RIMM卡24出来，再从第一RIMM卡24回到主机板12。届时其它的印刷配线线路会将RAMBUS通道20载送到亦设在主机板12上的一第二插座31。该第二插座31插有一第二RIMM卡35。同样地，RAMBUS通道20从第二习用RIMM卡35出来，再被连接到最后一片也含有汇流排端接器的RIMM卡54。本发明不同于已知技术在于，端接器52是被直接黏著在RIMM卡54上，因而不需要RAMBUS通道出口部30(图1)。于是，整个附加组的接点被省除，让它们可用来处理附加的记忆体容量等。

现请参阅图4，所示者是本发明的记忆卡系统50的一示意图。所示的主机板12亦有一部份设有实施RAMBUS记忆体系统所需的支援布线。按照图1所示及前述的习用记忆卡的相同实施方式，主机板上12设有一个「直接RAMBUS时脉产生器(DRCG)」电路14，和一个含有「直接RAMBUS专用积体电路单元组(RAC)」18的主装置16。

RAMBUS通道20将RAC 18连接到一记忆体插座22。插座22是被实体连接到主机板12，而RAMBUS通道20的连接大体上是由设在主机板12的一或二表面上的各印刷配线线路(未显示)达成。或者，可用内部印刷配线路(未显示)来连接。插座22大致具有若干经设计成能与RIMM卡54上的搭配接触垫接合的弹簧加载式接点。

RAMBUS通道20是从汇流排入口区56进入RIMM卡54，再被连接到固定于RIMM卡54上的若干单个式记忆体装置28。不同於习用技艺，端接器52是被直接黏著在RIMM卡54上，因而不需要RAMBUS通道出口部30(图1)。整个附加组的接点也被省除。

此时也请参阅图5a，图5b，和图5c，所示者分别是图4的其上设有端接器的RIMM卡54的前视、俯视和侧视图。记忆体模组28是被安排成二横行，每行各有八个模组。然而，其它的形式安排亦可使用。RAMBUS通道20(图4)是从汇流排入口区56进入RIMM卡54，再被连接到记忆体装置28。RAMBUS通道20终端的端接器52(图4)亦设在RIMM卡54上。

图5b是图5a的RIMM卡的一俯视图，其中显示出位在RIMM卡54两边的记忆体装置28。

图5c是图5a的RIMM卡的一侧视图，其中也显示出位在RIMM卡54上的记忆体装置28。

本发明的配置设定具有许多优点。汇流排长度若减少时，就可减轻汇流排上各装置的驱动器要求，因而降低成本和增进可靠性。相较于图1及图3，可看出习用技艺中插槽与端接器之间2-1/2连接器插座以及讯号路径相关连的讯号衰减均被消除。大致上，增进RAMBUS通道的品质(即减低其长度，通道延迟，和串音等)即可获得较高的记忆体存取速率。RIMM卡54与端接器44(图1)之间路径长度的减少以及至少一个插座介面的省除(通常可省除二个半的插座)均有助於降低串音。省除插座36(图1)与端接器44(图1)之间的线路时，便释放出额外的主机板空间。

这些变更改良电磁干扰(EMI)的敏感性，也降低主机板12与RIMM卡54组合所辐射出的射频(RF)放射。端接器52设于记忆卡54上的另一优点就是耦合到主机板12内的杂讯减低，因而增进整个系统的性能。

现请参阅图6，所示者是本发明另一实施例的示意图，其中使用子卡80连接到一记忆体模组卡82，而且通常是以针脚/插孔连接技术(未显示)来改善记忆体模组卡上的记忆体密度。这实施例在与本案同时提出和共同待审的第＿＿＿＿＿[HCD-201]号专利申请案中有详细说明。所有外部特徵均与先前详述者相同(图4)。

这时也请参阅图7a和图7b，所示者分别是连接到记忆体模组卡82的子卡80的前视及侧视图。另请参阅图7c，所示者是子卡80其中之一的前视图。如图所示，记忆体装置28设在子卡80上。有一个热管理结构(未显示)被连接到记忆体模组28，以便散热。这些控热结构在与本案同时提出和共同待审，并以参照方式并入于此的第＿＿＿＿＿[HCD-201]号专利申请案中有详细说明。

子卡80上的针脚(未显示)是被插入记忆体模组卡82上的插座(未显示)内。本发明的针脚/插孔连接器在与本案同时提出和共同待审的第＿＿＿＿＿[HCD-201]号专利申请案，以及在美国第5,928,005号专利案中也有详细说明，该等案件亦以参照方式并入于此。

现请参阅图8，所示者是一种二通道RAMBUS模组设计，其中采用了可进一步展现本发明优点的一种已知技术的一通道插座。如图所示，有两个独立的RAMBUS通道56和57进入记忆体模组90。若干记忆体装置28被连接到RAMBUS通道56和57。设在模组卡90上的独立端接器52可适当的端接各RAMBUS通道56和57。这扩展的记忆体模组可将晶片固定到两边，也可被插入已知技术的一通道设计的一插座内。

以上所举实施例仅用以说明本发明而已，非用以限制本发明之范围。举凡不违本发明精神所从事的种种修改或变化，俱属本发明申请专利范围。

Claims (25)

1.一种自行端接式高频记忆体模组，其包括：

a)一基板；

b)若干沿著该基板至少一边缘而设的电接点，以供连接到一个外部记忆体汇流排；

c)可经运作而连接到所述之若干电接点的电连接装置，以供形成外部记忆体汇流排的一延伸部；

d)若干黏著在基板上并可选择性连接到记忆体汇流排延伸部的记忆体装置；和

e)可经运作而连接到记忆体汇流排延伸部的汇流排端接装置。

2.如申请专利范围第1项所述的自行端接式高频记忆体模组，其中该外部记忆体汇流排包括一特性阻抗，而汇流排端接器则展现出一种实质与该特性阻抗匹配的阻抗。

3.如申请专利范围第2项所述的自行端接式高频记忆体模组，其中该汇流排端接装置包括设在基板上并被电连接到记忆体汇流排延伸部线路的电阻器、电容器和电感器构成的群组中的至少一个。

4.如申请专利范围第1项所述的自行端接式高频记忆体模组，其中该外部记忆体汇流排包括一个可供容置若干电接点的插座。

5.如申请专利范围第1项所述的自行端接式高频记忆体模组，其中该插座包括可供夹紧所述的若干电接点的弹簧接点，以致使基板保持在插座中，和在外部记忆体汇流排与电接点之间建立电连接。

6.如申请专利范围第1项所述的自行端接式高频记忆体模组，其中该外部记忆体汇流排包括至少二个外部记忆体汇流排，该外部记忆体汇流排的延伸部包括该等至少二个记忆体汇流排的至少二个延伸部，而所述之若干记忆体装置则包括至少二组记忆体装置，各组是被独立连接到该等至少二个记忆体汇流排延伸部的其中一个。

7.一种自行端接式高频记忆体模组，其包括：

a)一基板；

b)若干沿著该基板至少一边缘而设的导电针脚；

c)可经运作而连接到所述之若干导电针脚的电连接装置，以供形成具有一预定汇流排宽度的外部记忆体汇流排的一延伸部；

d)若干黏著在基板上并可选择性地连接到记忆体汇流排延伸部的记忆体装置；和

e)可经运作而连接到记忆体汇流排延伸部的汇流排端接装置。

8.如申请专利范围第8项所述的自行端接式高频记忆体模组，其中该外部记忆体汇流排包括一特性阻抗，而汇流排端接器则展现出一种实质与该特性阻抗匹配的阻抗。

9.如申请专利范围第8项所述的自行端接式高频记忆体模组，其中该汇流排端接装置包括属于下列群组的电气组件：设在基板上并被电连接到包括记忆体汇流排延伸部的各个线路的电阻器、电容器和电感器。

10.如申请专利范围第9项所述的自行端接式高频记忆体模组，其中该电阻器包括分立的电阻器。

11.如申请专利范围第9项所述的自行端接式高频记忆体模组，其中包括一电阻器封装(resistor pack)。

12.如申请专利范围第9项所述的自行端接式高频记忆体模组，其中设在基板上的电阻器包括一固态电阻装置。

13.如申请专利范围第7项所述的自行端接式高频记忆体模组，其中该外部记忆体汇流排包括若干设在一印刷电路板结构上的镀层贯通孔(plated through holes)，以供容置和可卸式地固定所述的若干针脚。

14.一种自行端接式高频记忆体模组，其包括：

a)一基板；

b)若干连接器，以供容置设在基板上的子卡；

c)至少一片子卡，其具有可供与所述之若干连接器相互作用的电连接装置，另具有至少一个固定于其上的记忆体装置；

d)若干沿著基板至少一边缘而设的电接点，以供连接到一外部记忆体汇流排；

e)设于基板上可经运作而连接到所述的若干电接点的配线装置，以供形成外部记忆体汇流排的一延伸部；和

e)可经运作而连接到记忆体汇流排延伸部的汇流排端接装置。

15.如申请专利范围第14项所述的自行端接式高频记忆体模组，其中所述的若干连接器包括设在基板上的镀层贯通孔。

16.如申请专利范围第15项所述的自行端接式高频记忆体模组，其中该等镀层贯通孔另包括一个从其容置针脚的远端往内凸伸的导电元件。

17.如申请专利范围第16项所述的自行端接式高频记忆体模组，其中该子卡的电连接装置包括若干导电针脚，以供与所述的若干连接器相互作用。

18.如申请专利范围第15项所述的自行端接式高频记忆体模组，其中该子卡包括多层印刷电路板。

19.如申请专利范围第18项所述的自行端接式高频记忆体模组，其中至少一个记忆体装置包括属于下列群组中的至少一个：裸晶片，薄小外外框封装(TSOP)，晶片尺寸封装(CSP)，和电路板插植晶片(COB)。

20.如申请专利范围第14项所述的自行端接式高频记忆体模组，其中该子卡包括若干彼此实质保持平行的子卡。

21.如申请专利范围第18项所述的自行端接式高频记忆体模组，其中所述的若干子卡另包括热管理结构。

22.如申请专利范围第21项所述的自行端接式高频记忆体模组，其中该热管理结构包括所述的至少一个记忆体装置热接触的导热鳍片。

23.如申请专利范围第22项所述的自行端接式高频记忆体模组，其中所述的若干彼此实质保持平行的子卡是被安装成实质与基板保持垂直。

24.如申请专利范围第22项所述的自行端接式高频记忆体模组，其中所述的若干实质彼此保持平行的子卡，相对于基板的子卡容置表面，是被安装成与其保持锐角角度。

25.如申请专利范围第14项所述的自行端接式高频记忆体模组，其中该外部记忆体汇流排包括至少二个外部记忆体汇流排，该外部记忆体汇流排的延伸部包括该等至少二个记忆体汇流排的至少二个延伸部，而所述的一片具有至少一个固定于其上的记忆体装置的子卡则包括至少二组固定于其上的记忆体装置，各组是被独立连接到该等至少二个记忆体汇流排延伸部的其中一个。

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