JP2003517175A - 組込み高速バス・ターミネーションを備える大容量メモリ・モジュール - Google Patents

Abstract

(57)【要約】 インピーダンス制御された高速のバスと組み合わせて使用するメモリ・モジュール（２４）。各メモリカード（１２）は、メモリ・チップ（２８）をカード（１２）に直接取り付けた従来式プリント回路カード（１２）でよい。代替案として、プラギング可能なサブモジュール（２４、３５、３８）で組立てた高密度メモリ・モジュール（２４、３５、３８）を用いてもよい。これらのサブモジュール（２４、３５、３８）は、テストおよび／またはバーンインのために一時的に組立てることができる。メモリカード（１２）またはメモリ・モジュール（２４、３５、３８）に直接装着したバス・ターミネーション（５２）は、バス出口（４２）の結線を不要とし、自由になった結線容量を使用可能にする。

Description

【発明の詳細な説明】

【０００１】 （関連する特許出願） 本出願は、Ｌｉらに対して発行された「ＳＥＬＦ−ＡＳＳＥＭＢＬＥＤ ＬＯ
Ｗ ＩＮＳＥＲＴＩＯＮ ＦＯＲＣＥ ＣＯＮＮＥＣＴＯＲ ＡＳＳＥＭＢＬＹ
」と題する米国特許第５９２８００５号と、本出願と同時に申請した同時係属の
米国特許出願第 号（ＨＣＤ−２０１）および米国特許出願第 号（ＨＣＤ−１０２）に関連しており、これらのすべてを参照により本出
願書に組み入れる。

【０００２】 （発明の分野） 本発明は、コンピュータ・アプリケーション用の高密度メモリ・モジュールに
関し、より詳細には、インピーダンス制御伝送線路バスを備える高密度メモリ・
モジュール、および任意選択で、メモリ・モジュール組込みのドライバ線路ター
ミネータに関する。

【０００３】 （発明の背景） 現代の高速デジタル・コンピュータおよびその上で走る高度ソフトウエアには
、ますます大量の揮発性のランダム・アクセス・メモリ（ＲＡＭ）が必要とされ
る。バスとクロックの速度が増大するにつれて、多数のメモリ・デバイスへのサ
ービスについての電気的ドライブの要件は、より低速のメモリが使用されていた
時よりも、はるかに厳しくなっている。

【０００４】 メモリ・システムの動作速度は、概してメモリ・コントローラとメモリ・デバ
イスの間の電気的相互接続、すなわちバスによって決まる。データ速度が増大す
るにしたがって、この相互接続を介しての信号伝播時間は、信号の遷移時間に比
べて無視できなくなる。高いバス速度では、この相互接続は伝送線路ネットワー
クと同様な挙動をする。このような伝送線路ネットワークの応答特性がメモリ・
バスの使用可能な最高速度を決定する。

【０００５】 現世代のメモリのパッケージング技術においては、１つのカードまたはモジュ
ールで物理的に利用可能なメモリ量は、２つの要因で決定される。それは、メモ
リ・デバイス（チップ）自体の容量とモジュールに物理的につなぐことのできる
電気接続の数である。デイジーチェイン化のできるカードまたはモジュールの数
は、ライン・ドライバまたはレシーバの容量にのみ依存する。速いメモリ・サイ
クル・タイムを保証するために、極端に短く、立ち上がりの速いパルスが用いら
れる。

【０００６】 例えば、従来型のランダム・アクセス・メモリ・システムにおいては、ある時
間間隔において、バス上に存在できるのは１ビットだけであり、バス速度はおも
に信号セットアップ時間で決まる。結果的に、このようなバスがＰＣメモリ・シ
ステムにおいて現在達成できる、最高のデータ転送速度は２６６メガビット／秒
である。通常、このような従来型ＲＡＭには、インピーダンス整合ターミネーシ
ョンは必要でないか、または設けられていない。

【０００７】 さらに高いバス速度を達成し、同時にメモリ容量をより大きくするには、イン
ピーダンス制御型のバスを適用しなくてはならない。例えば、ＲＡＭＢＵＳ（登
録商標）テクノロジのメモリ構成では、メモリ・デバイスのすべてが、高速デー
タバスによってマザーボード上で相互接続されている３枚のＲＡＭＢＵＳインラ
イン・メモリ・モジュール（ＲＩＭＭ）カード上に配置（パッケージ）されてい
る。１つまたは複数のターミネーション要素がマザーボード上のバスの物理的末
端に置かれている。

【０００８】 動作中、アドレス／データ線路はマザーボードのドライバ回路を出て、メモリ
・チェーンの第１のＲＩＭＭカードに入る。この同じアドレス／データ線路は、
全部そろった第２セットの結線を介して、第１のＲＩＭＭを出なくてはならない
。この経路設定は、第２および第３のＲＩＭＭモジュールを通過して、ドライバ
線路がそのターミネーションに達するまで続く。このメモリ・バス構成によって
、比較的長いバスを介してメモリ・コントローラとデータ記憶デバイスの間で、
非常に高速のトランジット信号を伝送することができる。これらのバスによって
、各バス伝送線路を複数ビットが同時に伝播することが可能となり、これによっ
て毎秒８００メガビットのアクセス・データ転送速度が達成される。将来にはさ
らに高いバス速度の可能性もある。

【０００９】 このようなバスの最も重要な特徴の１つは、信号忠実性および信号完全性を維
持するために、信号伝播経路の有効インピーダンスがよくコントロールされ、か
つバスの一端が特性インピーダンスに合わせてターミネーションされていること
である。

【００１０】 このようなバスを採用したシステムにおいては、ドライバ信号の振幅は、一般
に従来のデジタル信号の振幅よりもはるかに小さい。これはデバイスのドライビ
ング強度（ｄｖ／ｄｔ）の制限によるものである。

【００１１】 上記のすべての要因のために、このようなメモリ・バスの動作の信頼性は、バ
スに沿った相互接続のインピーダンスの制御に強く依存する。信号伝送経路に沿
ってインピーダンスの不整合があると、結果的に信号が劣化し、これがデータ伝
送のエラーをもたらす可能性がある。同時に、すべての信号ビットおよびクロッ
ク間の正確なタイミングを維持することが、信頼性の高いデータ伝送には非常に
重要である。この理由で、シグナル・ツー・クロック遅延差（データとクロック
のスキュー）を最小に抑えることは、このようなバスのもう１つの重要な要件で
ある。

【００１２】 従来型メモリ・システム設計は、一般にメモリ・コントローラ、クロック・ド
ライバ、およびバス・ターミネーションで構成されており、これらはすべてコン
トローラとターミネーションの間に３つのメモリスロットを備えるマザーボード
上に装着されている。データ信号は、各モジュールを通過した上に、ターミネー
ションに達するまでに、全部で６つのエッジ・コネクタを通過しなくてはならな
い。このような設計が原因で、現行のエッジ・コネクタは、インピーダンス不整
合やクロストークを生じさせ、これによって信号品質が劣化さし、したがって信
号チャネルのパフォーマンスが制限されている。

【００１３】 メモリ・モジュール自体にターミネーションを含めることでも、いくつかの種
類のパフォーマンス向上がもたらされる。第１に、必要な接点は１セットのみで
あるので（すなわち、モジュールから出るバス線路を備える必要がない）、追加
の接点容量は、単一のカードまたはモジュール上のさらに大容量のメモリ用のア
ドレス能力に割り当てることができる。例えば、現行のＲＡＭＢＵＳテクノロジ
のＲＩＭＭカードは、８から１６のメモリ・チップをサポートしているだけであ
り、カード１枚当りの全容量は２５５メガビットを超えない。しかし、本発明に
よるメモリ・モジュールは、カード１枚当たり３２のチップを保持可能であり、
これによって記憶容量は２倍から４倍に向上する。必要な接点のほぼ半分をなく
すことで、さらに多数のチップ（例えば、６４チップ）を１枚のカードにパッケ
ージすることも可能である。

【００１４】 従来可能であったよりもドライバ回路に物理的にずっと近づけて、単一のカー
ドにより多くのメモリを配置することが可能なため、全バス長は大幅に低減され
る。出口接点を通過する追加の信号経路をなくすことにより、さらに大きな改善
がもたらされる。その他にも、メモリ・モジュールと従来技術の外部ターミネー
タ抵抗器との間の部分のバス経路が不要となる。

【００１５】 さらに、本発明の設計によって、マザーボードの設計上の複雑さと製造コスト
を低減することができる。１つから３つのメモリ・モジュールを備えるメモリ・
システムにおいて、最後のモジュールにターミネーションを備えるモジュールを
用いると、システムの最高性能を達成しやすくなる。

【００１６】 また本発明によって、チャネルに組み付けることのできるすべてのメモリ・チ
ップを、ターミネーションを備える単一のモジュールに統合することが可能とな
り、これによってシステムの保全性が向上し、かつコストが低下する。本発明に
よる、セルフ・ターミネーション式モジュールは、従来技術による従来型モジュ
ールのＩ／Ｏ接続数の半分しか必要としない。モジュール上に従来型の従来技術
コネクタを用いて、２チャネルのメモリを１つのモジュールに統合することが可
能で、これによってバンド幅が増加し、メモリ容量が倍増する。

【００１７】 本発明のセルフ・ターミネーション式メモリ・モジュールと革新的なピン／ホ
ール相互接続技術を組み合わせることで、これまで可能であったよりもはるかに
高い密度が達成できる。これによって、単一のメモリ・モジュールまたはカード
にはるかに多くのメモリをパッケージすることができる。このことは、より多く
のメモリ容量をライン・ドライバ／レシーバにより近づけて配置することができ
、これによって、特にメモリ・モジュールがセルフ・ターミネーションを備える
時に、経路長を低減できることを意味している。

【００１８】 熱管理構造を、高密度セルフ・ターミネーション・メモリ・モジュールに含め
てもよい。この構造の詳細については、同時に申請した同時係属の米国特許出願
第 （ＨＣＤ−２０１）に記述されている。

【００１９】 したがって、本発明の一目的は６４個までのメモリ・チップを搭載する小型高
密度メモリカードを提供することである。

【００２０】 本発明の追加の目的は、新しい高密度コネクタ技術を用いる高密度メモリ・モ
ジュールを提供することである。

【００２１】 本発明の他の目的は、メモリ・モジュール自体にバス・ターミネーションを設
けた高密度メモリ・モジュールを提供することである。

【００２２】 本発明の他の目的は、動作可能にデータ経路長を低減できる高密度メモリ・モ
ジュールを提供し、高速デジタル・コンピュータなどにおけるドライバに対する
電気的要件を緩和することである。

【００２３】 本発明の他の目的は、取り外し可能なサブモジュールからなる高密度メモリ・
モジュールを提供することであり、このサブモジュールは一時的に相互接続して
テストおよび／またはバーンインを行い、その後任意選択で、はんだ付け、電気
的接着、または同様な処理によって取り付けることができる。

【００２４】 本発明の他の目的は、メモリ容量のすべてがシングル・バス・チャネルまたは
デュアル・バス・チャネルでサポートされる、単一の高密度メモリ・モジュール
を提供することである。

【００２５】 （発明の概要） 本発明は、高速インピーダンス制御メモリ・バスと共に使用するための、メモ
リ・モジュール上に直接装着したバス・ターミネーションを備える、メモリ・モ
ジュールを提供する。このメモリ・モジュールは、アンパックまたはパックされ
たメモリ・チップをメモリ・モジュールに直接取り付けた、従来型のプリント回
線カード上に形成することができる。代替手法として、プラギング可能なサブモ
ジュールまたはドータカードで組立てた高密度メモリ・モジュールを用いること
ができる。これらのサブモジュールは、テストおよび／またはバーンインのため
に一時的に組立てることができる。モジュール上にバス・ターミネーションを直
接設けたメモリ・モジュールを用いることで、信号の品質と完全性が向上し、し
たがってシステムのパフォーマンスが向上する。このような設計によって、バス
の出口接続も不要となり、これによって開放された接続容量をモジュール上の追
加的なメモリ容量をアドレスするのに用いることができるようになる。高密度メ
モリ・モジュールを確実な作動温度範囲に維持するために、熱管理構造を含めて
もよい。

【００２６】 本発明は、添付の図面と、その詳細の説明と合わせて参照することによって、
完全に理解することができる。

【００２７】 （好ましい実施形態の詳細な説明） 概して、本発明は、メモリカードまたは脱着可能なメモリ・サブモジュール（
ドータカード）上に装着したベア・メモリ・チップで作るか、あるいは従来型の
メモリ・チップ・パッケージで作った高密度メモリカードまたはモジュールであ
る。これらのメモリカードまたはモジュールは、組込み式バス・ターミネーショ
ンと、任意選択で、熱管理構造を備えている。

【００２８】 最初に図１を参照して、従来技術のマルチ・カード（３カード）・メモリ・シ
ステム１０の概略図を示す。従来型の２スロットまたは３スロットのボードは、
マザーボード１２上にターミネーションを必要とし、それはすべてのスロットが
使用されないときでも必要であった。もちろん、このような状況では、メモリ・
モジュールとマザーボード上の回路との間の信号経路を提供するためのモジュー
ル・コネクタが原因で、信号品質がそれに釣り合って劣化する可能性がある。

【００２９】 マザーボード１２の一部分を、ＲＡＭＢＵＳメモリ・システムの実装に必要な
サポート回路と一緒に示してある。ダイレクトＲＡＭＢＵＳクロック・ジェネレ
ータ（ＤＲＣＧ）回路１４およびダイレクトＲＡＭＢＵＳ／ＡＳＩＣセル（ＲＡ
Ｃ）１８を含むマスタデバイス１６が、マザーボード１２に実装されている。Ｒ
ＡＭＢＵＳチャネル２０は、ＲＡＣ１８を第１のメモリ・ソケット２２に接続す
る。ソケット２２は、マザーボード１２に物理的に接合されている。ＲＡＭＢＵ
Ｓチャネル２０の結線は、一般に内部プリント配線パターン（図示せず）で製作
される。第１ソケット２２には、通常は第１のＲＩＭＭカード２４上の嵌め合い
接触パッドと係合するように設計した、複数のばね式接点が設けられている。

【００３０】 ＲＡＭＢＵＳアーキテクチャにおいては、一般に各メモリ・モジュールは１８
４の接点を備える。ＲＡＭＢＵＳチャネル２０は、バスの入口領域２６でＲＩＭ
Ｍカード２４に入り、次いでＲＩＭＭカード２４に取り付けた多数の個別メモリ
・デバイス２８に接続される。次にＲＡＭＢＵＳチャネルは、ＲＡＭＢＵＳチャ
ネル出口領域３０を介して、ＲＩＭＭカード２４を出て、第１のＲＩＭＭカード
２４を通り抜けてマザーボード１２へと戻る。追加的なプリント配線パターンに
よって、ＲＡＭＢＵＳチャネル２０は、やはりマザーボード１２上にある第２の
ソケット３１へとつながれている。第２ソケット３１は、第２ＲＩＭＭカード３
５を保持している。

【００３１】 ＲＡＭＢＵＳチャネル入口部３２、一連のメモリ・デバイス２８、およびＲＡ
ＭＢＵＳチャネル出口部３４が、第２ＲＩＭＭカード３５を構成している。同様
に、第３のソケット３６、第３のＲＩＭＭカード３８、ＲＡＭＢＵＳチャネル入
力部４０、およびＲＡＭＢＵＳチャネル出口部４２が、第３のＲＡＭＢＵＳメモ
リカードを構成している。ＲＡＭＢＵＳチャネル２０は、バス２０の迂回した経
路の末端で、ターミネーション４４に達している。

【００３２】 抵抗器、ブロック・キャパシタおよび／または減結合キャパシタ４４などのタ
ーミネーション用部品も、マザーボード１２に配置されている。ＲＡＭＢＵＳチ
ャネル２０のすべての信号は、ターミネーション４４に達するまでに、３つのソ
ケット２２、３１、３６を通過し、３つのＲＩＭＭカード２４、３２、３８を横
切らなくてはならない。３つのＲＩＭＭカード２４、３２、３８上のメモリ・デ
バイス２８に確実にアクセスするためのドライバ要件は厳しい。ＲＡＭＢＵＳチ
ャネル２０の経路に沿って、特に接点２２、３１、３６において信号の劣化が発
生する。さらに、マザーボード１２自体の高価な「地所」が浪費されている。

【００３３】 次に図２ａ、２ｂ、２ｃを参照して、図１に示した通常の従来技術ＲＩＭＭカ
ード２４の平面、立面および側面図をそれぞれ示してある。メモリ・モジュール
２８は、それぞれ４つのモジュールを備える４つの垂直の行に配置されているが
、他の物理的配置も用いることもできる。ＲＡＭＢＵＳチャネル２０（図１）は
、バス入口領域２６でカード２４に入り、次いでメモリ・デバイス２８に接続さ
れている。ＲＡＭＢＵＳチャネル２０は、次にＲＩＭカード２４を出て、ＲＡＭ
ＢＵＳチャネル出口領域３０を介して、第１ＲＩＭＭカード２４を通り抜けてマ
ザーボード１２へと戻っている（図１）。

【００３４】 図２ｂは、図２ａのＲＩＭＭカードの立面図であり、ＲＩＭＭカード２４の両
側に配置したメモリ・デバイス２８を示している。

【００３５】 図２ｃは、図２ａのＲＩＭＭカードの側面図であり、やはりＲＩＭＭカード２
４上に配置されたメモリ・デバイス２８を示している。

【００３６】 次に図３を参照して、本発明によるメモリ・モジュールを備えるメモリ・シス
テム１０の概略図を示してある。マザーボード１２の一部を、ＲＡＭＢＵＳメモ
リ・システムを実装するために必要なサポート回路とともに再び示してある。ダ
イレクトＲＡＭＢＵＳクロック・ジェネレータ（ＤＲＣＧ）回路１４、ダイレク
トＲＡＭＢＵＳ／ＡＳＩＣセル（ＲＡＣ）１８を含むマスタデバイス１６が、図
１に示して説明した従来技術のメモリカードの実装と同じ方法で、マザーボード
１２上に実装されている。

【００３７】 ＲＡＭＢＵＳチャネル２０は、ＲＡＣ１８をメモリ・ソケット２２に接続して
いる。ソケット２２は、マザーボード１２に物理的に接合されており、ＲＡＭＢ
ＵＳチャネル２０の結線は、通常はプリント配線パターン（図示せず）によって
、マザーボード１２の片面あるいは両面に形成される。代替手法として、内部プ
リント配線パターン（図示せず）を結線に使ってもよい。ソケット２２は、通常
ＲＩＭＭカード２４上の嵌め合い接続パッドと係合するように設計した複数のバ
ネ式接点を有する。

【００３８】 ＲＡＭＢＵＳチャネル２０は、バス入力領域２６でＲＩＭＭカード２４に入り
、次いでＲＩＭＭカード２４に取り付けた個別のメモリ・デバイス２８に接続さ
れる。ＲＡＭＢＵＳチャネル２０は、次いでＲＡＭＢＵＳチャネル出口領域３０
を介してＲＩＭＭカード２４を出て、第１ＲＩＭＭカード２４を通り抜けて、マ
ザーボード１２へと戻る。追加のプリント配線パターンによって、ＲＡＭＢＵＳ
チャネル２０は、やはりマザーボード１２上にある第２ソケット３１につながれ
る。第２ソケット３１は、第２のＲＩＭＭカード３５を保持している。同様に、
ＲＡＭＢＵＳチャネル２０は、第２の従来型ＲＩＭＭカードを出て、最後のＲＩ
ＭＭカード５４に接続され、このカードもバス・ターミネーション５２を含んで
いる。従来技術と異なり、ターミネーション５２は、カード５４上に直接装着さ
れており、これによってＲＡＭＢＵＳチャネル３０の出口部分が不要になってい
る（図１）。追加の接点セットのすべてが、こうして不要となり、追加のメモリ
容量のアドレスまたは類似の用途に用いることができる。

【００３９】 次に図４を参照して、本発明のメモリカードシステム５０の概略図を示してあ
る。マザーボード１２の一部分を、ＲＡＭＢＵＳメモリ・システムの実装に必要
なサポート回路とともに再び示してある。ダイレクトＲＡＭＢＵＳクロックジェ
ネレータ（ＤＲＣＧ）回路１４と、ダイレクトＲＡＭＢＵＳ／ＡＳＩＣセル（Ｒ
ＡＣ）１８を含むマスタデバイス１６が、前述の図１に示した従来技術メモリカ
ードの実装と同様にマザーボード１２上に実装されている。

【００４０】 ＲＡＭＢＵＳチャネル２０は、ＲＡＣ１８をメモリ・ソケット２２に接続して
いる。ソケット２２は、マザーボード１２に物理的に接合されており、ＲＡＭＢ
ＵＳチャネル２０の結線は、通常はプリント配線パターン（図示せず）によって
、マザーボード１２の片面あるいは両面に形成されている。代替手法として、内
部プリント配線パターン（図示せず）を結線に使ってもよい。ソケット２２は、
通常ＲＩＭＭカード５４上の嵌め合い接続パッドと係合するように設計した複数
のバネ式接点を備える。

【００４１】 ＲＡＭＢＵＳチャネル２０は、バス入口領域５６でＲＩＭＭカード５４に入り
、次いでＲＩＭＭカード５４に取り付けた多数の個別メモリ・デバイス２８に接
続されている。従来技術と異なり、ターミネーション５２はカード５４上に直接
取り付けられており、これによってＲＡＭＢＵＳチャネルの出口部分３０（図１
）が不要となる。また追加の接点セットのすべてが不要となる。

【００４２】 次に図５ａ、５ｂ、５ｃを参照して、図４に示したようにカード上にターミネ
ーションを設けたＲＩＭＭカード５４の、平面、立面および側面図をそれぞれ示
してある。メモリ・モジュール２８は、それぞれが８つのモジュールを含む２つ
の水平な行に配置されている。しかし、他の物理的な配置を用いることもできる
。ＲＡＭＢＵＳチャンネル２０（図４）は、バス入口領域５６でカード５４に入
り、次いでメモリ・デバイス２８に接続している。ＲＡＭＢＵＳチャネル２０の
末端のターミネーション５２（図４）は、やはりカード５４上に配置されている
。

【００４３】 図５ｂは、ＲＩＭＭカード５４の両側に配置されたメモリ・デバイス２８を示
す、図５ａのＲＩＭＭカードの立面図である。

【００４４】 図５ｃは、やはりＲＩＭＭカード５４に配置されたメモリ・デバイス２８を示
す図５ａのＲＩＭＭカードの側面図である。

【００４５】 本発明の構成の利点は数多くある。バスの長さが減少することは、バス上のデ
バイスのドライバ要件を緩和し、コストを低減しかつ信頼性を向上させることに
なる。図１と図３を比較すると、従来技術における２個と１／２のコネクタ・ソ
ケット、スロット間の経路、およびターミネーションに対応する、信号劣化がな
くなることがわかる。一般に、ＲＡＭＢＵＳチャネルの品質（すなわち、その長
さ、チャネル遅延、クロストークなど）を向上させることにより、より速いメモ
リ・アクセス速度を達成できる。バスの長さの低減と、ＲＩＭＭカード５４とタ
ーミネーション４４（図１）の間の少なくとも１つのソケットの廃止（通常、２
個と１／２がソケットを廃止できる）の両方が、クロストークの低減の助けとな
る。ソケット３６（図１）とターミネーション４４（図１）の間の配線パターン
の廃止により、追加のマザーボード地所が開放される。

【００４６】 これらの変更は、電磁障害（ＥＭＩ）の妨害感受性を改善するとともに、マザ
ーボード１２とＲＩＭＭカード５４の組み合わせで放射される高周波（ＲＦ）電
波放射を低減する。ターミネーション４４をメモリカード５４上に設置するもう
１つの利点は、マザーボード１２に持ち込まれるノイズが少なく、システム全体
のパフォーマンスを向上させる可能性があることである。

【００４７】 次に図６を参照して、通常はピン／ホール接続技術（図示せず）を用いて、メ
モリ・モジュール・ボード８２に接続したドータカード８０を用いることにより
、メモリ・モジュール・ボードのメモリ密度を向上させる本発明の一代替実施形
態を示してある。この実施形態は、同時に申請した同時係属の特許出願第 号（ＨＣＤ−２０１）に記述されている。すべての外部的特徴は、先述し
た詳細の特徴と同じである（図４）。

【００４８】 次に図７ａ、７ｂを参照して、メモリ・モジュール・ボード８２に接続された
ドータカード８０の前面概略図および側面概略図をそれぞれ示してある。図７ｃ
を参照して、ドータカード８０の１つの前面概略図を示す。メモリ・デバイス２
８はドータカード８０に配置されている。熱管理構造（図示せず）はメモリ・モ
ジュール２８に接続されて熱を発散させる。これらの熱管理構造の詳細は、同時
に申請した同時係属の特許出願第 号（ＨＣＤ−２０１）に記述され
ており、参照により本出願書に含める。

【００４９】 ドータカード８０のピン（図示せず）は、メモリ・モジュール・ボード８２上
のレセプタクル（図示せず）に挿入される。本発明のピン／ホール・コネクタの
詳細は、本出願書と同時に申請した同時係属の特許出願第 号（ＨＣ
Ｄ−１０２）ならびに発行されている米国特許第５９２８００５号にも記述され
ており、参照により本出願書に含める。

【００５０】 次に図８を参照して、従来技術の１チャネル・ソケットを用いた２チャネルＲ
ＡＭＢＵＳモジュールの設計を示してあり、これは本発明の利点をさらに説明し
ている。２つの独立のＲＡＭＢＵＳチャネル５６、５７がメモリ・モジュール９
０に入る。複数のメモリ・デバイス２８が、ＲＡＭＢＵＳチャネル５６、５７に
接続されているのを示している。独立したターミネーション５２が、カード９０
上に配置されており、ＲＡＭＢＵＳチャネル５６、５７のそれぞれを適切にター
ミネーション処理する。この拡張メモリ・モジュールは、両側にチップを取り付
けてもよく、また従来技術の従来型１チャネル設計のソケットに挿入してもよい
。

【００５１】 特定の動作要件や環境に適合させるために行った修正や変更は、当業者には明
らかであるので、本発明はこの開示の目的のために選んだ例に限定されるもので
はなく、本発明の精神と範囲を逸脱しない変更や修正のすべてを対象とするもの
である。

【００５２】 以上本発明について記述したが、特許により保護を願うのは、添付の特許請求
の範囲に示した事項である。

【図面の簡単な説明】

【図１】 マザーボードにバス端子を備える従来技術のマルチカード・メモリ配置の概略
図である。

【図２ａ】 図１に示す従来技術メモリカードの前方平面図である。

【図２ｂ】 図２ａに示す従来技術メモリカードの立面図である。

【図２ｃ】 図２ａに示す従来技術メモリカードの側面図である。

【図３】 最後のメモリ・モジュール上にバス端子を備える本発明のメモリ配置の概略図
である。

【図４】 メモリカード上にバス端子を備える本発明のマルチカード・メモリ配置の概略
図である。

【図５ａ】 図４に示す本発明のセルフ・ターミネーション式メモリカードの前方平面図で
ある。

【図５ｂ】 図４に示す本発明のセルフ・ターミネーション式メモリカードの立面図である
。

【図５ｃ】 図４に示すセルフ・ターミネーション式メモリカードの側面図である。

【図６】 ドータカードを用いた本発明によるメモリカードの代替実施形態の概略図であ
る。

【図７ａ】 図６に示す本発明によるセルフ・ターミネーション式のメモリカードの前方平
面図である。

【図７ｂ】 図６に示す本発明によるセルフ・ターミネーション式のメモリカードの立面図
である。

【図７ｃ】 図７ａおよび７ｂに示すドータカードの前方概略図である。

【図８】 ２つのメモリカードをサポートするように構成されたセルフ・ターミネーショ
ン式メモリカードの前方概略図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シイ ウエイミン アメリカ合衆国 ニューヨーク州 14850 イサカ レイク ストリート 405 ア パートメント Ａ22 (72)発明者 スライ トーマス エル アメリカ合衆国 ニューヨーク州 13039 シセロ ウエスト シェルマン ドライ ヴ 8829

Claims (25)

【特許請求の範囲】
1. 【請求項１】 ａ）基板と、 ｂ）外部メモリ・バスに接続するように適合化されて前記基板の少なくとも一
   端に沿って配置された複数の電気接点と、 ｃ）前記複数の電気接点に動作可能に接続されて前記外部メモリ・バスの延長
   部を形成している電気接続手段と、 ｄ）前記基板に装着されて、前記メモリ・バスの延長に選択的に接続されてい
   る複数のメモリ・デバイスと、 ｅ）前記メモリ・バス延長に動作可能に接続されたバス・ターミネーション手
   段とを備えるセルフ・ターミネーション式高周波メモリ・モジュール。
2. 【請求項２】 前記外部メモリ・バスが特性インピーダンスを有し、前記バ
   ス・ターミネーションが前記特性インピーダンスと実質上整合するインピーダン
   スを有している請求項１に記載のセルフ・ターミネーション式高周波メモリ・モ
   ジュール。
3. 【請求項３】 前記バス・ターミネーション手段が、前記基板上に配置され
   て前記メモリ・バス延長部に接続される、抵抗器、キャパシタ、およびインダク
   タからなる組の内の、少なくとも１つを備える請求項２に記載のセルフ・ターミ
   ネーション式高周波メモリ・モジュール。
4. 【請求項４】 前記外部メモリ・バスが、前記複数の電気接点を受け入れる
   ように適合化されたソケットを備える請求項１に記載のセルフ・ターミネーショ
   ン式高周波メモリ・モジュール。
5. 【請求項５】 前記ソケットが、前記複数の電気接点を把持することによっ
   て前記基板を前記ソケット内に固定するとともに前記外部メモリ・バスと前記電
   気接点の間に電気的接続を成立させるように適合化された、ばね式接点を備える
   請求項４に記載のセルフ・ターミネーション式高周波メモリ・モジュール。
6. 【請求項６】 前記外部メモリ・バスが少なくとも２つの外部メモリ・バス
   を含み、前記外部メモリ・バスの前記延長部が、前記少なくとも２つのメモリ・
   バスの少なくとも２つの延長部を含み、さらに前記複数のメモリ・デバイスが少
   なくとも２組のメモリ・デバイスを含んでおり、各組が前記少なくとも２つのメ
   モリ・バス延長部の１つに独立に接続されている請求項１に記載のセルフ・ター
   ミネーション式高周波メモリ・モジュール。
7. 【請求項７】 ａ）基板と、 ｂ）前記基板の少なくとも一端に沿った複数の電気伝導性のピンと、 ｃ）前記複数の電気伝導性ピンに動作可能に接続されて、所定のバス幅を有す
   る前記外部メモリ・バスを形成する電気接続手段と、 ｄ）前記基板上に装着されて、前記メモリ・バス延長部に選択的に接続されて
   いる複数のメモリ・デバイスと、 ｅ）前記メモリ・バス延長部に動作可能に接続されたバス・ターミネーション
   手段とを備えるセルフ・ターミネーション式高周波メモリ・モジュール。
8. 【請求項８】 前記外部メモリ・バスが特性インピーダンスを有し、前記バ
   ス・ターミネーションが前記特性インピーダンスと実質上整合するインピーダン
   スを有している請求項７に記載のセルフ・ターミネーション式高周波メモリ・モ
   ジュール。
9. 【請求項９】 前記バス・ターミネーション手段が、前記基板上に配置され
   て前記メモリ・バス延長部を含む各伝送線路に電気的に接続された、抵抗器、キ
   ャパシタ、およびインダクタからなる組からの電気部品を備える請求項８に記載
   のセルフ・ターミネーション式高周波メモリ・モジュール。
10. 【請求項１０】 前記抵抗器がディスクリート型抵抗器を含んでいる請求項
    ９に記載のセルフ・ターミネーション式高周波メモリ・モジュール。
11. 【請求項１１】 前記抵抗器が抵抗器パックを含んでいる請求項９に記載の
    セルフ・ターミネーション式高周波メモリ・モジュール。
12. 【請求項１２】 前記基板に配置された前記抵抗器が、ソリッドステート抵
    抗デバイスを含む請求項９に記載のセルフ・ターミネーション式高周波メモリ・
    モジュール。
13. 【請求項１３】 前記外部メモリ・バスが、前記複数のピンを受け入れ、か
    つ取り外し可能に固定するように適合化されてプリント回路ボード構造内に配置
    された、複数のめっき処理スルーホールを含む請求項７に記載のセルフ・ターミ
    ネーション式高周波メモリ・モジュール。
14. 【請求項１４】 ａ）基板と、 ｂ）前記基板上に配置されてドータカードを受け入れるように適合された複数
    のコネクタと、 ｃ）前記複数のコネクタと相互作用するように適合化された電気的接続手段を
    備えるとともに、少なくとも１つのメモリ・デバイスが装着されている、少なく
    とも１つのドータカードと、 ｄ）外部メモリ・バスに接続するように適合化されて、前記基板の少なくとも
    一端に沿って配置された複数の電気接点と、 ｅ）前記外部メモリ・バスを形成する前記複数の電気接点に、動作可能に接続
    された前記基板上の配線手段と、 ｆ）前記メモリ・バス延長部に動作可能に接続された前記基板上のバス・ター
    ミネーション手段とを備えるセルフ・ターミネーション式高周波メモリ・モジュ
    ール。
15. 【請求項１５】 前記複数のコネクタが、前記基板中に配置されためっき処
    理スルーホールを備える請求項１４に記載のセルフ・ターミネーション式高周波
    メモリ・モジュール。
16. 【請求項１６】 前記めっき処理スルーホールの、ピンを受け入れる遠端部
    に、内側に突き出た電気伝導性要素がさらに設けられている請求項１５に記載の
    セルフ・ターミネーション式高周波メモリ・モジュール。
17. 【請求項１７】 前記ドータカードの前記電気接続手段が、前記複数のコネ
    クタと相互作用するように適合化された複数の電気伝導性ピンを含む請求項１６
    に記載のセルフ・ターミネーション式高周波メモリ・モジュール。
18. 【請求項１８】 前記ドータカードが、多層プリント回路カードを含む請求
    項１７に記載のセルフ・ターミネーション式高周波メモリ・モジュール。
19. 【請求項１９】 前記少なくとも１つのメモリ・デバイスが、ベアチップ、
    薄型スモール・アウトライン・パッケージ（ＴＳＯＰ）、チップ・スケール・パ
    ッケージ（ＣＳＰ）、およびチップ・オン・ボード（ＣＯＰ）からなる組の内の
    、少なくとも１つを含んでいる請求項１８に記載のセルフ・ターミネーション式
    高周波メモリ・モジュール。
20. 【請求項２０】 前記ドータカードが、実質上互いに平行な複数のドータカ
    ードを含む請求項１４に記載のセルフ／ターミネーション式高周波メモリ・モジ
    ュール。
21. 【請求項２１】 前記複数のドータカードが、熱管理構造をさらに含む請求
    項２０に記載のセルフ・ターミネーション式高周波メモリ・モジュール。
22. 【請求項２２】 前記熱管理構造が、前記少なくとも１つのメモリ・デバイ
    スと熱的に接触する熱伝導フィンを備える請求項２１に記載のセルフ・ターミネ
    ーション式高周波メモリ・モジュール。
23. 【請求項２３】 実質上互いに平行な前記複数のドータカードが、前記基板
    に実質上垂直に取り付けられている請求項２２に記載のセルフ・ターミネーショ
    ン式高周波メモリ・モジュール。
24. 【請求項２４】 実質上互いに平行な前記複数のドータカードが、前記基板
    のカード受け入れ面に対して鋭角に取り付けられている請求項２２に記載のセル
    フ・ターミネーション式高周波メモリ・モジュール。
25. 【請求項２５】 前記外部メモリ・バスが、少なくとも２つの外部メモリ・
    バスを含み、かつ前記外部メモリ・バスの前記延長部が前記少なくとも２つのメ
    モリ・バスの少なくとも２つの延長部を含んでおり、さらに少なくとも１つの取
    付けメモリ・デバイスを備えた前記少なくとも１つのドータカードが、少なくと
    も２組の取付けメモリ・デバイスを備えて、各組が少なくとも２つのメモリ・バ
    ス延長部の１つに独立に接続されている請求項１４に記載のセルフ・ターミネー
    ション式高周波メモリ・モジュール。