CN115360159B - 集成电路封装体、协处理器芯片、印制电路板、板卡和电子设备 - Google Patents

集成电路封装体、协处理器芯片、印制电路板、板卡和电子设备 Download PDF

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Abstract

本申请提供一种集成电路封装体、协处理器芯片、印制电路板、板卡和电子设备，涉及封装技术领域，在设计时采用内存区域对称的方式有效降低设计难度，缩短研发周期，同时，降低封装难度，例如采用FC‑BGA封装工艺就可实现，相比于现有的HBM方式能够有效的降低封装成本，并且还能够根据不同场景灵活配置所需位宽和内存容量。

Description

集成电路封装体、协处理器芯片、印制电路板、板卡和电子 设备
技术领域
本申请涉及封装技术领域，具体而言，涉及一种集成电路封装体、协处理器芯片、印制电路板、板卡和电子设备。
背景技术
随着人工智能市场快速增长，AI芯片加速发展，伴随着算力需求越来越大，芯片功耗也越来越大，从最初的几十瓦到目前几百瓦，散热方式也从传统风冷转向液冷。通常AI芯片除了大功耗之外，为了支持其他方面的性能需求，还存在双倍速率同步动态随机存储器（Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM，简称DDR）、高速串行计算机扩展总线标准（Peripheral Component Interconnect Express，PCIe）、通用输入/输出口（General-purpose input/output，GPIO）等对外接口。
随着AI芯片的发展，发现很多AI芯片所描述的实际算力会因为存储、传输等因素被迫降低，AI芯片对于位宽、带宽的要求也越来越高。如果为了高位宽，直接在AI芯片中增加DDR颗粒，会增加芯片设计难度，且工艺要求高。
发明内容
本申请的目的在于，针对上述现有技术中的不足，提供一种集成电路封装体、协处理器芯片、印制电路板、板卡和电子设备。
为实现上述目的，本申请实施例采用的技术方案如下：
本申请实施例的一方面，提供一种集成电路封装体，包括基板，基板设置有焊球阵列的一面用于与印制电路板安装，焊球阵列包括电源区域以及绕设于电源区域外围的PCIe区域、第一内存区域和第二内存区域，第一内存区域和第二内存区域对称分布于电源区域的相对两侧，基板用于通过第一内存区域和/或第二内存区域中的焊球外接印制电路板上的内存颗粒。
可选的，第一内存区域包括多个内存子区域，多个内存子区域中的至少两个内存子区域对称设置，每个内存子区域均用于对应外接印制电路板上的内存颗粒。
可选的，焊球阵列中的相邻两排焊球错位排布，每个内存子区域包括多个内存焊球和多个地焊球，多个内存焊球中相邻两个内存焊球的中心连线形成网格图形，网格图形包括多个六边形单元，在每个六边形单元内分布有一个地焊球。
可选的，每个内存子区域中至少一排焊球的内存焊球与地焊球的数量比大于或等于2:1。
可选的，第一内存区域和第二内存区域与电源区域邻接，且第一内存区域和第二内存区域与电源区域的邻接长度之和与电源区域的周长之比大于或等于2:1。
可选的，电源区域包括多个电源子区域，多个电源子区域中的至少两个电源子区域对称设置。
可选的，第一内存区域和/或第二内存区域用于传输LPDDR信号。
本申请实施例的另一方面，提供一种协处理器芯片，包括上述任一种的集成电路封装体。
本申请实施例的又一方面，提供一种印制电路板，印制电路板包括板体以及设置于板体上的焊盘阵列，焊盘阵列包括贴装区域，贴装区域用于安装上述任一种的集成电路封装体，贴装区域包括与集成电路封装体中第一内存区域和第二内存区域对接的内存焊盘区域、与集成电路封装体中电源区域对接的电源焊盘区域以及与集成电路封装体中PCIe区域对接的PCIe焊盘区域。
可选的，板体上设有用于安装至少一个内存颗粒的内存颗粒区域，第一内存区域和/或第二内存区域包括多个内存子区域，多个内存子区域中的至少一个内存子区域用于通过内存线路与至少一个内存颗粒对应连接；板体上还设有用于安装至少一个电压调节模块的电压模块区域，电源区域用于通过供电线路与至少一个电压调节模块对应连接；板体包括顶部内存走线叠层、底部内存走线叠层以及位于顶部内存走线叠层和底部内存走线叠层之间的电源走线叠层，电源区域的供电线路至少分布于电源走线叠层，内存线路分布于顶部内存走线叠层的内存子区域的数量为X，内存线路分布于底部内存走线叠层的内存子区域的数量为Y，且Y≤X，X为正整数，Y为自然数。
可选的，当第一内存区域和第二内存区域分别包括多个内存子区域时，第一内存区域中多个内存子区域对应的内存线路对半分布于顶部内存走线叠层和底部内存走线叠层，第二内存区域中多个内存子区域对应的内存线路对半分布于顶部内存走线叠层和底部内存走线叠层。
可选的，第一内存区域中内存线路分布于顶部内存走线叠层的内存子区域与第一内存区域中内存线路分布于底部内存走线叠层的内存子区域交替分布；第二内存区域中内存线路分布于顶部内存走线叠层的内存子区域与第二内存区域中内存线路分布于底部内存走线叠层的内存子区域交替分布。
本申请实施例的再一方面，提供一种板卡，包括至少一个内存颗粒、至少一个电压调节模块、印制电路板以及上述任一种的集成电路封装体，印制电路板包括贴装区域、电压模块区域和内存颗粒区域；集成电路封装体安装于贴装区域，至少一个内存颗粒安装于内存颗粒区域，至少一个电压调节模块安装于电压模块区域。
本申请实施例的还一方面，提供一种电子设备，包括上述任一种的板卡，或，上述任一种的集成电路封装体。
本申请的有益效果包括：
本申请提供了一种集成电路封装体、协处理器芯片、印制电路板、板卡和电子设备，在设计时采用了多个内存区域，将内存区域对称设计在电源区域两侧的方式有利于有效降低设计难度，缩短研发周期，同时，由于采用外接内存颗粒的方式，而不是必须将内存颗粒封装在芯片内部，所以，可降低对于HBM技术的依赖，例如，采用FC-BGA封装工艺就可实现。需要说明的是，目前市场上为实现高位宽、高带宽，常采用的解决方案是高带宽存储器（High Bandwidth Memory，HBM）技术，其使用硅过孔（TSV）技术将内存颗粒堆叠起来，并通过2.5D或3D封装，在被称为中介层（Interposer）的介质上将各种颗粒进行互联，以此来提升数据传输速率，但HBM工艺要求高、成本高昂，且在容量灵活性方面较差。本申请的设计相比于现有技术依赖HBM的方式还能够有效的降低封装成本、工艺成本，并且还能够根据不同场景灵活配置所需位宽和内存容量。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种现有HBM封装的结构示意图；
图2为本申请实施例提供的一种集成电路封装体的结构示意图之一；
图3为本申请实施例提供的一种集成电路封装体的结构示意图之二；
图4为本申请实施例提供的一种焊球阵列的局部示意图之一；
图5为本申请实施例提供的一种焊球阵列的局部示意图之二；
图6为本申请实施例提供的一种印制电路板的结构示意图之一；
图7为本申请实施例提供的一种板卡的结构示意图之一；
图8为本申请实施例提供的一种板卡的结构示意图之二；
图9为本申请实施例提供的一种印制电路板的结构示意图之二。
图标：010-封装基板；020-中介层；030-逻辑芯片；040-DDR颗粒；050-CPU/GPU颗粒；100-集成电路封装体；101-封装边缘；110-基板；111-第一内存区域；112-第二内存区域；130-电源区域；143-PCIe区域；150-地焊球；170-内存焊球；180-六边形；181-第一六边形；182-第二六边形；200-印制电路板；201-板体；211-第一内存焊盘区域；212-第二内存焊盘区域；230-电源焊盘区域；243-PCIe焊盘区域；250-贴装区域；260-顶部内存走线叠层；261-顶部走线层一；262-顶部走线层二；263-顶部走线层三；264-顶部走线层四；265-顶部走线层五；270-底部内存走线叠层；271-底部走线层一；272-底部走线层二；273-底部走线层三；274-底部走线层四；275-底部走线层五；280-电源走线叠层；281-芯层；290-绝缘层；300-板卡；320-内存颗粒；330-电压调节模块；340-金手指。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。需要说明的是，在不冲突的情况下，本申请的实施例中的各个特征可以相互结合，结合后的实施例依然在本申请的保护范围内。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，因此不能理解为对本申请的限制，对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在芯片发展的早期，在实际需求、技术认知、工艺限制等方面，对于芯片的算力、位宽、内存容量等方面的要求都没有现在高，传统芯片的内存区域占比较低，例如可能在电源区域一侧的一角设计一小块内存区域，使得芯片能够具有较大的区域来设计电源区域以及其它的功能区域。但是随着技术的不断发展，对于位宽、内存容量等性能有了更高的要求，原有内存区域占比较低的设计方案不再适用。
为实现高位宽和高内存容量，传递的信号数量、复杂度要求都有所提升，需要增加芯片上的内存区域的占比，使得芯片增加用于连接内存颗粒的区域数量，但是该种做法随着区域数量的增加会使得这些区域内焊球排布的设计难度大幅增加，并且有可能对其他各功能区域造成不良影响，进而导致芯片的研发周期较长。
当市面上采用高带宽存储器（High Bandwidth Memory，HBM）技术后，虽然能够改善高位宽的问题，但是HBM封装结构一旦完成封装，其内存大小就固定不变，并不能针对不同应用场景灵活配置内存容量，而且受限于HBM的中介层工艺以及封装成本的影响，都使得HBM封装结构本身价格昂贵。
为便于理解，请参照图1，示出了现有的HBM封装结构，四个DDR颗粒040采用堆叠的方式设置在逻辑芯片030上形成HBM堆栈，将HBM堆栈设置于中介层020，并使其位于CPU/GPU颗粒050的旁边，HBM堆栈通过中介层020与CPU/GPU颗粒050进行互联，然后将中介层020、HBM堆栈和CPU/GPU颗粒050封装至封装基板010上得到封装模块，最终将封装模块连接至印制电路板上。但是，当HBM一旦封装完成，其封装结构内的HBM堆栈的内存大小就固定不变，例如图1中，封装后的内存大小即为四个DDR颗粒的总和，无法再针对不同应用场景改变内存容量，这使得在面对高内存容量的应用场景时，HBM封装会存在内存容量不足的问题，而在面对低内存容量的应用场景时，HBM封装会存在内存容量过剩浪费的情况。同时，鉴于HBM的高封装成本，也使得HBM的价格居高不下，制约了其应用的范围。此外，对于生产商来讲，目前HBM的供应商较少，容易受HBM供应商产能波动的影响。
有鉴于此，本申请实施例的一方面，提供一种集成电路封装体，在设计时采用多个内存区域，以内存区域对称的方式有效降低设计难度，缩短研发周期，同时，在封装时，可降低对于HBM技术的依赖，例如采用FC-BGA封装工艺就可实现，相比于现有的HBM封装能够有效的降低封装成本，并且还能够根据不同场景灵活配置所需位宽和内存容量。
请参阅图2，为本申请实施例提供的一种集成电路封装体100的示意图，该集成电路封装体100包括基板110，在基板110的一面设置有焊球图案（Ball Pattern），其中，本文中的“焊球”亦可称为“封装焊球（Package Ball）”。焊球图案为位于基板110上的焊球阵列（图2中未示出），焊球阵列可以是由多个焊球在基板110上均匀排布形成的阵列结构。
集成电路封装体100可以通过基板110侧面的焊球阵列直接安装于印制电路板200，使得集成电路封装体100与印制电路板200连接，基于此将集成电路封装体100与印制电路板200上的内存颗粒320连接，采用常规的FC-BGA封装工艺即可实现封装，可降低对于HBM技术的封装依赖。
如图2所示，焊球阵列可包括电源区域130、PCIe区域143、第一内存区域111和第二内存区域112。
鉴于高位宽和高内存容量的需求，可以使得第一内存区域111和第二内存区域112绕设于电源区域130的外围，由此来提高第一内存区域111和第二内存区域112在基板110上所占的比例，便于第一内存区域111和第二内存区域112能够对应外接较多的内存颗粒320。在设计时，可以使得第一内存区域111和第二内存区域112对称分布于电源区域130的相对两侧，由此，便可以通过两者对称的方式，只设计其中一个内存区域的焊球排布，然后直接通过对称的方式得到另一个内存区域的焊球排布，由此，不仅能够降低设计的难度，还能够将内存区域的焊球排布的设计时间缩短一倍，有利于缩短研发周期。
在一种实施方式中，如图2所示，第一内存区域111和第二内存区域112内的焊球排布方式可以沿图2中的竖向中心对称线L1对称。当然，在其它实施方式中，还可以采用中心对称、旋转对称等多种对称方式。
如图2所示，位于第一内存区域111和第二内存区域112之间的电源区域130可以用于外接电源，实现对集成电路封装体100的供电。同样位于电源区域130的外围，并且同时还位于第一内存区域111和第二内存区域112之间的PCIe区域143可以用于传输PCIe信号，以对应实现PCIe功能。
焊球阵列还可以包括其它功能区域，如图2所示，其它功能区域可以充分利用剩余的焊球，例如位于电源区域130下方的141区域和位于电源区域130上方的142区域作为其它功能区域，可以利用141区域和142区域内的焊球传输其它信号，例如测试信号、温度传感器信号等。为了便于PCIe区域143的焊球在印制电路板200上扇出，可以使得PCIe区域143位于基板110的边缘，例如图2中，PCIe区域143相对于141区域更加靠近基板110的下边缘。
在一些实施方式中，如图2所示，第一内存区域111、第二内存区域112、PCIe区域143、141区域和142区域均位于电源区域130的外围，并且第一内存区域111和第二内存区域112的占比大于PCIe区域143、141区域和142区域三者之和的占比，由此，保证第一内存区域111和第二内存区域112能够支持外接较多的内存颗粒320。PCIe区域143、141区域、142区域和电源区域130沿第一方向排布，第一内存区域111和第二内存区域112则沿第二方向对称排布于电源区域130的两侧，其中，第一方向和第二方向相交，例如图2所示，第一方向为竖向，第二方向为横向，两者垂直或近似垂直，由此，提高对称设计的便利性。当然，在其它实施例中，也可以是第一方向与第二方向相交但不垂直。
在一些实施方式中，为了实现高位宽和高内存容量，如图2所示，第一内存区域111和第二内存区域112均与电源区域130邻接，并且第一内存区域111与电源区域130的邻接长度和第二内存区域112与电源区域130的邻接长度之和为P，电源区域130的周长为Q，在P/Q≥2/1时，能够使得第一内存区域111和第二内存区域112支持外接较多的内存颗粒320。
应当理解的是，本申请对于第一内存区域111所能够外接的内存颗粒320数量不做限制，由于两者对称设计，因此，第二内存区域112也同理。为了便于描述，如图3所示，根据第一内存区域111所能够外接的内存颗粒320数量的上限对应将第一内存区域111划分为多个内存子区域，使得每个内存子区域均可外接一颗内存颗粒320，当然，第二内存区域112也同理。
由于集成电路封装体100可以通过第一内存区域111和第二内存区域112具有外接多个内存颗粒320的能力，便可以在集成电路封装体100直接安装至印制电路板200时，根据印制电路板200上的内存颗粒320数量，将第一内存区域111和第二内存区域112中全部或部分内存子区域引出外接内存颗粒320，从而可以实现根据应用场景的不同，灵活配置不同的内存容量。当然，也可以在所有内存子区域全部与印制电路板200连接的情况下，根据实际需求选择在印制电路板200上安装内存颗粒的数量，从而灵活配置不同的内存容量。
下面将进一步结合附图对本申请实施例进行描述。
第一内存区域111和第二内存区域112均各自包括分布于基板110上的多个内存子区域，由此，基板110在安装于印制电路板200时，可以根据需求将一个或多个内存颗粒安装在印制电路板200上，从而使得这些内存颗粒通过印制电路板200连接基板110上对应内存子区域的焊球。
例如：在面对高内存容量和高位宽的场景时，可以将第一内存区域111和第二内存区域112各自所包括的多个内存子区域中的较多部分或全部引出外接内存颗粒320；在面对低内存容量和低位宽的场景时，可以将第一内存区域111和第二内存区域112各自所包括的多个内存子区域中的较少部分引出外接内存颗粒320。应当理解的是，在根据需求外接内存颗粒320时，可以仅将第一内存区域111中的内存子区域引出外接，也可以是仅将第二内存区域112中的内存子区域引出外接，还可以根据不同比例将第一内存区域111中的内存子区域和第二内存区域112中的内存子区域引出外接，以此实现基板用于通过第一内存区域和/或第二内存区域中的焊球外接印制电路板上的内存颗粒。基于此，可以理解的是，本申请中的“M和/或N”，均包括M、N以及M和N三种实施例，其中，M和N均指代“和/或”中的对象，例如上述中，M指代第一内存区域，N指代第二内存区域。
在此基础上结合实际价格选择不同容量的内存颗粒320，便可以实现灵活配置内存大小的功能，不仅降低颗粒成本支出，也丰富产品形态，同时，本申请采用常规的FC-BGA封装工艺就可实现，可以省去HBM封装中的中介层020，相较于HBM封装工艺可降低封装成本，此外，也能够避免受HBM供应商产能波动的影响。而在图1所示的现有HBM方案中，由于其封装结构内部本身就具有DDR颗粒040（例如图1中封装结构中内置4颗DDR颗粒040），所以一旦封装完成，封装结构内部的DDR颗粒040的数量就已固定，对应的内存容量也已固定，而且对于HBM封装方案而言，由于其封装结构内置了DDR颗粒040，所以不具有外接DDR颗粒040的需求。
在一种实施方式中，请参阅图3，当外接的内存颗粒320为DDR颗粒且每颗DDR颗粒的信号均为2通道，每颗DDR颗粒的位宽为32bit时，可以将图2中的第一内存区域111划分为1111、1112、1113、1114、1115、1116、1117、1118等8个内存子区域，每个内存子区域用于外接一颗内存颗粒320，同理，根据对称设计，第二内存区域112也可以划分为1121、1122、1123、1124、1125、1126、1127、1128等8个内存子区域，由此，焊球阵列总共具有16个内存子区域，其可以外接的内存颗粒320数量为16颗。
在实现高位宽时，可以使得16个内存子区域以一一对应的方式分别外接到印制电路板200上的16颗DDR颗粒，由此，便可以轻松实现512bit位宽的集成电路封装体100。
当需要实现256bit的位宽时，便可以将16个内存子区域中的其中8个引出外接8个DDR颗粒，即剩余的8个内存子区域不进行信号引出。
还应当理解的是，在其它实施方式中，随着单颗内存颗粒320的位宽以及内存子区域的总数的变化，还可以实现其它位宽规格的集成电路封装体100，例如当单颗内存颗粒320的位宽为64bit，内存子区域的总数为10时，还可以实现640bit位宽的集成电路封装体100。
在一些实施方式中，本申请中的内存子区域可以兼容GDDR5、GDDR6、LPDDR4、LPDDR4X、LPDDR5等多种通信标准。例如，第一内存区域111和/或第二内存区域112各自所包括的多个内存子区域中的焊球，可用于传输LPDDR信号。其中，DDR是双倍速率同步动态随机存储器，传统的DDR技术主要应用于CPU（中央处理器），从诞生至今已发展了多代，在容错率方面要求较高，在企业服务器、数据中心、笔记本电脑、台式机等领域较为常见。GDDR应用于需要高速图像处理的场景，一般用于GPU（图形处理器），可视为专为显卡所设计的内存，目前也发展了多代，相较于传统DDR技术，由于GDDR处理图像数据，在容错率方面要求会相对DDR较低。LPDDR是在DDR基础上多了低功耗（Low Power）的特点，具有比同代DDR更低的功耗和更小的体积，一般采用LPDDR的产品大多是低功耗设备、小型化设备，例如，各类移动式电子产品、小型终端便携产品、边缘设备。
为了进一步的降低设计难度，缩短研发周期，鉴于第一内存区域111和第二内存区域112各自所包括多个内存子区域，因此，可以在设计阶段，使得第一内存区域111中存在至少两个内存子区域对称设置，由此，关于对称设置的内存子区域，仅需要设计其中的一个，另一个则可以根据对称的方式得到，由此，能够节省研发时间，降低设计周期。当然，由于第一内存区域111和第二内存区域112对称，因此，也可以是在设计时，将第二内存区域112的多个内存子区域中的至少两个内存子区域采用对称设置，当第二内存区域112设计完毕后，通过对称设计得到第一内存区域111。
在一种实施方式中，关于第一内存区域111，结合图2和图3所示，可以将第一内存区域111划分为8个子区域，分别为记1111至1118内存子区域，对应可外接8个内存颗粒320，其中，1111至1114这四个内存子区域的焊球排布可以与1115至1118这四个内存子区域的焊球排布沿水平中心对称线L2对称，换言之，可以先设计出1111至1114这四个内存子区域的焊球排布，然后沿水平中心对称线L2对称得出1115至1118这四个内存子区域的焊球排布，使得1111内存子区域的焊球排布与1118内存子区域的焊球排布沿水平中心对称线L2对称，1112内存子区域的焊球排布与1117内存子区域的焊球排布沿水平中心对称线L2对称，第一内存区域内的其它各内存子区域对应的焊球排布同理，也两两沿水平中心对称线L2对称设置。由此，能够将第一内存区域111中8个内存子区域的焊球排布设计时间缩短一倍。基于第一内存区域111的8个内存子区域焊球排布情况，又可以沿竖向中心对称线L1，对称设计得到第二内存区域112中记为1121至1128的8个内存子区域的焊球排布。
由此，在设计集成电路封装体100时，对于内存区域而言，在硅片阶段的模块布局设计、封装设计阶段的ballmap、基板110设计及印制电路板200设计（由于集成电路封装体100需要对应安装于印制电路板200，故两者内存区域的焊球排布为镜像设计）时，只需考虑1/4的设计，例如只需考虑1115至1118这4个子区域的设计，其余部分根据该区域左右对称或上下对称就可完成，可大幅节约研发时间。
为了进一步的降低设计难度、缩短研发周期，还可以在设计电源区域的焊球排布时，也采用对称设计的理念，例如图2所示，电源区域可以分为131区域、132区域、133区域和134区域，其中，可以先对131区域的焊球排布进行设计，设计完成后，可以通过水平中心对称线L2对称得到133区域的焊球设计，然后通过竖向中心对称线L1对称得到132区域和134区域的焊球设计。又例如图3所示，还可以将电源区域只划分为左右对称的131区域和132区域，在设计时，可以先设计131区域的焊球排布，然后通过竖向中心对称线L1对称得到132区域的焊球设计。本申请对电源区域是否划分对称的子区域以及对称的子区域的数量均不作限制。
关于焊球阵列的排布设计，焊球阵列可以包括多排焊球，并且相邻两排焊球可以采用错位的方式排布，由此，使得焊球阵列形成如图4所示的交错焊球图案(Stagger BallPattern)，图4中仅示出了焊球阵列的局部。
关于单个内存子区域：每个内存子区域内均具有多个内存焊球170和多个地焊球150，内存焊球170用以传输内存信号（例如可用于传输LPDDR信号），多个内存焊球170中相邻两个内存焊球170的中心连线形成网格图形，在网格图形的每个网格单元内分布有一个地焊球150，由此，利用地焊球150降低相邻两个内存焊球170之间的串扰，采用该种方式排布，能够在满足信号传输性能要求的前提下，尽量的减少地焊球150的使用数量，从而有助于降低基板110的尺寸。
在一种实施方式中，网格图形的网格单元为六边形单元。
示例的：如图4所示，示出了1114和1115两个内存子区域的局部焊球排布，其中，水平中心对称线L2上方的区域为1114内存子区域，水平中心对称线L2下方的区域为1115内存子区域，两者可以基于水平中心对称线L2对称设计。以1115内存子区域为例，在1个地焊球150外围，绕设6个内存焊球170，并且在该6个内存焊球170中，彼此相邻的两个内存焊球170的中心进行连线（需要说明的是，该连线的线条仅为参考线的描述，在实际结构中并不存在），从而形成六边形180。由此，1115内存子区域对应的网格图形包括该1115内存子区域内的多个相同的六边形180，且1个六边形180和周围的6个六边形180共边，即如图4所示，对于相邻的两个六边形（第一六边形181和第二六边形182），作为第一六边形181的右下边的两个内存焊球170同时也作为第二六边形182的左上边，由此，实现共边，对于第二六边形182的其它边同理，不再赘述。
通过该种方式能够使得1115内存子区域中，存在多排焊球的内存焊球170与地焊球150的数量比大于或等于2:1，例如对于水平中心对称线L2下方的第一排，内存焊球170与地焊球150的数量比为8:3，对于水平中心对称线L2下方的第二排，内存焊球170与地焊球150的数量比为2:1。通过该种方式能够使得同1个内存焊球170周围分布有3个地焊球150，实现除位于水平中心对称线L2上的内存焊球170和地焊球150以及位于第一竖列和第二竖列的内存焊球170外，剩余内存焊球170和地焊球150的数量比为2:1，降低地焊球150数量的同时，还能够保证串扰较低以满足信号传输性能要求。
当焊球阵列中的所有焊球节距都相等（例如可以为0.8mm或1.0mm）时，如图4所示，六边形单元即为正六边形单元。
请参照图5所示，与图4同理，示出了1114和1115内存子区域的焊球排布，其中，水平中心对称线L2上方的区域为1114内存子区域，水平中心对称线L2下方的区域为1115内存子区域，两者可以水平中心对称线L2对称，依然以1115内存子区域为例：所有的焊球节距均相等，平均信号深度为7，C1至C9均为内存焊球170，D1至D5均为地焊球150。如图5所示，与C6信号焊球相邻的有C1信号焊球、C5信号焊球和D3地焊球150，C6信号焊球受到最大的信号串扰来自C1信号焊球和C5信号焊球，C6信号焊球周围只有一个地焊球150；D3地焊球150周围有C1至C6共六个信号焊球，且到D3的距离一样，并均布，这6个信号焊球共享该地焊球150，平均每个信号焊球分得1/6个地焊球150。因此C6信号焊球只分得1/6个地焊球150，以此类推，所有最靠近右侧封装边缘101的信号焊球（例如与C6和C8信号焊球同竖列的其它信号焊球）均只分得1/6个地焊球150，并受到2个信号串扰。
C5信号焊球周围的焊球有C4、C6、C8信号焊球以及D3、D5地焊球150，其中，C5信号焊球会受到3个信号(C4、C6及C8信号焊球)的串扰，并且能够分得1/6的D3地焊球150和1/6的D5地焊球150，即C5信号焊球总共能够分得1/3个地焊球150。以此类推与C1、C5同竖列的所有信号焊球均会受到3个信号串扰，并能够分得1/3个地焊球150。
C4信号焊球周围的焊球有C3、C5、C9信号焊球以及D3、D4、D5地焊球150，其中，C4信号焊球会受到3个信号（C3、C5及C9信号焊球）的串扰，并且能够分得1/2个地焊球150。通过分析可知从第4列（如C2、C4所在竖列）开始，每个信号焊球均受到3个信号的串扰，并分得1/2个地焊球150。
针对图5所示的ball pattern，通过信号完整性分析，是满足4266Mbps LPDDR4X的性能要求的。
在一种实施方式中，512bit LPDDR4X的集成电路封装体100中作为数据、地址及复位信号共有69×16=1104个，根据内存焊球与地焊球150的比例2：1，所需地焊球150的数量为552个，总共消耗的焊球数量为1656个。对于外形尺寸45mmx45mm，焊球节距0.8mm的FC-BGA封装可提供3433个焊球，剩余的1777个焊球，可用于电源区域130、PCIe区域143以及其它功能区域。当然，如果用该例的封装焊球数量来传输GDDR信号，实际占用的焊球数量会更少，也就可剩下更多富余的焊球。
基于同一发明构思，本申请实施例的另一方面，提供一种协处理器芯片，该协处理器芯片可以采用前述实施例中的集成电路封装体100，由此，能够使得协处理器芯片在满足高内存容量、高位宽、多场景应用以及低成本需求的基础上，具备较低的设计难度和较短的研发周期。该协处理器芯片可以安装在印制电路板200上。协处理器芯片可以是GPU、GPGPU或其他类型的AI芯片等，本申请实施例对其不做限定。当然，在不冲突的情况下，如果对于CPU也有类似需求，也可以参照本申请揭露的思想和原理进行相应设计，还可以将CPU和GPU封装在同一载体上，并采用本申请实施例提供的结构。
基于同一发明构思，本申请实施例的又一方面，如图6所示，提供一种印制电路板200，该印制电路板200可以与集成电路封装体100安装，以此便于实现集成电路封装体100经由印制电路板200引出信号并外接内存颗粒320，实现灵活配置内存大小的功能。
如图6所示，印制电路板200包括板体201以及设置于板体上的焊盘阵列，焊盘阵列包括贴装区域250，贴装区域250用于安装前述的集成电路封装体100或协处理器芯片，因此，贴装区域250的焊盘排布可以与基板110上焊球阵列的排布呈镜像对称，两者的区域划分也可完全对应，以便于实现一焊球和一焊盘的对应连接。如图3和图6所示，贴装区域250包括内存焊盘区域、电源焊盘区域230和PCIe焊盘区域243，其中，内存焊盘区域包括第一内存焊盘区域211和第二内存焊盘区域212，第一内存焊盘区域211内的焊盘用于与第一内存区域111的焊球一一对应连接，第二内存焊盘区域212内的焊盘用于与第二内存区域112的焊球一一对应连接，电源焊盘区域230内的焊盘用于与电源区域130内的焊球一一对应连接，PCIe焊盘区域243内的焊盘用于与PCIe区域143内的焊球一一对应连接。其中，PCIe焊盘区域243可以兼容PCIe3.0、PCIe4.0及PCIe5.0等通信标准，接口数量上可以兼容X16、X8、X4、X1等。
此外，贴装区域250还可以包括其它功能焊盘区域，其它功能焊盘区域内的焊盘用于与集成电路封装体100中其它功能区域内的焊球一一对应连接，例如其它功能焊盘区域包括241区域和242区域，其中，241区域内的焊盘与141区域内的焊球一一对应连接，242区域内的焊盘与142区域内的焊球一一对应连接。
在板体201上还可以设有内存颗粒区域，内存颗粒区域内安装的内存颗粒320的数量可以根据应用场景灵活设置。从而便于第一内存区域111和第二内存区域112各自所包括的多个内存子区域中的部分或全部，根据需要使用的内存颗粒320的数量被引出连接。
为了方便内存线路的布设，可以将内存颗粒区域划分为两个（例如图6中的31区域和32区域），31区域和32区域可位于贴装区域250的相对两侧，具体的，31区域位于第一内存焊盘区域211的左侧，32区域位于第二内存焊盘区域212的右侧，第一内存焊盘区域211内的焊盘可以通过内存线路将第一内存区域111内的焊球引出至31区域，并与31区域的内存颗粒连接，第二内存焊盘区域212内的焊盘可以通过内存线路将第二内存区域112内的焊球引出至32区域，并与32区域的内存颗粒连接，由此，有助于缩短内存线路的距离，提高数据传输的速率。
同理，对应于第一内存区域111和第二内存区域112具有多个内存子区域，第一内存焊盘区域211和第二内存焊盘区域212也可以镜像对称具有多个内存子焊盘区域，可以根据内存颗粒320的数量，将对应数量的内存子焊盘区域内的焊盘通过内存线路引出并连接至内存颗粒区域的内存颗粒320，即一个内存子焊盘区域对应连接一个内存颗粒320。
贴装区域250具有与集成电路封装体100基板110上设置的所有内存子区域数量一致的内存子焊盘区域，可以使得数量一致的内存子区域和内存子焊盘区域一一对应连接，然后根据内存颗粒区域内的内存颗粒320的数量，将全部或部分内存子焊盘区域通过内存线路引出来外接内存颗粒320。
请参照图7所示，当所需位宽和内存容量较低时，在板体201上的31区域内可以设置内存颗粒320，对应的基板110上第一内存区域111外接31区域内的内存颗粒320，在板体201上的32区域内可以不设置内存颗粒320，也即，基板110上第二内存区域112不外接内存颗粒320。在另一种实施方式中，当所需位宽和内存容量较低时，可以根据需要外接的数量，将第一内存区域111内的部分内存子区域和第二内存区域112内的部分内存子区域引出外接内存颗粒320，例如：当需要实现256bit的位宽时，可以将第一内存区域111内的4个内存子区域外接31区域内的4个内存颗粒，将第二内存区域112内的4个内存子区域外接32区域内的4个内存颗粒。
如图8所示，当所需位宽和内存容量较高时，在板体201上的31区域和32区域内可以均设置内存颗粒320，对应的，基板110上第一内存区域111内的内存子区域外接31区域内的内存颗粒320，基板110上第二内存区域112内的内存子区域外接32区域内的内存颗粒320。
如图6所示，电源焊盘区域230可包括外接电源的231区域和232区域，可以在板体201上设置两个电压模块区域，用于安装电压调节模块（VRM，Voltage Regulator Module），分别为41区域和42区域，其中，231区域内的焊盘通过供电线路可以将131区域内的焊球信号引出至41区域，即，使得131区域的焊球通过231区域的焊盘与41区域的电压调节模块330连接；232区域的焊盘通过供电线路可以将132区域内的焊球信号引出至42区域，即，使得132区域的焊球通过232区域的焊盘与42区域的电压调节模块330连接。内存颗粒在电路板上的具体安装方式、电压调节模块在电路板上的具体安装方式不应理解为对本申请的限制。
在实现走线时，如图9所示，板体201为多层子板，例如可以是高密度互连板（HighDensity Interconnector，HDI），在相邻两层子板之间还设置有绝缘层290，多层子板可包括依次层叠的底部内存走线叠层270、电源走线叠层280和顶部内存走线叠层260，贴装区域250位于顶部内存走线叠层260的表层。
鉴于第一内存区域111和第二内存区域112中的内存子区域的数量总和，与，内存焊盘区域的内存子焊盘区域的数量总和一致，故，在根据内存颗粒320的数量灵活选择数量相等的内存子区域引出时，也就相当于选择数量相等的内存子焊盘区域。
为了便于外接内存颗粒的各内存子焊盘区域各自的内存线路走线，可以使得，外接内存颗粒的多个内存子焊盘区域各自的内存线路分布于顶部内存走线叠层260，或，顶部内存走线叠层260和底部内存走线叠层270，例如：所有内存子焊盘区域的内存线路均分布于顶部内存走线叠层260，当然，该方式是以顶部内存走线叠层260能够布设所有内存线路为前提；又例如：所有内存子焊盘区域的内存线路中，一部分线路分布于顶部内存走线叠层260，另一部分分布于底部内存走线叠层270。
电源区域130的供电线路至少分布于电源走线叠层280。
本申请不同于早期芯片内存区域占比较小、能够具有足够的区域空间来设计电源区域和其他功能区域的情况，本申请为了满足高位宽和高容量的需求，为了能够支持高效传输更加复杂的内存信号，提高了内存区域（第一内存区域和第二内存区域）的占比，同时在另一方面，随着算力等方面的功耗提升，还需要保证芯片具有较好的供电，发明人考虑到：如果存在有内存焊盘子区域的内存线路设置为分布于底部内存走线叠层270，则需要打孔贯穿中间的电源走线叠层280，这会占用电源走线叠层280的一部分空间，从而减少供电线路的布线面积，进而容易对高功耗的电源供给造成影响。为了降低该影响，可以将内存焊盘子区域的内存线路设计为尽量通过顶部内存走线叠层260走线，减少在底部内存走线叠层270中走线的内存焊盘子区域的数量。
内存线路分布于顶部内存走线叠层260的内存子区域（不限定第一内存区域还是第二内存区域）的数量为X，内存线路分布于底部内存走线叠层270的内存子区域（不限定第一内存区域还是第二内存区域）的数量为Y，在Y≤X时，能够使得在底部内存走线叠层270中走线的内存子区域的数量不大于在顶部内存走线叠层260中走线的内存子区域的数量，由此，保证电源走线叠层280的面积至少有一半是完整的，可以用于电源区域130的走线，其中，X为正整数，Y为自然数。
此外，考虑到尺寸一定的电路板中每层子板均具有布线的上限，因此，在每层子板布线不超过布设上限的情况下，可以优先虑内存线路优先从顶部内存走线叠层260走线，例如当需要外接的内存颗粒320较少时，可考虑内存线路优先从顶部内存走线叠层260走线。
当Y＜X时，虽然会使得电源供电能力得到进一步的提高，但是也会使得顶部内存走线叠层260中所分布的内存线路密度较大，相邻内存线路之间的间距相对变小，由此，在传输内存信号时，可能发生的干扰会更大一些。由此，在平衡电源供电能力和信号干扰因素时，可以使得Y=X。为便于描述以下实施例中将第一内存区域111中需要外接内存颗粒的内存子区域统称为第一内存子区域，其可以是多个，同理，将第二内存区域112中需要外接内存颗粒的内存子区域统称为第二内存子区域，其也可以是多个。
为了进一步的优化平衡电源供电和信号干扰，在一种实施方式中，当包括第一内存区域111和第二内存区域112时，可以使得所有第一内存子区域分为数量相等的两部分，其中的一部分所对应的内存线路分布于顶部内存走线叠层260，其中的另一部分所对应的内存线路分布于底部内存走线叠层270，由此，对于第一内存区域来讲能够进一步的降低分布于同层的内存线路的密度。第二内存区域同理，也可以是一半内存线路分布于顶部内存走线叠层260，另一半内存线路分布于底部内存走线叠层270，由此，也能够进一步的降低分布于同层的内存线路的密度。此时，如图6所示，可以将前述实施例中的31区域与和32区域分别布设于第一内存焊盘区域211左侧和第二内存焊盘区域212的右侧，方便第一内存区域与31区域的内存颗粒连接，第二内存区域与32区域的内存颗粒连接。
例如：如图9所示，板体可以采用3阶HDI，顶部内存走线叠层260包括五层顶部走线层，相邻两层顶部走线层之间具有一绝缘层，底部内存走线叠层270包括五层底部走线层，相邻两层底部走线层之间具有一绝缘层，电源走线叠层280包括压合的多层芯层281，其中，压合的多层芯层281可为6层芯层281（不限定数量），在6层芯层281的顶部层叠前述的5层顶部走线层（分别为顶部走线层一261、顶部走线层二262、顶部走线层三263、顶部走线层四264和顶部走线层五265），在6层芯层281的底部层叠前述的5层底部走线层（分别为底部走线层一271、底部走线层二272、底部走线层三273、底部走线层四274和底部走线层五275）。
可选的，顶部走线层一261、顶部走线层三263和顶部走线层265为接地层（或称为地参考层），如图9所示，以第一内存焊盘区域为例：第一内存焊盘区域211中四分之一的内存线路可以分布于顶部走线层二262、四分之一的内存线路分布于顶部走线层四264、四分之一的内存线路分布于底部走线层二272以及四分之一的内存线路分布于底部走线层四274，由此，使得顶部走线层二262、顶部走线层四264、底部走线层二272和底部走线层四274每层分布的内存线路密度相等，在保留电源走线层一半面积的同时，降低信号干扰。第二内存焊盘区域可以参照第一内存焊盘区域同样设置。电源焊盘区域230的供电线路可以分布于6层芯层281，采用该种走线方式，只有第一内存焊盘区域中一半的内存线路以及第二内存焊盘区域212中一半的内存线路会穿过6层芯层281对其产生占用，由此使得用于布设供电线路的芯层281有至少一半的区域是完整的，提高印制电路板200的供电能力，满足芯片的功耗需求。
为了进一步的降低信号干扰，如图3所示，内存线路分布于顶部内存走线叠层260的第一内存子区域与内存线路分布于底部内存走线叠层270的第一内存子区域交替分布。同理，内存线路分布于顶部内存走线叠层260的第二内存子区域与内存线路分布于底部内存走线叠层270的第二内存子区域交替分布。具体的，例如，前述实施例中，1111内存子区域、1113内存子区域、1115内存子区域和1117内存子区域从顶部内存走线叠层引出，1112内存子区域、1114内存子区域、1116内存子区域和1118内存子区域从底部内存走线叠层，由此，以1113内存子区域为例，其在顶部布线，由于上下两侧的1112内存子区域和1114内存子区域均在底部布线，因此，1113内存子区域的内存线路传输信号时，能够有效避免来自1112内存子区域和1114内存子区域的内存线路的干扰。第二内存区域112同理。
在一种实施方式中，电源焊盘区域230的供电线路可以仅分布于6层芯层281，在另一种实施方式中，如图9所示，电源焊盘区域230的供电线路可以分布于6层芯层281、5层顶部走线层和5层底部走线层，此时可以通过镭射孔和机械孔组合实现，由此进一步的提高供电能力，满足芯片的功耗需求。
如图6所示，印制电路板200可以为半高半长型电路板，故，为了便于布设，可以将内存颗粒区域（31和32区域）和电压模块区域（41和42区域）分别沿长度方向布设于贴装区域250的两侧，在印制电路板200的边缘设置金手指340，标准半高半长电路板采用PCIe金手指供电，电源从金手指340分别传输到41区域和42区域，然后为贴装区域250处安装的芯片供电。当然，在其它实施方式中，印制电路板200还可以是全高全长型电路板，全高全长型电路板相对于半高半长型电路板布设空间更大。如果采用标准单槽全高全长PCIe电路板或双槽全高全长PCIe电路板，需额外供电，此时PCIe卡尺寸较大，可在贴装区域250的上侧，即242区域的上侧布置另一个电源焊盘区域，将供电从贴装区域250的左侧+右侧供电，扩展到贴装区域250的左侧+上侧+右侧的三个方向供电，满足芯片高功耗的需求。另，因其它功能焊盘区域的区域242，只是一些测试信号，需要外接的信号并不多，因此所需的走线层较少，原来用于布设区域242引出线路的层级还可以用于布设供电线路，使得电源鲁棒性更好，性能更优。
基于同一发明构思，本申请实施例的再一方面，提供一种板卡300，如图7或图8所示，包括前述的印制电路板200、至少一个内存颗粒320、至少一电压调节模块330以及前述的集成电路封装体100（或协处理器芯片），具体的，结合图6所示，内存颗粒320可以对应安装于印制电路板200的内存颗粒区域的31区域和32区域，电压调节模块330对应安装于印制电路板200的电压模块区域的41区域和42区域，集成电路封装体100可以对应安装于印制电路板200的贴装区域250。当然，在31区域和32区域设置的内存颗粒320可以根据不同需求灵活配置，以便于丰富产品形态的同时，实现不同位宽和内存容量的设置。并且可以采用常规的FC-BGA封装工艺实现封装，有效降低封装成本。此外，还可以通过对称设计，有效降低设计难度，缩短研发周期。
基于同一发明构思，本申请实施例的再一方面，提供一种电子设备，该电子设备采用前述实施例中的集成电路封装体100，或包括前述的板卡300，由此，能够根据电子设备的性能需求灵活配置内存容量和位宽，便于电子设备满足多场景的使用需求，有助于提高用户的使用体验。此外，还可以通过对称设计，有效降低设计难度，缩短研发周期。
具体的，电子设备可以是智能手机、智能手表、平板电脑、车载电脑、台式电脑、笔记本电脑、智能电视、服务器等任意电子产品，当然，也可以是数据中心、服务器、工控机中的结构，本申请对其不做限定。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种集成电路封装体，其特征在于，包括基板，所述基板设置有焊球阵列的一面用于与印制电路板安装，所述焊球阵列包括电源区域以及绕设于所述电源区域外围的PCIe区域、第一内存区域和第二内存区域，所述第一内存区域和所述第二内存区域对称分布于所述电源区域的相对两侧，所述基板用于通过所述第一内存区域和/或所述第二内存区域中的焊球外接所述印制电路板上的内存颗粒；
所述第一内存区域包括多个内存子区域，所述多个内存子区域中的至少两个所述内存子区域对称设置，每个所述内存子区域用于外接所述印制电路板上的一个内存颗粒。
2.如权利要求1所述的集成电路封装体，其特征在于，所述焊球阵列中的相邻两排焊球错位排布，每个所述内存子区域包括多个内存焊球和多个地焊球，所述多个内存焊球中相邻两个所述内存焊球的中心连线形成网格图形，所述网格图形包括多个六边形单元，在每个所述六边形单元内分布有一个所述地焊球。
3.如权利要求2所述的集成电路封装体，其特征在于，每个所述内存子区域中有至少一排焊球的内存焊球与地焊球的数量比大于或等于2:1。
4.如权利要求1所述的集成电路封装体，其特征在于，所述第一内存区域和所述第二内存区域与所述电源区域邻接，且所述第一内存区域和所述第二内存区域这两个区域与所述电源区域的邻接长度之和与所述电源区域的周长之比大于或等于2:1。
5.如权利要求1至4任一项所述的集成电路封装体，其特征在于，所述第一内存区域和/或所述第二内存区域用于传输LPDDR信号。
6.一种协处理器芯片，其特征在于，包括如权利要求1至5任一项所述的集成电路封装体。
7.一种印制电路板，其特征在于，所述印制电路板包括板体以及设置于所述板体上的焊盘阵列，所述焊盘阵列包括贴装区域，所述贴装区域用于安装权利要求1至5任一项所述的集成电路封装体，所述贴装区域包括用于与所述集成电路封装体中第一内存区域和第二内存区域对接的内存焊盘区域、与所述集成电路封装体中电源区域对接的电源焊盘区域以及与所述集成电路封装体中PCIe区域对接的PCIe焊盘区域。
8.如权利要求7所述的印制电路板，其特征在于，所述板体上设有用于安装至少一个内存颗粒的内存颗粒区域，所述第一内存区域和/或所述第二内存区域包括多个内存子区域，所述多个内存子区域中的至少一个内存子区域用于通过内存线路与所述至少一个内存颗粒对应连接；
所述板体上还设有用于安装至少一个电压调节模块的电压模块区域，所述电源区域用于通过供电线路与所述至少一个电压调节模块对应连接；
所述板体包括顶部内存走线叠层、底部内存走线叠层以及位于所述顶部内存走线叠层和所述底部内存走线叠层之间的电源走线叠层，所述电源区域的供电线路至少分布于所述电源走线叠层，内存线路分布于所述顶部内存走线叠层的内存子区域的数量为X，内存线路分布于所述底部内存走线叠层的内存子区域的数量为Y，且Y≤X，X为正整数，Y为自然数。
9.如权利要求8所述的印制电路板，其特征在于，当所述第一内存区域和所述第二内存区域分别包括多个内存子区域时，所述第一内存区域中多个内存子区域对应的内存线路对半分布于所述顶部内存走线叠层和所述底部内存走线叠层，所述第二内存区域中多个内存子区域对应的内存线路对半分布于所述顶部内存走线叠层和所述底部内存走线叠层。
10.如权利要求9所述的印制电路板，其特征在于，所述第一内存区域中内存线路分布于所述顶部内存走线叠层的内存子区域与所述第一内存区域中内存线路分布于所述底部内存走线叠层的内存子区域交替分布；所述第二内存区域中内存线路分布于所述顶部内存走线叠层的内存子区域与所述第二内存区域中内存线路分布于所述底部内存走线叠层的内存子区域交替分布。
11.一种板卡，其特征在于，包括至少一个内存颗粒、至少一个电压调节模块、印制电路板以及如权利要求1至5任一项所述的集成电路封装体，所述印制电路板包括贴装区域、电压模块区域和内存颗粒区域；
所述集成电路封装体安装于所述贴装区域，所述至少一个内存颗粒安装于所述内存颗粒区域，所述至少一个电压调节模块安装于所述电压模块区域。
12.一种电子设备，其特征在于，包括如权利要求11所述的板卡，或，如权利要求1至5任一项所述的集成电路封装体。
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