KR20210008266A - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지는 모서리 영역들을 포함하는 패키지 기판 및 상기 패키지 기판 상의 제 1 반도체 칩을 포함하되 상기 패키지 기판은 코어층, 상기 코어층의 제 1 면 상의 제 1 배선 구조체들 및 제 1 절연막들을 포함하는 상부층 및 상기 코어층의 상기 제 1 면에 대향하는 제 2 면 상의 제 2 배선 구조체들 및 제 2 절연막들을 포함하는 하부층을 더 포함하되, 각 상기 모서리 영역들의 상기 상부층에서, 상기 제 1 배선 구조체들의 면적비율은 각 상기 모서리 영역들의 상기 하부층에서, 상기 제 2 배선 구조체들의 면적비율보다 작을 수 있다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{Package substrate and semiconductor package including the same}
본 발명은 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는 휨(warpage) 발생을 방지하는 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 제품이 소형화, 슬림화, 고밀도화 되는 추세에 따라 인쇄회로 패키지 기판도 소형화와 슬림화가 진행되고 있다. 패키지 기판이 얇아지고, 패키지 제품이 컴팩트화 됨에 따라, 제조 공정에서 반도체 칩이 실장되지 않는 패키지 기판의 일부에서의 휨 발생이 문제되고 있다. 패키지 기판의 휨 발생은 신뢰성의 문제를 일으키기 때문에 제어해야 할 필요가 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 패키지 기판 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명의 실시예에 따른 반도체 패키지는 모서리 영역들을 포함하는 패키지 기판 및 상기 패키지 기판 상의 제 1 반도체 칩을 포함하되 상기 패키지 기판은 코어층, 상기 코어층의 제 1 면 상의 제 1 배선 구조체들 및 제 1 절연막들을 포함하는 상부층 및 상기 코어층의 상기 제 1 면에 대향하는 제 2 면 상의 제 2 배선 구조체들 및 제 2 절연막들을 포함하는 하부층을 더 포함하되, 각 상기 모서리 영역들의 상기 상부층에서, 상기 제 1 배선 구조체들의 면적비율은 각 상기 모서리 영역들의 상기 하부층에서, 상기 제 2 배선 구조체들의 면적비율보다 작을 수 있다.
본 발명의 실시예에 따른 패키지 기판은 코어층, 상기 코어층의 제 1 면 상에 배치되고, 제 1 모서리 영역들을 포함하는 상부층 및 상기 코어층의 상기 제 1 면에 대향하는 제 2 면 상에 배치되고, 제 2 모서리 영역들을 포함하는 하부층을 포함하되, 상기 상부층은 복수 개의 제 1 절연막들과 복수 개의 제 1 배선 구조체들을 더 포함하고, 상기 하부층은 복수 개의 제 2 절연막들과 복수 개의 제 2 배선 구조체들을 더 포함하되, 각 상기 제 1 모서리 영역들의 상기 상부층에서, 상기 제 1 배선 구조체들의 면적비율과 각 상기 제 2 모서리 영역들의 상기 하부층에서, 상기 제 2 배선 구조체들의 면적비율 간의 차이는 10% 내지 50%일 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판은 이것의 각 모서리들을 포함하는 모서리 영역들 및 상기 모서리 영역들의 나머지인 칩 적층 영역을 포함하고, 상기 패키지 기판 상의 인터포저 기판, 상기 인터포저 기판과 상기 패키지 기판의 상기 칩 적층 영역 사이의 단자들 및 상기 인터포저 기판 상의 반도체 칩과 적어도 하나의 칩 적층체를 포함하되, 상기 패키지 기판은, 코어층, 상기 코어층의 제 1 면 상의 상부층, 상기 상부층은 제 1 배선 구조체들과 제 1 절연막들을 포함하고 및 상기 코어층의 상기 제 1 면에 대향하는 제 2 면 상에 배치되는 하부층, 상기 하부층은 제 2 배선 구조체들과 제 2 절연막들을 포함하되, 각 상기 모서리 영역들의 상기 상부층에서 열팽창계수는 각 상기 모서리 영역들의 상기 하부층에서 열팽창계수보다 클 수 있다.
본 발명의 실시예에 따르면, 패키지 기판의 모서리 영역들에서, 패키지 기판의 상부층 내에 배치된 배선 구조체의 면적비율은 패키지 기판의 하부층 내에 배치된 배선 구조체의 면적비율보다 작을 수 있다. 이에 따라, 패키지 기판의 상부층의 열팽창계수가 하부층의 열팽창계수보다 커, 패키지 기판 상에 인터포저 및/또는 반도체 칩들이 부착되는 솔더링 공정 후에 패키지 기판의 모서리 영역들이 아래쪽 방향으로 휘어지는 것을 방지할 수 있다. 이에 따라, 패키지 기판을 보드 상에 실장 시, 패키지 기판의 모서리 영역들이 보드에 접촉하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3은 도2의 칩 적층체를 확대한 단면도이다.
도 4a는 도 2의 A를 확대한 단면도이다.
도 4b는 도 2의 B를 확대한 단면도이다.
도 5는 패키지 기판이 휘어진 모습을 나타낸 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 8은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 3은 도 2의 칩 적층체를 확대한 단면도이다. 도 4a는 도 2의 A를 확대한 단면도이다. 도 4b는 도 2의 B를 확대한 단면도이다. 도 5는 패키지 기판이 휘어진 모습을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 패키지 기판(100), 인터포저 기판(200), 제 1 단자들(220), 반도체 칩(300), 칩 적층체들(310), 제 2 단자들(302), 및 몰딩막(330)을 포함할 수 있다. 반도체 패키지(1)의 크기는 약 40mmX40mm일 수 있다. 패키지 기판(100)은 예를 들어, 인쇄회로 기판(Printed Circuit Board)일 수 있다. 패키지 기판(100)은 약 500μm의 두께를 가질 수 있다. 패키지 기판(100)은 칩 적층 영역(CSR) 및 모서리 영역들(CR)을 포함할 수 있다. 모서리 영역들(CR)은 패키지 기판(100)의 모서리들(POT)을 포함할 수 있다. 패키지 기판(100)의 칩 적층 영역(CSR)은 모서리 영역들(CR)을 제외한 나머지 부분일 수 있다. 본 발명과 관련된 패키지 기판(100)에 대한 자세한 내용은 후술하도록 한다.
인터포저 기판(200)이 패키지 기판(100)의 칩 적층 영역(CSR) 상에 배치될 수 있다. 인터포저 기판(200)은 절연막들과 금속 배선들이 교대로 적층된 구조일 수 있다. 인터포저 기판(200)은 각 칩 적층체들(310)과 반도체 칩(300) 사이, 칩 적층체들(310)과 패키지 기판(100) 사이, 및 반도체 칩(300)과 패키지 기판(100) 사이를 전기적으로 연결하는 기능을 할 수 있다. 인터포저 기판(200)은 서로 대향하는 상면(203) 및 하면(201)을 포함할 수 있다. 인터포저 기판(200)의 하면(201)은 상면(203)보다 패키지 기판(100)에 인접할 수 있다. 제 1 단자들(220)이 인터포저 기판(200)의 하면(201) 상에 배치될 수 있다. 예를 들어, 제 1 단자들(220)은 인터포저 기판(200)의 하면(201)과 패키지 기판(100) 사이에 배치될 수 있다. 제 1 단자들(220)은 인터포저 기판(200)과 패키지 기판(100) 사이를 전기적으로 연결해주는 기능을 할 수 있다. 제 1 단자들(220)은 패키지 기판(100)의 칩 적층 영역(CSR) 상에 배치될 수 있고 모서리 영역들(CR) 상에 배치되지 않을 수 있다. 제 1 단자들(220)은 패키지 기판(100)의 상부층(120, 도 4a, 도 4b 참조)과 접촉할 수 있다. 제 1 단자들(220)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나를 포함할 수 있다.
반도체 칩(300)이 인터포저 기판(200)의 상면(203) 상에 배치될 수 있다. 반도체 칩(300)은 LSI (large scale integration), 로직 회로, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, ReRAM, HBM(high bandwidth memory), HMC(hybrid memory cubic) 등과 같은 메모리 소자, MEMS(microelectromechanical system) 소자, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 중에서 선택되는 하나일 수 있다. 제 2 단자들(302)이 반도체 칩(300)과 인터포저 기판(200)의 상면(203) 사이에 배치될 수 있다. 제 2 단자들(302)은 반도체 칩(300)과 인터포저 기판(200) 사이를 전기적으로 연결할 수 있다. 제 2 단자들(302)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나를 포함할 수 있다.
칩 적층체들(310)이 인터포저 기판(200)의 상면(203) 상에 배치될 수 있다. 칩 적층체들(310)은 인터포저 기판(200)의 상면(203) 상에서 반도체 칩(300)과 수평으로 이격 배치될 수 있다. 인접하는 칩 적층체들(310)은 인터포저 기판(200)의 상면(203) 상에서 서로 수평으로 이격 배치될 수 있다. 일 예에 있어서, 칩 적층체들(310)은 HBM(High Bandwidth Memory)일 수 있다. 도 3에 도시된 것과 같이, 칩 적층체들(310) 각각은 제 1 칩(311), 제 2 칩(313), 제 3 칩(315), 제 4 칩(317), 칩 패드들(321), 칩 단자들(323), 및 칩 몰딩막(325)을 포함할 수 있다. 제 2 칩(313)이 제 1 칩(311) 상에 적층될 수 있고, 제 3 칩(315)이 제 2 칩(313) 상에 적층될 수 있고, 제 4 칩(317)이 제 3 칩(315) 상에 적층될 수 있다. 즉, 제 1 칩(311)의 상면 상에 제 2 칩(313), 제 3 칩(315), 및 제 4 칩(317)이 차례로 적층될 수 있다. 일 예로, 제 1 칩(311)은 로직 반도체 칩일 수 있고, 제 2 내지 제 4 칩들(313, 315, 317)은 메모리 반도체 칩들일 수 있다. 제 1 칩(311)의 폭은 제 2 내지 제 4 칩들(313, 315, 317)의 폭들 보다 클 수 있다.
관통 비아들(319)이 제 1 내지 제 3 칩들(311, 313, 315) 내에 배치될 수 있다. 관통 비아들(319)은 제 1 내지 제 3 칩들(311, 313, 315)을 관통할 수 있다. 관통 비아들(319)은 제 4 칩(317) 내에 제공되지 않을 수 있다. 관통 비아들(319)은 금속 물질(예를 들어, 구리, 텅스텐, 알루미늄)을 포함할 수 있다. 칩 패드들(321)이 제 1 칩(311)의 상하면들, 제 2 칩(313)의 상하면들, 제 3 칩(315)의 상하면들, 및 제 4 칩(317)의 하면 상에 배치될 수 있다. 제 1 칩(311)의 상하면들 상에 배치되는 칩 패드들(321)은 제 1 칩(311)을 관통하는 관통 비아들(319)의 상하면들 상에 배치될 수 있다. 제 2 칩(313)의 상하면들 상에 배치되는 칩 패드들(321)은 제 2 칩(313)을 관통하는 관통 비아들(319)의 상하면들 상에 배치될 수 있다. 제 3 칩(315)의 상하면들 상에 배치되는 칩 패드들(321)은 제 3 칩(315)을 관통하는 관통 비아들(319)의 상하면들 상에 배치될 수 있다. 그리고, 제 4 칩(317)의 하면 상에 배치되는 칩 패드들(321)은 제 3 칩(315)의 상면 상에 배치되는 칩 패드들(321)과 대응되게 배치될 수 있다. 칩 패드들(321)은 금속 물질(예를 들어, 구리, 텅스텐, 알루미늄)을 포함할 수 있다.
칩 단자들(323)이 제 1 칩(311)의 하면 상에 배치된 칩 패드들(321) 상에 배치될 수 있다. 칩 단자들(323)은 도 2에 도시된 것과 같이, 인터포저 기판(200)의 상면(203) 상에 배치될 수 있다. 칩 단자들(323)은 제 1 칩(311)의 상면 상에 배치된 칩 패드들(321)과 제 2 칩(313)의 하면 상에 배치된 칩 패드들(321) 사이, 제 2 칩(313)의 상면 상에 배치된 칩 패드들(321)과 제 3 칩(315)의 하면 상에 배치된 칩 패드들(321) 사이, 및 제 3 칩(315)의 상면 상에 배치된 칩 패드들(321)과 제 4 칩(317)의 하면 상에 배치된 칩 패드들(321) 사이에 배치될 수 있다. 칩 단자들(323)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나를 포함할 수 있다.
칩 몰딩막(325)이 제 1 칩(311)의 상면 상에 배치될 수 있다. 칩 몰딩막(325)은 제 1 칩(311)의 상면 상에서 제 2 내지 제 4 칩들(313, 315, 317)을 덮을 수 있다. 칩 몰딩막(325)은 제 1 칩(311)과 제 2 칩(313) 사이의 공간, 제 2 칩(313)과 제 3 칩(315) 사이의 공간, 및 제 3 칩(315)과 제 4 칩(317) 사이의 공간을 채울 수 있다. 칩 몰딩막(325)의 폭은 제 1 칩(311)의 폭과 실질적으로 동일할 수 있다. 칩 몰딩막(325)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)를 포함할 수 있다.
다시 도 1 및 도 2를 참조하면, 몰딩막(330)이 인터포저 기판(200)의 상면(203) 상에 배치될 수 있다. 몰딩막(330)은 반도체 칩(300)의 측면들 및 칩 적층체들(310)의 측면들을 덮을 수 있고, 인터포저 기판(200)과 반도체 칩(300) 사이의 공간 및 각 칩 적층체들(310)의 제 1 칩(311, 도 3 참조)과 인터포저 기판(200) 사이의 공간을 채울 수 있다. 몰딩막(330)의 측면들은 인터포저 기판(200)의 측면들과 정렬될 수 있다. 즉, 몰딩막(330)은 패키지 기판(100)의 모서리 영역들(CR)을 덮지 않을 수 있고, 패키지 기판(100)의 모서리 영역들(CR)은 몰딩막(330)에 노출될 수 있다. 몰딩막(330)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)를 포함할 수 있다.
본 발명의 실시예에 있어서, 패키지 기판(100)은 제 1 방향(X)으로 평행한 제 1 측면들(SW1) 및 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 평행한 제 2 측면들(SW2)을 포함할 수 있다. 패키지 기판(100)의 모서리들(POT)은 서로 인접하는 각 제 1 측면들(SW1)과 각 제 2 측면들(SW2)이 서로 만나는 부분들일 수 있다. 평면적 관점에서, 모서리 영역들(CR)은 삼각형 형상일 수 있다. 모서리 영역들(CR) 각각은 인접하는 제 1 측면(SW1)과 제 2 측면(SW2)을 사선으로 가로지르는 선(LN)에 의해 정의될 수 있다. 선(LN)은 평면적 관점에서, 인터포저 기판(200)의 각 모서리들(205) 및/또는 몰딩막(330)의 각 모서리들(333)을 접촉하면서 가로지를 수 있다. 인터포저 기판(200)의 각 모서리들(205)은 인접하는 제 1 방향(X)으로 평행한 인터포저 기판(200)의 제 1 측면들과 제 2 방향(Y)으로 평행한 인터포저 기판(200)의 제 2 측면들이 서로 만나는 부분들일 수 있다. 몰딩막(330)의 각 모서리들(333)은 인접하는 제 1 방향(X)으로 평행한 몰딩막(330)의 제 3 측면들과 제 2 방향(Y)으로 평행한 몰딩막(330)의 제 4 측면들이 만나는 부분들일 수 있다.
선(LN)은 제 1 측면(SW1)의 중심(CT1)을 가로지르지 않을 수 있고, 제 2 측면(SW2)의 중심(CT2)을 가로지르지 않을 수 있다. 예를 들어, 선(LN)은 제 1 측면(SW1)의 중심(CT1)과 모서리(POT) 사이에 위치하는 제 1 측면(SW1)의 일부를 가로지를 수 있고, 선(LN)은 제 2 측면(SW2)의 중심(CT2)과 모서리(POT) 사이에 위치하는 제 2 측면(SW2)의 일부를 가로지를 수 있다. 선(LN)과 제 1 측면(SW1) 사이의 제 1 각도(Θ1)는 약 20° 이상 90° 미만일 수 있다. 구체적으로 제 1 각도(Θ1)는 약 45°일 수 있다. 선(LN)과 제 2 측면(SW2) 사이의 제 2 각도(Θ2)는 약 20° 이상 90° 미만일 수 있다. 구체적으로, 제 2 각도(Θ2)는 약 45°일 수 있다. 즉, 제 1 각도(Θ1)와 제 2 각도(Θ2)는 실질적으로 동일할 수 있다.
도 4a 및 도 4b를 참조하면, 패키지 기판(100)은 코어층(110), 상부층(120), 및 하부층(130)을 포함할 수 있다. 코어층(110)은 서로 대향하는 제 1 면(110a) 및 제 2 면(110b)을 포함할 수 있다. 상부층(120)은 패키지 기판(100)의 제 1 면(110a) 상에 배치될 수 있고, 하부층(130)은 패키지 기판(100)의 제 2 면(110b) 상에 배치될 수 있다. 코어층(110)은 유리 섬유 또는 필러 등과 같은 보강재를 포함할 수 있다. 코어층(110)은 상부층(120)의 제 1 배선 구조체들(128)과 하부층(130)의 제 2 배선 구조체들(138)을 연결하는 관통 비아들(112)을 포함할 수 있다. 관통 비아들(112)은 금속 물질(예를 들어, 구리)을 포함할 수 있다.
상부층(120)은 코어층(110)의 제 1 면(110a) 상에 배치된 제 1 절연막들(122) 및 제 1 배선 구조체들(128)을 포함할 수 있다. 제 1 절연막들(122)은 코어층(110)의 제 1 면(110a) 상에 차례로 적층될 수 있다. 제 1 절연막들(122)은 3개 이상일 수 있다. 제 1 절연막들(122)은 유기막 또는 실리콘 산화막을 포함할 수 있다. 제 1 배선 구조체들(128)이 제 1 절연막들(122) 내에 배치될 수 있다. 제 1 배선 구조체들(128)은 제 1 배선들(124) 및 제 1 비아들(126)을 포함할 수 있다. 제 1 배선들(124) 및 제 1 비아들(126)은 제 1 절연막들(122) 내에 배치될 수 있고, 제 1 비아들(126)은 서로 다른 제 1 절연막들(122) 내에 배치된 제 1 배선들(124) 사이를 연결할 수 있다. 제 1 배선 구조체들(128)은 금속 물질(예를 들어, 구리)을 포함할 수 있다. 하부층(130)은 코어층(110)의 제 2 면(110b) 상에 배치된 제 2 절연막들(132) 및 제 2 배선 구조체들(138)을 포함할 수 있다. 제 2 절연막들(132)은 코어층(110)의 제 2 면(110b) 상에 차례로 적층될 수 있다. 제 2 절연막들(132)은 3개 이상일 수 있다. 제 2 절연막들(132)은 유기막 또는 실리콘 산화막을 포함할 수 있다. 제 2 배선 구조체들(138)은 제 2 절연막들(132) 내에 배치될 수 있다. 제 2 배선 구조체들(138)은 제 2 배선들(134) 및 제 2 비아들(136)을 포함할 수 있다. 제 2 배선들(134) 및 제 2 비아들(136)은 제 2 절연막들(132) 내에 배치될 수 있고, 제 2 비아들(136)은 서로 다른 제 2 절연막들(132) 내에 배치된 제 2 배선들(134) 사이를 연결할 수 있다. 제 2 배선 구조체들(138)은 금속 물질(예를 들어, 구리)을 포함할 수 있다.
본 발명의 실시예에 있어서, 패키지 기판(100)의 모서리 영역들(CR)의 휨 특성은 패키지 기판(100)의 모서리 영역들(CR)에서의 열팽창 계수(Coefficient of thermal expansion)에 따라 달라질 수 있고, 상부층(120)의 총 면적 중의 제 1 배선 구조체들(128)의 면적비율과 하부층(130)의 총 면적 중의 제 2 배선 구조체들(138)의 면적비율의 차이를 조절하여 패키지 기판(100)의 모서리 영역들(CR)의 휨 발생을 개선할 수 있다. 제 1 배선 구조체들(128)의 면적비율은 제 1 배선 구조체들(128) 각각의 상면 면적을 합한 면적일 수 있다. 제 2 배선 구조체들(138)의 면적비율은 제 2 배선 구조체들(138) 각각의 상면 면적을 합한 면적일 수 있다.
모서리 영역들(CR) 각각의 상부층(120)과 모서리 영역들(CR) 각각의 하부층(130)은 서로 수직으로 중첩될 수 있다. 모서리들(POT)은 상부 모서리들(POT1, 도 2 참조) 및 하부 모서리들(POT2, 도 2 참조)을 포함할 수 있고, 상부 모서리들(POT1)은 제 1 측면과(SW1)과 제 2 측면(SW2) 및 패키지 기판(100)의 상면(즉, 상부층(120)의 상면)이 서로 만나는 부분들일 수 있고, 하부 모서리들(POT2)은 제 1 측면(SW1)과 제 2 측면(SW2) 및 패키지 기판(100)의 하면(즉, 하부층(130)의 하면)이 서로 만나는 부분들일 수 있다.
모서리 영역들(CR) 각각의 상부층(120)의 총 면적 중의 제 1 배선 구조체들(128)의 면적비율은 모서리 영역들(CR) 각각의 하부층(130)의 총 면적 중의 제 2 배선 구조체들(138)의 면적비율 보다 작을 수 있다. 모서리 영역들(CR)에서의 제 2 배선 구조체들(138)의 면적비율과 모서리 영역들(CR)에서의 제 1 배선 구조체들(128)의 면적비율과 간의 차이는 약 10% 내지 약 50%일 수 있다. 모서리 영역들(CR) 각각의 상부층(120)의 총 면적 중의 제 1 절연막들(122)의 면적비율은 모서리 영역들(CR) 각각의 하부층(130)의 총 면적 중의 제 2 절연막들(132)의 면적비율보다 클 수 있다. 모서리 영역들(CR) 각각에서의 제 1 절연막들(122)의 면적비율이 모서리 영역들(CR) 각각에서의 제 2 절연막들(132)의 면적비율보다 클수록 모서리 영역들(CR) 각각의 상부층(120)의 열팽창 계수는 모서리 영역들(CR) 각각의 하부층(130)의 열팽창 계수보다 클 수 있다.
모서리 영역들(CR) 각각의 상부층(120)의 총 면적 중의 제 1 배선 구조체들(128)의 면적비율은 칩 적층 영역(CSR)의 상부층(120)의 총 면적 중의 제 1 배선 구조체들(128)의 면적비율보다 작을 수 있다. 다시 말해, 모서리 영역들(CR) 각각의 제 1 절연막들(122)의 면적비율은 칩 적층 영역(CSR)의 제 1 절연막들(122)의 총 면적비율보다 클 수 있다.
패키지 기판(100) 상에 반도체 칩(300) 및 칩 적층체들(310)을 부착하는 솔더링 공정 동안에는 패키지 기판(100)이 높은 온도에 의해 팽창되고 솔더링 공정 후에 상온으로 돌아온 패키지 기판(100)은 다시 수축된다. 수축된 후의 패키지 기판(100)은 도 5에 도시된 것과 같이 패키지 기판(100)의 모서리 영역들(CR)이 아래쪽으로 휘어지게 된다. 패키지 기판(100)의 모서리 영역들(CR)이 아래쪽으로 휘어지게 될 경우, 패키지 기판(100)을 보드(1000)에 실장할 때 패키지 기판(100)의 모서리 영역들(CR)이 보드(1000)에 접촉하여 이들 사이에 전기적 단락이 발생될 수 있고 반도체 패키지의 신뢰성에 문제가 발생될 수 있다.
본 발명의 실시예에 따르면, 모서리 영역들(CR) 각각의 상부층(120)에서의 열팽창계수를 모서리 영역들(CR) 각각의 하부층(130)에서의 열팡창계수보다 크게하여 패키지 기판(100)의 모서리 영역들(CR)이 아래로 향하여 휘어지는 것을 방지할 수 있다. 이에 따라, 반도체 패키지(1)를 보드(1000) 상에 실장할 때 패키지 기판(100)과 보드(1000) 사이에 전기적 단락을 방지하여 반도체 패키지의 신뢰성이 보다 향상될 수 있다.
다시 도 2를 참조하면, 반도체 패키지(1)를 보드(1000) 상에 배치할 수 있다. 반도체 패키지(1)는 패키지 기판(100)의 하면 상에 배치된 외부 단자들(350)을 통해 보드(1000) 상에 실장될 수 있다. 외부 단자들(350)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나를 포함할 수 있다. 보드(1000)은 인쇄회로기판(Printed Circuit Board)일 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 6을 참조하면, 평면적 관점에서, 패키지 기판(100)의 모서리 영역들(CR) 각각은 패키지 기판(100)의 제 1 측면(SW1)과 패키지 기판(100)의 제 2 측면(SW2)을 사선으로 가로지르는 선(LN)에 의해 정의될 수 있다. 평면적 관점에서, 모서리 영역들(CR)은 삼각형 형상일 수 있다. 평면적 관점에서, 선(LN)은 제 1 측면(SW1)의 중심(CT1), 인터포저 기판(200)의 모서리(205) 및/또는 몰딩막(330)의 모서리(333)를 접촉하면서 가로지를 수 있다. 선(LN)은 패키지 기판(100)의 제 2 측면(SW2)을 가로지르되 제 2 측면(SW2)의 중심(CT2)을 접촉하지 않을 수 있다. 예를 들어, 선(LN)은 패키지 기판(100)의 모서리(POT)와 제 2 측면(SW2)의 중심(CT2) 사이에 위치하는 제 2 측면(SW2)의 일부를 가로지를 수 있다. 제 1 측면(SW1)과 선(LN) 사이의 제 1 각도(Θ1)는 약 20° 이상 90° 미만일 수 있다. 제 2 측면(SW2)과 선(LN) 사이의 제 2 각도(Θ2)는 약 20° 이상 90° 미만일 수 있다. 제 1 각도(Θ1)와 제 2 각도(Θ2)는 서로 다를 수 있다. 예를 들어, 제 1 각도(Θ1)는 제 2 각도(Θ2) 보다 작을 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 7을 참조하면, 패키지 기판(100)의 모서리 영역들(CR) 각각은 패키지 기판(100)의 제 1 측면(SW1)과 패키지 기판(100)의 제 2 측면(SW2)을 사선으로 가로지르는 선(LN)에 의해 정의될 수 있다. 평면적 관점에서, 모서리 영역들(CR)은 삼각형 형상일 수 있다. 평면적 관점에서, 선(LN)은 제 2 측면(SW2)의 중심(CT2), 인터포저 기판(200)의 모서리(205) 및/또는 몰딩막(330)의 모서리(333)를 접촉하면서 가로지를 수 있다. 선(LN)은 패키지 기판(100)의 제 1 측면(SW1)을 가로지르되 제 1 측면(SW1)의 중심(CT1)을 접촉하지 않을 수 있다. 예를 들어, 선(LN)은 패키지 기판(100)의 모서리(POT)와 제 1 측면(SW1)의 중심(CT1) 사이에 위치하는 제 1 측면(SW1)의 일부를 가로지를 수 있다. 제 1 측면(SW1)과 선(LN) 사이의 제 1 각도(Θ1)는 약 20° 이상 90° 미만일 수 있다. 제 2 측면(SW2)과 선(LN) 사이의 제 2 각도(Θ2)는 약 20° 이상 90° 미만일 수 있다. 제 1 각도(Θ1)와 제 2 각도(Θ2)는 서로 다를 수 있다. 예를 들어, 제 1 각도(Θ1)는 제 2 각도(Θ2) 보다 클 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8을 참조하면, 반도체 패키지(2)는 패키지 기판(100), 인터포저 기판(200), 제 1 단자들(220), 반도체 칩(300), 칩 적층체들(310) 및 제 2 단자들(302)을 포함할 수 있다. 본 발명의 실시예에 있어서, 도 2에 도시된 몰딩막(330)이 생략될 수 있다. 이에 따라, 반도체 칩(300)의 측면들, 칩 적층체들(310)의 측면들, 및 제 2 단자들(302)의 측면들이 공기중에 노출될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9를 참조하면, 반도체 패키지(3)는 패키지 기판(100), 반도체 칩(300), 칩 적층체들(310) 및 제 2 단자들(302)을 포함할 수 있다. 본 발명의 실시예에 있어서, 도 2에 도시된 인터포저 기판(200) 및 제 1 단자들(220)이 생략될 수 있다. 반도체 칩(300) 및 칩 적층체들(310)은 패키지 기판(100)의 칩 적층 영역(CSR) 상에 직접 실장될 수 있다. 제 2 단자들(302)은 패키지 기판(100)의 상면과 직접 접촉할 수 있고, 칩 적층체들(310)의 칩 단자들(323)은 패키지 기판(100)의 상면과 직접 접촉할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10을 참조하면, 반도체 패키지(4)는 패키지 기판(100), 제 1 반도체 칩들(500), 제 1 단자들(502), 제 2 반도체 칩들(510), 및 제 2 단자들(512)을 포함할 수 있다. 제 1 반도체 칩들(500)은 패키지 기판(100)의 칩 적층 영역(CSR) 상에 배치될 수 있다. 제 1 반도체 칩들(500)은 패키지 기판(100)의 상면 상에서 일정 간격으로 이격되어 배치될 수 있다. 제 1 반도체 칩들(500)은 LSI (large scale integration), 로직 회로, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, ReRAM, HBM(high bandwidth memory), HMC(hybrid memory cubic) 등과 같은 메모리 소자, MEMS(microelectromechanical system) 소자, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 중에서 선택되는 하나일 수 있다. 관통 비아들(504)이 제 1 반도체 칩들(500)을 관통하며 배치될 수 있다. 관통 비아들(504)은 도전 물질(예를 들어, 텅스텐, 구리, 알루미늄, 실리콘)을 포함할 수 있ㄷ. 제 1 단자들(502)이 제 1 반도체 칩들(500)과 패키지 기판(100) 사이에 배치될 수 있다. 제 1 단자들(502)은 제 1 반도체 칩들(500)과 패키지 기판(100) 사이를 전기적으로 연결할 수 있다. 제 1 단자들(502)은 관통 비아들(504)과 전기적으로 연결될 수 있다. 제 1 단자들(502)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나를 포함할 수 있다.
제 2 반도체 칩들(510)이 제 1 반도체 칩들(500) 상에 배치될 수 있다. 제 2 반도체 칩들(510)은 LSI (large scale integration), 로직 회로, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, ReRAM, HBM(high bandwidth memory), HMC(hybrid memory cubic) 등과 같은 메모리 소자, MEMS(microelectromechanical system) 소자, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 중에서 선택되는 하나일 수 있다. 제 2 단자들(512)이 제 1 반도체 칩들(500)과 제 2 반도체 칩들(510) 사이에 배치될 수 있다. 제 2 단자들(512)은 관통 비아들(504)과 전기적으로 연결될 수 있다. 제 2 단자들(512)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 모서리 영역들을 포함하는 패키지 기판; 및
    상기 패키지 기판 상의 제 1 반도체 칩을 포함하되
    상기 패키지 기판은:
    코어층;
    상기 코어층의 제 1 면 상의 제 1 배선 구조체들 및 제 1 절연막들을 포함하는 상부층; 및
    상기 코어층의 상기 제 1 면에 대향하는 제 2 면 상의 제 2 배선 구조체들 및 제 2 절연막들을 포함하는 하부층을 더 포함하되,
    상기 모서리 영역들 각각의 상기 상부층에서 상기 제 1 배선 구조체들의 면적비율은, 상기 모서리 영역들 각각의 상기 하부층에서 상기 제 2 배선 구조체들의 면적비율보다 작은 반도체 패키지.
  2. 제 1 항에 있어서,
    평면적 관점에서, 상기 모서리 영역들 각각은 삼각형 형상인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 패키지 기판은 제 1 방향과 평행하는 제 1 측면 및 상기 제 1 방향에 교차하는 제 2 방향과 평행하는 제 2 측면을 더 포함하되,
    상기 모서리 영역들 각각은 상기 제 1 측면과 상기 제 2 측면을 가로지르는 선에 의해서 정의되고,
    상기 모서리 영역들 각각은 상기 제 1 측면과 상기 제 2 측면이 만나는 상기 패키지 기판의 모서리를 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 선과 상기 제 1 측면 사이의 제 1 각도는 상기 선과 상기 제 2 측면 사이의 제 2 각도와 동일한 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 선과 상기 제 1 측면 사이의 제 1 각도는 상기 선과 상기 제 2 측면 사이의 제 2 각도와 다른 반도체 패키지.
  6. 제 3 항에 있어서,
    상기 선은 상기 제 1 측면의 중심과 상기 제 2 측면의 중심 중 어느 하나를 가로지르는 반도체 패키지.
  7. 제 3 항에 있어서,
    상기 선은 상기 제 1 측면의 중심과 상기 모서리 사이의 상기 제 1 측면의 일부를 가로지르고,
    상기 선은 상기 제 2 측면의 중심과 상기 모서리 사이의 상기 제 2 측면의 일부를 가로지르는 반도체 패키지.
  8. 코어층;
    상기 코어층의 제 1 면 상에 배치되고, 제 1 모서리 영역들을 포함하는 상부층; 및
    상기 코어층의 상기 제 1 면에 대향하는 제 2 면 상에 배치되고, 제 2 모서리 영역들을 포함하는 하부층을 포함하되,
    상기 상부층은 복수 개의 제 1 절연막들과 복수 개의 제 1 배선 구조체들을 더 포함하고,
    상기 하부층은 복수 개의 제 2 절연막들과 복수 개의 제 2 배선 구조체들을 더 포함하되,
    상기 제 1 모서리 영역들 각각의 상기 상부층에서 상기 제 1 배선 구조체들의 면적비율과, 상기 제 2 모서리 영역들 각각의 상기 하부층에서 상기 제 2 배선 구조체들의 면적비율 간의 차이는 10% 내지 50%인 패키지 기판.
  9. 제 8 항에 있어서,
    상기 제 1 모서리 영역들은 상기 제 2 모서리 영역들과 서로 수직으로 중첩하는 패키지 기판.
  10. 제 8 항에 있어서,
    평면적 관점에서, 상기 제 1 모서리 영역들 각각은 상기 상부층의 각 모서리들을 포함하는 삼각형 형상이고,
    평면적 관점에서, 상기 제 2 모서리 영역들은 각각은 상기 하부층의 각 모서리들을 포함하는 삼각형 형상인 패키지 기판.

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