WO2022244266A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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一行 満倉
正也 鳥羽
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昭和電工マテリアルズ株式会社
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Definitions

  • the present disclosure relates to a method for manufacturing a semiconductor device, including a method for laminating wiring layers, and a semiconductor device. More particularly, the present invention relates to a semiconductor device manufacturing method and a semiconductor device that are useful for efficiently manufacturing a semiconductor device with high demands for miniaturization and high density at low cost.
  • Patent Document 1 discloses a configuration in which chips with different performance are mounted together in one package for the purpose of increasing the density and performance of a semiconductor package. In this form, cost-effective, high-density interconnect technology between chips becomes important.
  • Patent Document 4 a method of manufacturing a solid-state imaging device by stacking semiconductor chips having different functions by CuCu bonding has been proposed (see Patent Document 4, for example).
  • Non-Patent Document 1 it has been proposed to stack semiconductor chips on a build-up substrate, a wafer level package substrate, a fan-out type package substrate, an interposer substrate, and the like.
  • the wiring width is expanded through a plurality of rewiring layers, bumps or pads are formed on the wiring, and the solder is melted by heating and/or pressure to stack the semiconductor chips. is being studied (see, for example, Non-Patent Document 1).
  • the present disclosure has been made in order to solve the above-described problems. It is an object of the present invention to provide a method for manufacturing a semiconductor device, and a semiconductor device, by which a semiconductor device having wiring layers of high density can be manufactured with a high yield.
  • the present disclosure relates to a method of manufacturing a semiconductor device.
  • This manufacturing method includes steps of forming a first organic insulating layer having a groove on a substrate, and forming a conductive layer made of a conductive material on the first organic insulating layer so as to fill the groove with the conductive material. and a first wiring structure having a first wiring layer including a conductive material filled in the trench by removing a portion of the conductive layer on the first organic insulating layer, and the first organic insulating layer. and a second wiring having a second wiring layer including a second organic insulating layer and a conductive material exposed from the surface and filled in a groove provided in the second organic insulating layer.
  • a step of providing a structure and a step of aligning the first wiring layer and the second wiring layer so that they correspond to each other, and pressing and laminating the first wiring structure and the second wiring structure, and a stacking step in which each wiring of the first wiring layer and each wiring of the second wiring layer are joined, and the first organic insulating layer and the second organic insulating layer are joined.
  • the wiring layer of the semiconductor device is formed by joining the first wiring layer and the second wiring layer formed by filling the groove with the conductive material.
  • semiconductor devices having fine and high-density wiring layers can be manufactured with a high yield.
  • a second barrier metal film is provided on at least the side surfaces of the trench of the second organic insulating layer, similarly to the first organic insulating layer. Further, in the stacking step, the first barrier metal film on the side surface of the trench of the first organic insulating layer and the second barrier metal film on the side surface of the trench of the second organic insulating layer are misaligned in the direction crossing the side surface. is preferably 50% or less of the thickness of the first barrier metal film.
  • the first barrier metal film and the second barrier metal film allow a conductive material (for example, copper) can be prevented from diffusing more reliably, and in particular, it is possible to prevent the diffusion of a conductive material from the junction between the first barrier metal film and the second barrier metal film.
  • a conductive material for example, copper
  • the surface roughness of the first wiring layer of the first wiring structure is 0.05 ⁇ m or less on the first organic insulating layer. may be removed by polishing. In this case, the bonding between the first wiring layer and the second wiring layer can be performed more reliably, and the wiring layers in the semiconductor device can function more appropriately.
  • the surface roughness of the second wiring layer of the second wiring structure may be 0.05 ⁇ m or less. In this case, the bonding between the first wiring layer and the second wiring layer can be performed more reliably, and the wiring layers in the semiconductor device can function more appropriately.
  • the melt viscosity at 250° C. of the organic material constituting at least one of the first organic insulating layer and the second organic insulating layer is 1 kPa ⁇ s or more and 1 MPa ⁇ s or less. good. In this case, it is possible to more reliably bond the first organic insulating layer and the second organic insulating layer. More specifically, when the melt viscosity of the organic insulating material is less than 1 kPa ⁇ s, the ductility of the organic insulating layer prevents the first wiring layer from being removed when the portion of the conductive layer on the first organic insulating layer is removed.
  • the melt viscosity of the organic insulating material is set to 1 kPa ⁇ s or more.
  • the melt viscosity of the organic insulating material is higher than 1 MPa s, it is necessary to raise the heating temperature when bonding the organic insulating layers, which may reduce productivity.
  • the melt viscosity of the insulating material is 1 MPa ⁇ s or less, the temperature at which the organic insulating layers are bonded can be reduced, and the productivity can be improved accordingly.
  • the melt viscosity at 250° C. of the material constituting at least one of the first organic insulating layer and the second organic insulating layer is preferably 3 kPa ⁇ s or more.
  • the melt viscosity at 250° C. of the organic material constituting at least one (preferably both) of the first organic insulating layer and the second organic insulating layer is more preferably 5 kPa ⁇ s or more and 0.5 MPa ⁇ s or less. is.
  • the conductive layer may be removed by polishing.
  • the conductive layer due to the difference in the coefficient of thermal expansion between the organic resin material forming the organic insulating layer and the metal material forming the wiring layer, it is difficult to bond the first wiring structure and the second wiring structure together. By suppressing the formation of unevenness on the surface, it is possible to stack the first wiring structure and the second wiring structure more reliably.
  • the step of forming the first organic insulating layer may include the step of forming a groove on the first organic insulating layer.
  • the photosensitive material is placed on the substrate, and the photosensitive material is exposed and developed to form a first organic insulating layer having grooves, finer grooves, that is, each wiring of the first wiring layer is produced. This makes it possible to promote miniaturization and higher density of wiring layers.
  • the line width of each wiring of the first wiring layer may be 2 ⁇ m or less, and the thickness of each wiring of the first wiring layer may be 1 ⁇ m or less. In this case, it is possible to form a finer and denser wiring layer.
  • the first semiconductor element may be arranged on the surface of the substrate on the side opposite to the first organic insulating layer in the first wiring structure, or in the substrate.
  • a second semiconductor element may be arranged on the second organic insulating layer and on the side opposite to the second wiring layer in the body or in the second organic insulating layer, and the first wiring layer and the second wiring layer
  • the first semiconductor element may be electrically connected to the second semiconductor element by the wiring layer to which the are bonded. In this case, it is possible to directly or substantially directly connect the first semiconductor element and the second semiconductor element by a fine wiring layer.
  • the semiconductor element referred to here can include at least a semiconductor chip and a semiconductor wafer.
  • This semiconductor device includes a first wiring structure including a substrate, a first organic insulating layer provided on the substrate and having a first groove, and a first wiring layer composed of a conductive material filled in the first groove. and a second wiring structure including a second organic insulating layer having a second groove, and a second wiring layer composed of a conductive material filled in the second groove.
  • the first wiring structure is laminated on the second wiring structure such that the first wiring layer and the second wiring layer are bonded together and the first organic insulating layer and the second organic insulating layer are bonded together.
  • the wiring layer is formed from the first wiring layer and the second wiring layer, a semiconductor device having fine and high-density wiring layers can be manufactured with a high yield in the same manner as described above. .
  • FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor package.
  • 2 is a cross-sectional view showing a wiring member in the semiconductor package shown in FIG. 1.
  • FIG. (a) to (d) of FIG. 3 are cross-sectional views schematically showing a process of forming a wiring member according to an embodiment of the present disclosure.
  • (a) to (d) of FIG. 4 are cross-sectional views schematically showing a process of forming a wiring member according to an embodiment of the present disclosure.
  • (a) and (b) of FIG. 5 are cross-sectional views schematically showing a process of forming a wiring member according to an embodiment of the present disclosure.
  • FIG. 6 is a cross-sectional view schematically showing a process of forming a wiring member according to an embodiment of the present disclosure.
  • the substrate 10 is, for example, a sealing body formed by sealing the semiconductor chips 20C and 20D and the electrodes 11 and 12 with an insulating material 13.
  • the semiconductor chips 20C and 20D within the substrate 10 may be connectable to an external device via electrodes exposed from the insulating material 13 .
  • the semiconductor chips 20C and 20D function, for example, as conductive paths for electrically connecting the wiring member 30 and an external device to each other.
  • the insulating material 13 is, for example, a curable resin having insulating properties.
  • the wiring member 30 is an organic substrate that supports a semiconductor chip or the like.
  • a substrate manufactured by thermally curing a sealing material, or a substrate in which a chip is sealed or embedded may be used.
  • the shape of the wiring member 30 corresponds to the shape of the substrate 10A, which will be described later, and may be wafer-like (substantially circular in plan view) or panel-like (substantially rectangular in plan view).
  • the thermal expansion coefficient of the wiring member 30 is preferably, for example, 40 ppm/° C. or less from the viewpoint of suppressing warpage. From the viewpoint of insulation reliability of the wiring member 30, the thermal expansion coefficient is preferably 20 ppm/° C. or less.
  • the wiring member 30 is provided on the substrate 10A.
  • the substrate 10A is a support that supports the wiring member 30.
  • the shape of the substrate 10A in plan view is, for example, circular or rectangular.
  • substrate 10 has a diameter of, for example, 200 mm to 450 mm.
  • one side of the substrate 10 is, for example, 300 mm to 700 mm.
  • the substrate 10A is, for example, a silicon substrate, a glass substrate, or a peelable copper foil.
  • the substrate 10A may be, for example, a build-up substrate, a wafer level package substrate, a coreless substrate, a substrate manufactured by thermosetting a sealing material, or a substrate in which a chip is sealed or embedded.
  • FIG. 1 illustrates the configuration (substrate 10) in which the semiconductor chips 20C and 20D are embedded in the substrate 10A, the substrate 10A may have other configurations.
  • a temporary fixing layer (not shown) for temporarily fixing the substrate 10A and the wiring member 30 may be provided.
  • the substrate 10A can be easily separated from the wiring member 30 by removing the temporary fixing layer.
  • the peelable copper foil is a laminate in which a support, a release layer, and a copper foil are layered in order.
  • the support corresponds to the substrate 10A
  • the copper foil corresponds to the material of the part of the copper wiring included in the through wiring 33 .
  • the wiring member 30 includes an organic insulating laminate 31 including a plurality of organic insulating layers, a plurality of wirings 32 arranged in the organic insulating laminate 31, and a through wiring 33 passing through the organic insulating laminate 31. and a surface wiring 34 formed on the surface of the organic insulating laminate 31 and its vicinity.
  • a wiring layer of the wiring member 30 is formed from the plurality of wirings 32 .
  • This wiring layer may include a through wiring 33 and a surface wiring 34 , and the through wiring 33 may be electrically connected to any one of the plurality of wirings 32 .
  • the organic insulating laminate 31 includes a first insulating layer 35 (first organic insulating layer), a second insulating layer 36 (first organic insulating layer), a third insulating layer 37 (second organic insulating layer), and a fourth insulating layer 37 (second organic insulating layer).
  • An insulating layer 38 (second organic insulating layer) is provided.
  • a first insulating layer 35 to a fourth insulating layer 38 are laminated on the substrate 10A in this order.
  • the organic insulating laminate 31 has an opening portion H in which a through wiring 33 is provided and a groove portion T in which each wiring 32 is provided.
  • the first insulating layer 35 and the second insulating layer 36 have an opening Ha in which a part 33 of the through wiring 33 is provided.
  • a plurality of grooves T are provided in the second insulating layer 36 and the third insulating layer 37 so as to be sandwiched between the first insulating layer 35 and the fourth insulating layer 46 .
  • Each groove T has a substantially rectangular shape in a cross section along a direction orthogonal to the extending direction of the groove T. As shown in FIG. That is, each groove T has a bottom surface formed by the surface of the first insulating layer 35 , side surfaces extending from the bottom surface to the fourth insulating layer 38 , and a top surface formed by the rear surface of the fourth insulating layer 38 .
  • the plurality of grooves T have a predetermined line width L (horizontal width) and space width S. As shown in FIG.
  • Each of the line width L and the space width S is, for example, 0.5 ⁇ m to 10 ⁇ m, preferably 0.5 ⁇ m to 5 ⁇ m, more preferably 2 ⁇ m to 5 ⁇ m. From the viewpoint of realizing high-density transmission of the wiring member 30, the line width L is preferably 1 ⁇ m to 5 ⁇ m.
  • the line width L and the space width S may be set to be the same as each other, or may be set to be different from each other.
  • the line width L corresponds to the width of the groove T in the direction orthogonal to the extending direction of the groove T (the width L in FIG. 2).
  • the space width S corresponds to the distance between adjacent grooves T (width S in FIG. 2).
  • the depth of the trench T corresponds to, for example, the total thickness of the second insulating layer 36 and the third insulating layer 37 .
  • the cross-sectional shape of the groove portion T is not limited to a substantially rectangular shape, and may be another shape (for example, a substantially semicircular shape).
  • the surface roughness of the inner surface of each groove T is preferably 0.01 ⁇ m to 0.1 ⁇ m. When this surface roughness is 0.01 ⁇ m or more, the object (conductive material ) and good temperature cycle resistance.
  • temperature cycle resistance means resistance to volume change, performance deterioration, breakage, etc. due to temperature change.
  • the surface roughness is 0.1 ⁇ m or less, the short circuit of the wiring 32 made of a conductive material tends to be suppressed and the high frequency characteristics of the wiring 32 can be improved.
  • the surface roughness of the inner surface of the groove T is calculated, for example, by observing the cross section of the groove T with an electron microscope. The above surface roughness is the arithmetic mean roughness (Ra) specified in JIS B 0601 2001, and all "surface roughness” below shall be referred to as "surface roughness Ra”.
  • the storage elastic modulus of the first insulating layer 35, the second insulating layer 36, the third insulating layer 37 and the fourth insulating layer 38 (hereinafter sometimes abbreviated as "each insulating layer 35 to 38") at room temperature is, for example, 500 MPa. ⁇ 1000 GPa.
  • the "room temperature” referred to here indicates about 25°C.
  • the storage elastic modulus is 500 MPa or more, stretching of the insulating layers 35 to 38 can be suppressed.
  • the storage elastic modulus is 10 GPa or less, for example, it is possible to prevent the grinding blade from being damaged, and as a result, it is possible to suppress the surface of the second insulating layer 36 and the like from becoming excessively rough.
  • the melt viscosity at 250° C. of the organic material forming each of the insulating layers 35 to 38 is preferably 1 kPa ⁇ s or more and 1 MPa ⁇ s or less. In this case, it is possible to more reliably bond the second insulating layer 36 and the third insulating layer 37 in the manufacturing method described later. More specifically, when the melt viscosity of the organic insulating material is less than 1 kPa ⁇ s, when the conductive layer portion on the second insulating layer 36 is removed, the wiring 32 (32a) is removed due to the ductility of the organic insulating layer. Although there is a possibility of contamination, such contamination can be prevented by setting the melt viscosity of the organic insulating material to 1 kPa ⁇ s or more.
  • melt viscosity of the organic insulating material when the melt viscosity of the organic insulating material is higher than 1 MPa ⁇ s, it is necessary to raise the heating temperature when bonding the insulating layers 36 and 37 together, which may reduce productivity. Since the melt viscosity of the organic insulating material is 1 MPa ⁇ s or less, the temperature at which the insulating layers 36 and 37 are bonded can be reduced, and the productivity can be improved accordingly.
  • the melt viscosity at 250° C. of the material constituting the second insulating layer 36 and the third insulating layer 37 is preferably 3 kPa ⁇ s or more. In this case, the flow of the resin during bonding is further suppressed. be able to.
  • the melt viscosity of the organic insulating material at 250° C. is preferably 5 kPa ⁇ s or more, in which case stress due to cure shrinkage can be suppressed.
  • the melt viscosity at 250° C. of the organic material constituting the second insulating layer 36 and the third insulating layer 37 is preferably 0.8 MPa ⁇ s or less, in which case formation of voids after bonding is suppressed. can do.
  • the melt viscosity of the organic material at 250° C. is preferably 0.5 MPa ⁇ s or less. In this case, the second insulating layer 36 and the third insulating layer 37 can be bonded at a low temperature. Therefore, the melt viscosity at 250° C. of the organic material forming the second insulating layer 36 and the third insulating layer 37 is more preferably 5 kPa ⁇ s or more and 0.5 MPa ⁇ s or less.
  • each insulating layer 35 to 38 is, for example, 0.5 ⁇ m to 10 ⁇ m. Since each insulating layer 35 to 38 has a thickness of 0.5 ⁇ m or more, each insulating layer 35 to 38 contributes to stress relaxation in the organic insulating laminate 31, and the temperature cycle resistance of the organic insulating laminate 31 is improved. can. Since each of the insulating layers 35 to 38 has a thickness of 10 ⁇ m or less, warping of the organic insulating laminate 31 can be suppressed, and wiring can be easily performed, for example, when the second insulating layer 36 or the third insulating layer 37 is ground. etc. can be exposed. From the viewpoint of forming the wiring 32 with a width of 3 ⁇ m or less by performing exposure and development, the thickness of the second insulating layer 36 and the third insulating layer 37 is preferably 7 ⁇ m or less.
  • Each insulating layer 35 to 38 may be made of a cured product of a photosensitive resin composition. From the viewpoint of the flatness of these layers and the manufacturing cost, it is preferable to use materials (film-like organic insulating materials) that have been formed into films in advance for forming these layers. In this case, for example, even if the surface roughness of the substrate 10A is 300 ⁇ m or more, a layer with a sufficiently small surface roughness value can be formed. It is preferable that the film-like organic insulating material can be laminated at 40.degree. C. to 120.degree. By setting the temperature at which lamination is possible to 40° C.
  • the coefficient of thermal expansion of each of the insulating layers 35 to 38 after curing is, for example, 80 ppm/° C. or less from the viewpoint of suppressing warping of the organic insulating laminate 31 .
  • the thermal expansion coefficient of the insulating layers 35 to 38 after curing is preferably 70 ppm/° C. or less.
  • the thermal expansion coefficient of the insulating layers 35 to 38 after curing is more preferably 20 ppm/° C. or more.
  • Examples of the photosensitive resin composition for forming the insulation layers 35 to 38 include compositions containing at least a photoacid generator and a compound having a tertiary amino group or a nitrogen-containing heterocycle.
  • the composition further contains an alkali-soluble resin.
  • Such a photosensitive resin composition can be prepared as either a negative type or a positive type.
  • the photoacid generator is not particularly limited as long as it is a compound that generates an acid upon irradiation with light. From the viewpoint of efficient acid generation, the photoacid generator is preferably, for example, an onium salt compound or a sulfonimide compound.
  • Onium salt compounds include, for example, iodonium salts and sulfonium salts.
  • diaryliodonium salts such as diphenyliodonium trifluoromethanesulfonate, diphenyliodonium p-toluenesulfonate, diphenyliodonium hexafluoroantimonate, diphenyliodonium hexafluorophosphate, diphenyliodonium tetrafluoroborate, triphenylsulfonium trifluoromethanesulfonate, tri Phenylsulfonium p-toluenesulfonate, triarylsulfonium salts such as triphenylsulfonium hexafluoroantimonate, 4-tert-butylphenyl-diphenylsulfonium p-toluenesulfonate, 4,7-di-n-butoxynaphthyltetrahydrothiophenium trifluoro and romethane
  • sulfonimide compounds include N-(trifluoromethylsulfonyloxy)succinimide, N-(trifluoromethylsulfonyloxy)phthalimide, N-(trifluoromethylsulfonyloxy)diphenylmaleimide, N-(trifluoromethylsulfonyloxy) oxy)bicyclo[2.2.1]hept-5-ene-2,3-dicarboximide, N-(trifluoromethylsulfonyloxy)naphthalimide, N-(p-toluenesulfonyloxy)-1,8- naphthalimide, N-(10-camphorsulfonyloxy)-1,8-naphthalimide and the like.
  • a compound having a trifluoromethanesulfonate group, a hexafluoroantimonate group, a hexafluorophosphate group, or a tetrafluoroborate group may be used as the photoacid generator.
  • Examples of compounds having a phenolic hydroxyl group include phenol/formaldehyde condensed novolak resins, cresol/formaldehyde condensed novolac resins, phenol-naphthol/formaldehyde condensed novolak resins, polyhydroxystyrene and polymers thereof, phenol-xylylene glycol condensed resins, cresol- Examples include xylylene glycol condensed resins, phenol-dicyclopentadiene condensed resins, and the like.
  • the plurality of wirings 32 are provided in the corresponding grooves T as described above and function as conductive paths inside the wiring member 30 . Therefore, the width of the wiring 32 substantially matches the line width L of the trench T, and the interval between adjacent wirings 32 substantially matches the space width S of the trench T. As shown in FIG. From the viewpoint of satisfactorily functioning as a conductive path, the wiring 32 preferably contains a highly conductive metal material. Metallic materials with high electrical conductivity are, for example, copper, aluminum or silver. These metal materials tend to diffuse into the organic insulating laminate 31 when heated. From the viewpoint of conductivity and cost, the metal material included in the wiring 32 is preferably copper.
  • the wiring 32 is preferably covered with a barrier metal film 39 for suppressing diffusion of the metal material constituting the wiring 32 into the organic insulating laminate 31 .
  • the barrier metal film 39 consists of a first barrier metal film 39a provided between the wiring 32 (wiring 32a) and the first insulating layer 35 and the second insulating layer 36, the wiring 32 (wiring 32b) and the third insulating layer 37. and a second barrier metal film 39b provided between it and the fourth insulating layer 38 (see FIG. 6).
  • the first barrier metal film 39 a is provided so as to separate the wiring 32 (wiring 32 a ) from the first insulating layer 35 and the second insulating layer 36 , and blocks part of the side surface and the bottom surface of the wiring 32 .
  • the second barrier metal film 39b is provided so as to separate the wiring 32 (wiring 32b) from the third insulating layer 37 and the fourth insulating layer 38, and closes the remaining side surfaces and the top surface of the wiring 32. As shown in FIG.
  • the barrier metal film 39 composed of the first barrier metal film 39a and the second barrier metal film 39b is made of a metal material that is difficult to diffuse into the organic insulating layer, such as titanium, nickel, palladium, chromium, tantalum, tungsten, and gold. contains at least one of From the viewpoint of adhesion to the inner surface of the trench T, the barrier metal film 39 is preferably a titanium film or an alloy film containing titanium. From the viewpoint of forming the barrier metal film 39 by sputtering, the barrier metal film 39 is a titanium film, a tantalum film, a tungsten film, a chromium film, or an alloy film containing at least one of titanium, tantalum, tungsten, and chromium. Preferably.
  • the surface wiring 34 is wiring for electrically connecting the semiconductor chips 20A and 20B mounted on the wiring member 30, for example. Therefore, both ends of the surface wiring 34 are exposed from the wiring member 30, and the surface wiring 34 other than the both ends is embedded in the wiring member 30 (more specifically, the fourth insulating layer 38). there is therefore, the fourth insulating layer 38 may include two or more organic insulating layers. Note that the surface wiring 34 may not be formed.
  • the manufacturing method according to the present embodiment includes (A) a step of forming a first organic insulating layer having a groove on a substrate, and (B) a first barrier layer formed on the bottom and side surfaces of the groove of the first organic insulating layer. (C) forming a conductive layer made of a conductive material on the first organic insulating layer so as to fill the groove with the conductive material; and (D) on the first organic insulating layer.
  • a metal layer 33a is formed on the substrate 10A.
  • the metal layer 33a is formed by patterning a metal film formed on the substrate 10A.
  • the metal layer 33a is formed by, for example, a coating method, a physical vapor deposition method (PVD method) such as vacuum deposition or sputtering, a printing method or a spray method using a metal paste, or various plating methods.
  • PVD method physical vapor deposition method
  • a copper foil can be used as the metal film.
  • the metal layer 33 a constitutes a portion (lower portion) of the through wiring 33 .
  • the temporary fixing layer is made of, for example, polyimide, polybenzoxazole, silicon, a resin containing a non-polar component such as fluorine, or heated. Alternatively, it contains a resin containing a component that expands or foams in volume by UV (ultraviolet rays), a resin containing a component that undergoes a cross-linking reaction by heating or by UV, or a resin that generates heat when irradiated with light.
  • Methods for forming the temporary fixing layer include, for example, spin coating, spray coating, and lamination.
  • the temporary fixing layer be easily peeled off by an external stimulus such as light or heat. From the viewpoint that the temporary fixing layer can be peeled off so as not to remain on the wiring member 30 to be manufactured later, the temporary fixing layer most preferably contains a resin that expands in volume by heat treatment.
  • the metal layer 33a may be made of peelable copper foil.
  • the substrate 10A corresponds to the support of the peelable copper foil
  • the temporary fixing layer corresponds to the release layer of the peelable copper foil.
  • a first photosensitive resin layer 35A made of a negative photosensitive resin composition is formed on the substrate 10A so as to cover the metal layer 33a.
  • a photomask is placed on the first photosensitive resin layer 35A, and the first photosensitive resin layer 35A is exposed except for the area that will become the opening H.
  • a photomask is placed on the first photosensitive resin layer 35A, and the first photosensitive resin layer 35A is exposed except for the area that will become the opening H.
  • an exposed portion 35a and an unexposed portion 35b are formed in the first photosensitive resin layer 35A.
  • a known projection exposure method, contact exposure method, direct drawing exposure method, or the like can be used as a known projection exposure method, contact exposure method, direct drawing exposure method, or the like.
  • a second photosensitive resin layer 36A is formed on the surface of the first photosensitive resin layer 35A after exposure processing.
  • the thickness of the second photosensitive resin layer 36A is, for example, 7 ⁇ m or less.
  • a photomask is placed on the second photosensitive resin layer 36A, and the second photosensitive resin layer 36A is exposed except for the regions that will become the openings H and the grooves T.
  • an exposed portion 36a and an unexposed portion 36b are formed in the second photosensitive resin layer 36A.
  • a known projection exposure method, contact exposure method, direct drawing exposure method, or the like can be used as a method for exposing the second photosensitive resin layer 36A.
  • the first photosensitive resin layer 35A and the second photosensitive resin layer 36A are formed as shown in FIG.
  • An opening portion Ha is formed through the photosensitive resin layer 36A, and a groove portion Ta (first groove portion) whose bottom surface is the surface of the first photosensitive resin layer 35A is formed in the second photosensitive resin layer 36A.
  • an alkaline aqueous solution such as sodium carbonate or TMAH
  • an organic solvent such as PGMEA, PGME, or cyclopentanone
  • the developed first photosensitive resin layer 35A and the second photosensitive resin layer 36A are cured by heating.
  • the heating temperature is set to 100 to 200° C.
  • the heating time is set to 30 minutes to 3 hours.
  • the first photosensitive resin layer 35A and the second photosensitive resin layer 36A become the first insulating layer 35 and the second insulating layer 36, as shown in (c) of FIG.
  • the first barrier metal film is formed by applying a paste containing metal particles such as nickel or palladium to the surface of the second insulating layer 36 and the inner surfaces of the opening Ha and the groove Ta, followed by sintering. Form 39a.
  • a metal layer 32A is formed on the first barrier metal film 39a so as to fill the opening Ha and the trench Ta.
  • the metal layer 32A is formed by, for example, a method using a metal paste or a plating method using the first barrier metal film 39a as a seed layer.
  • the thickness of the metal layer 32A is preferably 0.5 to 3 times the total thickness of the first insulating layer 35 and the second insulating layer 36 .
  • the thickness of the metal layer 32A is three times or less, the metal layer 32A tends to be less warped and adheres well to the second insulating layer 36 .
  • the second insulating layer 36 is exposed by removing the metal layer 32A and the first barrier metal film 39a on the second insulating layer 36. Then, as shown in FIG. As a result, the wiring 33A is formed by filling the metal in the opening Ha. Further, the wiring 32a is formed by filling the trench Ta with a metal that is a conductive material. After removing the metal layer 32A and the first barrier metal film 39a, the surface of the second insulating layer 36 may be planarized. In this case, CMP or fly-cut method may be adopted.
  • the slurry contains, for example, a slurry containing alumina, which is generally used for polishing resin, and hydrogen peroxide and silica, which are used for polishing the first barrier metal film 39a.
  • a slurry and a slurry containing hydrogen peroxide and ammonium persulfate used for polishing the metal layer 32A can be used. From the viewpoint of reducing the cost and controlling the surface roughness Ra of the second insulating layer 36 and the wirings 32a and 33A to 0.01 ⁇ m to 1 ⁇ m (more preferably 0.05 ⁇ m or less), a slurry containing alumina is used.
  • the second insulating layer 36, the first barrier metal film 39a, the metal layer 32A (wiring 32a), and the wiring 33A It is preferable to grind the second insulating layer 36, the first barrier metal film 39a, the metal layer 32A (wiring 32a), and the wiring 33A. Further, when the second insulating layer 36, the first barrier metal film 39a and the metal layer 32A (wirings 32a and 33A) are planarized at the same time, dishing occurs in the wirings 32a and 33A due to the difference in the polishing rate, resulting in the second insulating layer 36a and 32A. The flatness of the surface including the layer 36 and the wiring 32a33A tends to be greatly impaired.
  • the multilayered first wiring structure 30A shown in FIG. 5(b) can be formed on the substrate 10A.
  • the first wiring structure 30A shown in FIG. 5(b) can be manufactured by a simpler process than conventional wiring layers having a multi-layer structure.
  • the second wiring structure 30B is first formed by the same process as the first wiring structure 30A formed by the process described above.
  • the second wiring structure 30B includes, for example, a third insulating layer 37, a fourth insulating layer 38, a wiring 32b that is the remainder of the wiring 32, a wiring 33B that is the remainder of the through wiring 33, a surface wiring 34, and a second barrier metal film. 39b.
  • the wiring 32b and the second barrier metal film 39b (second barrier metal film) are formed in the trench Tb.
  • the second wiring structure 30B may be manufactured by the same manufacturing process as that of the first wiring structure 30A described above, or may be manufactured by another process.
  • the third insulating layer 37 and the fourth insulating layer 38 may be made of the same material as the first insulating layer 35 and the second insulating layer 36, as described above, and the wirings 32b and 33B are the wirings 32a and 32a. It may be constructed from a material similar to 33A.
  • a wiring layer (second wiring layer) in the second wiring structure 30B is formed from the plurality of wirings 32b. This wiring layer may include the wiring 33B and the surface wiring 34 .
  • the second wiring structure 30B may or may not have a substrate corresponding to the substrate 10A, or may have it during fabrication and may be peeled off in the middle. Also, in the second wiring structure 30B, a semiconductor chip or the like may be mounted on the surface of the fourth insulating layer 38 opposite to the surface of the third insulating layer 37 (or in the fourth insulating layer 38).
  • each wiring 32a formed on the surface side of the first wiring structure 30A and the wirings 32a formed on the surface side of the second wiring structure 30B are formed. Alignment is performed so that the wirings 32b thus formed correspond to each other, and the wirings 33A of the first wiring structure 30A and the wirings 33B of the second wiring structure 30B are also aligned.
  • the second wiring structure 30B is moved relatively toward the first wiring structure 30A, and laminated while being pressed. During this lamination, the first wiring structure 30A and the second wiring structure 30B may be laminated while being heated and pressurized.
  • the heating temperature in this case is, for example, 25°C to 300°C.
  • the wirings 32a of the first wiring structure 30A and the wirings 32b of the second wiring structure 30B are joined to form the wirings 32, and the wirings 33A of the first wiring structure 30A are connected.
  • Each wiring 33B of the second wiring structure 30B is joined to form the through wiring 33 .
  • the first barrier metal film 39a positioned outside each wiring 32a and the second barrier metal film 39b positioned outside each wiring 32b are also aligned and joined together to form the barrier metal film 39.
  • Each barrier metal film 39 covers the entire outer side of each wiring 32 and prevents the material forming the wiring 32 from diffusing into the organic insulating layer.
  • wiring is performed so that the horizontal positional displacement when bonding the first barrier metal film 39a and the second barrier metal film 39b is 50% or less of the thickness of the barrier metal film 39. It is preferable to align the wiring 32a with the wiring 32b. Also, during this joining, the second insulating layer 36 of the first wiring structure 30A and the third insulating layer 37 of the second wiring structure 30B are joined. The wiring member 30 shown in FIG. 2 is formed by bonding the second insulating layer 36 and the third insulating layer 37 together.
  • the wiring layer of the semiconductor package 1 is formed by joining the wirings 32a and 32b formed by filling the grooves Ta and Tb with the conductive material. forming In this case, the semiconductor package 1 having fine and high-density wiring layers can be manufactured with a high yield.
  • the first barrier metal film 39a is formed on the bottom and side surfaces of the groove Ta of the first insulating layer 35 and the second insulating layer 36 before forming the conductive layer.
  • the conductive material for example, copper
  • the thickness of the first barrier metal film 39a may be 0.001 ⁇ m or more and 0.5 ⁇ m or less. In this case, diffusion of the conductive material into the organic insulating layer can be more reliably prevented.
  • the cross-sectional area of each wiring 32 can be sufficiently secured.
  • the second barrier metal film 39b is provided on the side and bottom surfaces of the groove portion Tb (second groove portion) of the third insulating layer 37 and the fourth insulating layer 38. .
  • the wiring 32a and the wiring 32a are arranged such that the horizontal positional displacement between the first barrier metal film 39a and the second barrier metal film 39b is 50% or less of the thickness of the first barrier metal film 39a. It is preferable to align with the wiring 32b.
  • the first barrier metal film 39a and the second barrier metal film 39b can more reliably prevent diffusion of a conductive material (for example, copper) that can diffuse from the wiring 32 to the organic insulating laminate 31 outside. In particular, it is possible to prevent diffusion of the conductive material from the junction between the first barrier metal film 39a and the second barrier metal film 39b.
  • the surface roughness of the wiring 32a of the first wiring structure 30A is set to 0.05 ⁇ m or less. 2
  • the portion of the conductive layer on the insulating layer 36 may be removed by polishing.
  • the surface roughness of the wiring 32b of the second wiring structure 30B may be similarly polished. In this case, the wiring 32a and the wiring 32b can be joined more reliably, and the wiring 32 in the semiconductor device can function more appropriately.
  • the melt viscosity at 250° C. of the organic material forming each of the insulating layers 35 to 38 may be 1 kPa ⁇ s or more and 1 MPa ⁇ s or less.
  • the bonding between the second insulating layer 36 and the third insulating layer 37 can be performed more reliably. More specifically, when the melt viscosity of the organic insulating material is less than 1 kPa ⁇ s, the ductility of the organic insulating layer contaminates the wiring 32a when the conductive layer portion on the second insulating layer 36 is removed. However, such contamination can be prevented by setting the melt viscosity of the organic insulating material to 1 kPa ⁇ s or more.
  • the melt viscosity of the organic insulating material when the melt viscosity of the organic insulating material is higher than 1 MPa s, it is necessary to raise the heating temperature when bonding the organic insulating layers, which may reduce productivity.
  • the melt viscosity of the insulating material is 1 MPa ⁇ s or less, the temperature at which the organic insulating layers are bonded can be reduced, and the productivity can be improved accordingly.
  • the melt viscosity at 250° C. of the material forming each of the insulating layers 35 to 38 is preferably 3 kPa ⁇ s or more. In this case, the flow of the resin during bonding can be further suppressed. Furthermore, the melt viscosity of the organic insulating material at 250° C.
  • the melt viscosity at 250° C. of the organic material forming each of the insulating layers 35 to 38 is preferably 0.8 MPa ⁇ s or less, in which case the formation of voids after bonding can be suppressed. Furthermore, the melt viscosity of the organic material at 250° C. is preferably 0.5 MPa ⁇ s or less. In this case, the second insulating layer 36 and the third insulating layer 37 can be bonded at a low temperature. Therefore, the melt viscosity at 250° C. of the organic material forming each of the insulating layers 35 to 38 is more preferably 5 kPa ⁇ s or more and 0.5 MPa ⁇ s or less.
  • the conductive layer on the second insulating layer 36 is removed by polishing so that the surface of the wiring 32a protrudes from the surface of the second insulating layer 36. good too.
  • the conductive layer on the third insulating layer 37 may be removed by polishing so that the surface of the wiring 32b protrudes from the surface of the third insulating layer 37.
  • a photosensitive material is arranged on the substrate 10A, and the photosensitive material is exposed and developed to form the first insulating layer 35 and the second insulating layer 36.
  • the insulating layer itself, the grooves, etc. can be easily formed, and the manufacturing efficiency can be improved.
  • the line width of each wiring 32a, 32b may be 2 ⁇ m or less, and the thickness of each wiring 32a, 32b may be 1 ⁇ m or less. In this case, it is possible to form a finer and denser wiring layer. can be connected almost directly.
  • the present disclosure is not limited to the above-described embodiments, and modifications may be made as appropriate without departing from the scope of the present disclosure.
  • the wiring member 30 may be used to connect the semiconductor chip and the semiconductor wafer, or to connect the semiconductor wafers. You may Other connections may be used.

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Abstract

半導体装置の製造方法は、溝部を有する第１有機絶縁層を基板上に形成する工程と、溝部に導電性材料を充填するように第１有機絶縁層上に導電性材料からなる導電層を形成する工程と、第１有機絶縁層上の導電層の部分を除去し溝部内に充填された導電性材料を含んで構成される第１配線層と第１有機絶縁層とを有する第１配線構造体を取得する工程と、第２有機絶縁層と第２配線層とを有する第２配線構造体を提供する工程と、第１配線層と第２配線層とが対応するように位置合わせを行うと共に第１配線構造体と第２配線構造体とを加圧して積層する工程と、を備える。積層する工程では、第１配線層と第２配線層とが接合されると共に第１有機絶縁層と第２有機絶縁層とが接合される。

Description

半導体装置の製造方法、及び、半導体装置
　本開示は、配線層の積層方法を含む半導体装置の製造方法、及び、半導体装置に関する。より詳しくは、微細化及び高密度化の要求が高い半導体装置を効率よく且つ低コストに製造するのに有用な半導体装置の製造方法、及び半導体装置に関する。
　特許文献１には、半導体パッケージの高密度化及び高性能化を目的に、異なる性能のチップを一つのパッケージに混載する形態が開示されている。この形態では、コスト面に優れた、チップ間の高密度インターコネクト技術が重要になっている。
　このインターコネクト技術として、半導体実装分野において、半導体チップ同士の接続、及び、半導体チップと半導体チップ搭載用の支持部材とが複数の導電性バンプを介して接続されるフリップチップ実装方式が注目されている。フリップチップ実装方式では、それぞれの接続部材の熱膨張係数差に基づくストレスにより、導電性バンプを介する基板と半導体チップとの接続異常が生じる場合がある。このため、当該ストレスを緩和することを目的に、接続部材間において、樹脂（アンダーフィル材）を充填することにより導電性バンプを封止する方式が知られている（例えば、特許文献２を参照）。さらに、半導体チップ同士の接続、及び、半導体チップと半導体チップ搭載用の支持部材との接続に、ネガ型の感光性接着剤組成物を用いることが検討されている（例えば、特許文献３を参照）。
　また、異なる機能を有する半導体チップをＣｕＣｕ接合によって積層して固体撮像装置を製造する方法が提案されている（例えば、特許文献４を参照）。
　また、ビルドアップ基板、ウェハレベルパッケージ基板、ファンアウト型のパッケージ基板、インターポーザ基板等に、半導体チップを積層することが提案されている。半導体チップの積層には、複数の再配線層を介して配線幅を拡張して、配線上にバンプもしくはパッドを形成して、加熱及び／加圧によってソルダーを溶融させて半導体チップを積層する方法が検討されている（例えば、非特許文献１を参照）。
特表２０１２－５２９７７０号公報 特開平１０－２８９９６９号公報 国際公開第２０１１／０４９０１１号 特開２０１９－１７９７８２号公報
Proceedings of 2009 Electronic Components and Technology Conference, 11-13 (2009).
　しかしながら、基板に形成されるバンプ又はパッド径と、半導体チップ（半導体素子）に形成されるバンプ又はパッド径とを合せるためには、複数の再配線層が必要となり、その分、生産性が低下してしまう。これに加え、再配線を設けることにより、配線層の一部において微細化又は高密度化が十分でなくなってしまう。一方、ソルダーを溶融させて基板と半導体チップとを接続する場合、ソルダーが変形して隣接するバンプと接触することで半導体装置の歩留まりを低下させてしまうことがある。更に、ソルダー間の距離が短くなることで絶縁信頼性を低下させてしまう可能性もある。
　本開示は、上記課題を解決するために為されたものであり、半導体チップ同士の接続、半導体チップと半導体ウェハ若しくは半導体チップ搭載用の支持基板との接続、または半導体ウェハ同士の接続において、微細且つ高密度な配線層を有する半導体装置を高い歩留まりで製造することができる半導体装置の製造方法、及び半導体装置を提供することを目的とする。
　本開示は、半導体装置の製造方法に関する。この製造方法は、溝部を有する第１有機絶縁層を基板上に形成する工程と、溝部に導電性材料を充填するように第１有機絶縁層上に導電性材料からなる導電層を形成する工程と、第１有機絶縁層上の導電層の部分を除去し、溝部内に充填された導電性材料を含んで構成される第１配線層と第１有機絶縁層とを有する第１配線構造体を取得する工程と、第２有機絶縁層と、第２有機絶縁層に設けられた溝部に充填されて表面から露出する導電性材料を含んで構成される第２配線層とを有する第２配線構造体を提供する工程と、第１配線層と第２配線層とが対応するように位置合わせを行うと共に第１配線構造体と第２配線構造体とを加圧して積層する工程であって、第１配線層の各配線と第２配線層の各配線とが接合されると共に第１有機絶縁層と第２有機絶縁層とが接合される、積層する工程と、を備える。
　上記の製造方法によれば、導電性材料を溝部に充填することによって形成された第１配線層と第２配線層とを接合することによって半導体装置の配線層を形成している。この場合、微細且つ高密度な配線層を有する半導体装置を高い歩留まりで製造することができる。
　上記の半導体装置の製造方法は、導電層を形成する前に、第１有機絶縁層の溝部の底面及び側面の少なくとも一方の面上に第１バリア金属膜を形成する工程を更に備えることが好ましい。この場合、製造される半導体装置において、第１配線層を含んで形成される配線層から導電性材料（例えば銅等）が第１有機絶縁層中に拡散して配線層の絶縁性を阻害してしまうといったことを防止できる。この態様において、第１バリア金属膜の厚みは、０．００１μｍ以上で且つ０．５μｍ以下であってもよい。これにより、導電性材料の有機絶縁層中への拡散をより確実に防止することができ、且つ、配線層の各配線の断面積も十分に確保することができる。なお、第１バリア金属膜の厚みは、第１有機絶縁層の溝部の横幅の半分未満又は溝部の深さの半分未満であってもよい。この場合も、上記同様に導電性材料の拡散をより確実に防止することができる。
　上記の半導体装置の製造方法において、第１有機絶縁層と同様に、第２有機絶縁層の溝部の少なくとも側面上には第２バリア金属膜が設けられていることが好ましい。また、積層する工程では、第１有機絶縁層の溝部の側面上の第１バリア金属膜と第２有機絶縁層の溝部の側面上の第２バリア金属膜との側面に交差する方向の位置ズレが、第１バリア金属膜の厚みに対して５０％以下となるように、第１配線層と第２配線層との位置合わせを行うことが好ましい。この場合、第１バリア金属膜及び第２バリア金属膜により、内側の第１配線層及び第２配線層から外側の第１有機絶縁層及び第２有機絶縁層へと拡散し得る導電性材料（例えば銅）の拡散をより確実に防止することができ、特に、第１バリア金属膜と第２バリア金属膜との接合箇所からの導電性材料の拡散を防止することが可能となる。
　上記の半導体装置の製造方法において、第１配線構造体を取得する工程では、第１配線構造体の第１配線層の表面粗さが０．０５μｍ以下となるように、第１有機絶縁層上の導電層の部分を研磨により除去してもよい。この場合、第１配線層と第２配線層との接合をより確実に行うことが可能となり、半導体装置における配線層をより適切に機能させることができる。
　上記の半導体装置の製造方法において、第２配線構造体の第２配線層の表面粗さが０．０５μｍ以下であってもよい。この場合、第１配線層と第２配線層との接合をより確実に行うことが可能となり、半導体装置における配線層をより適切に機能させることができる。
　上記の半導体装置の製造方法において、第1有機絶縁層及び第２有機絶縁層の少なくとも一方を構成する有機材料の２５０℃における溶融粘度は、１ｋＰａ・ｓ以上で且つ１ＭＰａ・ｓ以下であってもよい。この場合、第１有機絶縁層と第２有機絶縁層との接合をより確実に行うことが可能となる。より具体的には、有機絶縁材料の溶融粘度が１ｋＰａ・ｓよりも小さい場合、第１有機絶縁層層上の導電層の部分を除去する際に当該有機絶縁層の延性により第１配線層を汚染してしまう可能性があるが、有機絶縁材料の溶融粘度が１ｋＰａ・ｓ以上であることにより、このような汚染を防止することができる。また、有機絶縁材料の溶融粘度が１ＭＰａ・ｓよりも大きい場合、有機絶縁層同士の接合を行う際の加熱温度を高くする必要があり、生産性を低下させてしまう可能性があるが、有機絶縁材料の溶融粘度が１ＭＰａ・ｓ以下であることにより、有機絶縁層同士の接合を行う際の温度を低減することができ、その分、生産性を向上することができる。上記の場合において、第1有機絶縁層及び第２有機絶縁層の少なくとも一方を構成する材料の２５０℃における溶融粘度は３ｋＰａ・ｓ以上であることが好ましく、この場合、接合時の樹脂の流動を更に抑制することができる。更に、有機絶縁材料の２５０℃における溶融粘度は５ｋＰａ・ｓ以上であることが好ましく、この場合、硬化収縮による応力を抑制することができる。一方、第1有機絶縁層及び第２有機絶縁層の少なくとも一方を構成する有機材料の２５０℃における溶融粘度は０．８ＭＰａ・ｓ以下であることが好ましく、この場合、接合後に空隙が形成されることを抑制することができる。更に、有機材料の２５０℃における溶融粘度は０．５ＭＰａ・ｓ以下であることが好ましく、この場合、第１有機絶縁層と第２有機絶縁層とを低温で接合することが可能となる。よって、第1有機絶縁層及び第２有機絶縁層の少なくとも一方（好ましくは両方）を構成する有機材料の２５０℃における溶融粘度は、より好ましくは、５ｋＰａ・ｓ以上で且つ０．５ＭＰａ・ｓ以下である。
　上記の半導体装置の製造方法において、第１配線構造体を取得する工程では、第１配線層の表面が第１有機絶縁層の表面よりも突出した状態となるように第１有機絶縁層上の導電層を研磨により除去してもよい。この場合、有機絶縁層を構成する有機樹脂材料と配線層を構成する金属材料との熱膨張率の差に起因して、第１配線構造体と第２配線構造体とを接合する際の接合面に凹凸が形成されることを抑制して、第１配線構造体と第２配線構造体との積層をより確実に行うことが可能となる。
　上記の半導体装置の製造方法において、第１有機絶縁層を形成する工程は、基板上に感光性材料を配置し、感光性材料を露光及び現像して第１有機絶縁層を形成する工程を含んでもよい。この場合、第１有機絶縁層自体及び溝部等を容易に形成することができ、製造効率を高めることができる。
　上記の半導体装置の製造方法において、第１有機絶縁層を形成する工程は、第１有機絶縁層上に溝部を形成する工程を含んでもよい。この場合において、基板上に感光性材料を配置し、感光性材料を露光及び現像して溝部を有する第１有機絶縁層を形成すると、より微細な溝部、即ち第１配線層の各配線を作製することが可能となり、配線層の微細化及び高密度化を促進することが可能となる。
　上記の半導体装置の製造方法において、第１配線層の各配線のライン幅は２μｍ以下であり、第１配線層の各配線の厚みは１μｍ以下であってもよい。この場合、より微細且つ高密度な配線層を形成することが可能となる。
　上記の半導体装置の製造方法において、第１配線構造体において基板上であって第１有機絶縁層とは逆側の面又は基板内に第１半導体素子が配置されてもよく、第２配線構造体において第２有機絶縁層上であって第２配線層とは逆側の面又は第２有機絶縁層内に第２半導体素子が配置されてもよく、第１配線層と第２配線層とが接合された配線層によって、第１半導体素子が第２半導体素子に電気的に接続されてもよい。この場合、微細な配線層により第１半導体素子と第２半導体素子とを直接又は略直接接続することが可能となる。なお、ここでいう半導体素子には、半導体チップ及び半導体ウェハが少なくとも含まれ得る。
　本開示は、別の側面として、半導体装置に関する。この半導体装置は、基板、基板上に設けられ第１溝部を有する第１有機絶縁層、及び第１溝部内に充填された導電性材料から構成される第１配線層を含む第１配線構造体と、第２溝部を有する第２有機絶縁層、及び第２溝部内に充填された導電性材料から構成される第２配線層を含む第２配線構造体と、を備える。第１配線構造体は、第１配線層と第２配線層とが接合され且つ第１有機絶縁層と第２有機絶縁層とが接合されるように、第２配線構造体上に積層されている。
　上記の半導体装置では、第１配線層と第２配線層とから配線層が形成されているため、上記同様に、微細且つ高密度な配線層を有する半導体装置を高い歩留まりで製造することができる。
　上記の半導体装置は、第１配線構造体において基板上であって第１有機絶縁層とは逆側の面又は基板内に配置される第１半導体素子と、第２配線構造体において第２有機絶縁層上であって第２配線層とは逆側の面又は第２有機絶縁層内に配置される第２半導体素子と、を更に備えてもよい。この半導体装置では、第１配線層と第２配線層とが接合された配線層によって、第１半導体素子が第２半導体素子に電気的に接続されてもよい。この場合、微細な配線により第１半導体素子と第２半導体素子とを直接又は略直接接続することが可能となる。
　本開示によれば、微細且つ高密度な配線層を有する半導体装置を高い歩留まりで製造することができる、半導体装置の製造方法、及び半導体装置を提供することができる。
図１は、半導体パッケージの一例を模式的に示す断面図である。 図２は、図１に示す半導体パッケージにおける配線部材を示す断面図である。 図３の（ａ）～（ｄ）は、本開示の一実施形態に係る配線部材の形成過程を模式的に示す断面図である。 図４の（ａ）～（ｄ）は、本開示の一実施形態に係る配線部材の形成過程を模式的に示す断面図である。 図５の（ａ）及び（ｂ）は、本開示の一実施形態に係る配線部材の形成過程を模式的に示す断面図である。 図６は、本開示の一実施形態に係る配線部材の形成過程を模式的に示す断面図である。
　以下、図面を参照しながら本実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は図示の比率に限られるものではない。
　記載及び請求項において「左」、「右」、「正面」、「裏面」、「上」、「下」、「上方」、「下方」、「第１」、「第２」等の用語が利用されている場合、これらは、説明を意図したものであり、必ずしも永久にこの相対位置である、という意味ではない。また、「層」との語は、平面図として観察したときに、全面に形成されている形状の構造に加え、一部に形成されている形状の構造も包含される。また、「工程」との語は、独立した工程だけでなく、他の工程と明確に区別できない場合であっても、その工程の所期の目的が達成されれば、本用語に含まれる。また、「～」を用いて示された数値範囲は、「～」の前後に記載される数値を、それぞれ最小値及び最大値として含む範囲を示す。また、本明細書中に段階的に記載されている数値範囲において、ある段階の数値範囲の上限値又は下限値は、他の段階の数値範囲の上限値又は下限値に置き換えてもよい。
　まず図１を参照して、本実施形態に係る半導体装置の製造方法によって接続される半導体パッケージ１（半導体装置）の構成の一例を説明する。なお、本開示の半導体装置の製造方法は、微細化及び多ピン化（高密度化）が必要とされる形態において好適である。また、本開示の製造方法は、異種チップを混載するためのインターポーザが必要なパッケージ形態に用いられ得る。但し、本開示の製造方法は、これらの形態に限定されるものではなく、他の形態に用いられてもよい。
　図１は、半導体パッケージの一例を示す模式的な断面図である。図１に示すように、半導体パッケージ１は、基板１０、半導体チップ２０Ａ～２０Ｄ（第１半導体素子、第２半導体素子）、及び、配線部材３０を備えて構成されている。半導体チップ２０Ａ及び２０Ｂは、配線部材３０上に実装されている。また、半導体チップ２０Ｃ及び２０Ｄは、基板１０内に配置されている。なお、半導体チップ２０Ａ及び２０Ｂは、アンダーフィル３Ａ及び３Ｂ等によって配線部材３０上に固定されていてもよいし、アンダーフィルを用いずに、配線部材３０の第４絶縁層３８（後述する）上に直接、固定されてもよい。
　基板１０は、一例として、半導体チップ２０Ｃ及び２０Ｄと電極１１及び１２とを絶縁材料１３で封止して形成された封止体である。基板１０内の半導体チップ２０Ｃ及び２０Ｄは、絶縁材料１３から露出した電極を介して外部装置と接続可能であってもよい。半導体チップ２０Ｃ及び２０Ｄは、例えば、配線部材３０と外部装置とが互いに電気的接続するための導電路として機能する。絶縁材料１３は、例えば絶縁性を有する硬化性樹脂である。
　半導体チップ２０Ａ～２０Ｄは、例えば、グラフィック処理ユニット（ＧＰＵ：Graphic　Processing　Unit）、ＤＲＡＭ（Dynamic　Random　Access　Memory）もしくはＳＲＡＭ（Static　Random　Access　Memory）等の揮発性メモリ、フラッシュメモリ等の不揮発性メモリ、ＲＦチップ、シリコンフォトニクスチップ、ＭＥＭＳ（Micro　Electro　Mechanical　Systems）、センサーチップ等ある。半導体チップ２０Ａ～２０Ｄは、ＴＳＶを有してもよく、例えば、複数の半導体素子が積層されたものであってもよい。この場合、半導体チップ２０Ａ～２０Ｄの何れかの半導体チップとして、ＴＳＶを用いて積層した半導体素子を使用することができる。半導体チップ２０Ａ及び２０Ｂの厚さは、例えば、２００μｍ以下である。半導体パッケージ１を薄型化する観点から、半導体チップ２０Ａ及び２０Ｂの厚さは、１００μｍ以下であることが好ましい。また、取り扱い性の観点から、半導体チップ２０Ａ及び２０Ｂの厚さは、３０μｍ以上であることがより好ましい。
　次に、図２を参照しながら、配線部材３０について詳細に説明する。配線部材３０は、半導体チップ等を支持する有機基板であり、例えば、ガラスクロスもしくは炭素繊維に樹脂を含浸させた材料（プリプレグ）を積層したビルドアップ基板、ウェハレベルパッケージ用基板、コアレス基板、封止材料を熱硬化することによって作製される基板、チップが封止もしくは埋め込まれた基板であってもよい。配線部材３０の形状は、後述する基板１０Ａの形状に応じており、ウェハ状（平面視にて略円形状）でもよいし、パネル状（平面視にて略矩形状）でもよい。なお、配線部材３０の熱膨張係数は、反り抑制の観点から、例えば、４０ｐｐｍ／℃以下であることが好ましい。配線部材３０の絶縁信頼性の観点から、当該熱膨張係数は、２０ｐｐｍ／℃以下であることが好ましい。
　図２に示すように、配線部材３０は、基板１０Ａ上に設けられる。基板１０Ａは、配線部材３０を支持する支持体である。基板１０Ａの平面視における形状は、例えば、円形状又は矩形状である。円形状である場合、基板１０は、例えば、２００ｍｍ～４５０ｍｍの直径を有する。矩形状である場合、基板１０の一辺は、例えば、３００ｍｍ～７００ｍｍである。
　基板１０Ａは、例えば、シリコン基板、ガラス基板、又はピーラブル銅箔である。また、基板１０Ａは、例えば、ビルドアップ基板、ウェハレベルパッケージ用基板、コアレス基板、封止材料を熱硬化することによって作製される基板、又はチップが封止もしくは埋め込まれた基板でもよい。図１では、基板１０Ａに半導体チップ２０Ｃ及び２０Ｄが埋め込まれている構成（基板１０）を例示しているが、基板１０Ａはその他の構成であってもよい。基板１０Ａとしてシリコン基板又はガラス基板等が用いられる場合、基板１０Ａと配線部材３０とを仮固定する図示しない仮固定層が設けられてもよい。この場合、仮固定層を除去することによって、配線部材３０から基板１０Ａを容易に剥離できる。なお、ピーラブル銅箔とは、支持体、剥離層、及び銅箔が順に重なった積層体である。ピーラブル銅箔においては、支持体が基板１０Ａに相当し、銅箔がスルー配線３３に含まれる一部の銅配線の材料に相当する。
　配線部材３０は、複数の有機絶縁層を含んで構成される有機絶縁積層体３１と、有機絶縁積層体３１内に配列された複数の配線３２と、有機絶縁積層体３１を貫通するスルー配線３３と、有機絶縁積層体３１の表面及びその近傍に形成される表面配線３４と、を備えている。複数の配線３２から配線部材３０の配線層が形成される。この配線層には、スルー配線３３及び表面配線３４が含まれてもよく、スルー配線３３が複数の配線３２の何れかと電気的に接続されていてもよい。
　有機絶縁積層体３１は、第１絶縁層３５（第１有機絶縁層）、第２絶縁層３６（第１有機絶縁層）、第３絶縁層３７（第２有機絶縁層）、及び、第４絶縁層３８（第２有機絶縁層）を備えている。第１絶縁層３５～第４絶縁層３８がこの順序で基板１０Ａ上に積層される。また、有機絶縁積層体３１は、スルー配線３３が設けられる開口部Ｈを有すると共に、各配線３２が設けられる溝部Ｔを有する。なお、第１絶縁層３５及び第２絶縁層３６は、スルー配線３３の一部３３が設けられる開口部Ｈａを有する。
　溝部Ｔは、第２絶縁層３６及び第３絶縁層３７において、第１絶縁層３５及び第４絶縁層４６に挟まれるように複数設けられている。各溝部Ｔは、溝部Ｔの延在方向に直交する方向に沿った断面において、略矩形状を有している。すなわち、各溝部Ｔは、第１絶縁層３５の表面からなる底面と、そこから第４絶縁層３８に至る側面と、第４絶縁層３８の裏面からなる頂面とを有する。複数の溝部Ｔは、所定のライン幅Ｌ（横幅）及びスペース幅Ｓを有している。ライン幅Ｌ及びスペース幅Ｓのそれぞれは、例えば、０．５μｍ～１０μｍであり、好ましくは０．５μｍ～５μｍであり、より好ましくは２μｍ～５μｍである。配線部材３０の高密度伝送を実現する観点から、ライン幅Ｌは１μｍ～５μｍであることが好ましい。ライン幅Ｌとスペース幅Ｓとは、互いに同一になるように設定されてもよいし、互いに異なるように設定されてもよい。ライン幅Ｌは、溝部Ｔの延在方向に直交する方向における溝部Ｔの幅（図２における幅Ｌ）に相当する。スペース幅Ｓは、隣り合う溝部Ｔ同士の距離に相当する（図２における幅Ｓ）。溝部Ｔの深さは、例えば、第２絶縁層３６及び第３絶縁層３７の合計厚さに相当する。なお、溝部Ｔの断面形状は、略矩形状に限らず、他の形状（例えば、略半円状）でもよい。
　各溝部Ｔの内面の表面粗さは、０．０１μｍ～０．１μｍであることが好ましい。この表面粗さが０．０１μｍ以上である場合、溝部Ｔ内において、第１絶縁層３５、第２絶縁層３６、第３絶縁層３７及び第４絶縁層３８と密着する対象物（導電性材料）の密着性、及び温度サイクル耐性が良好になる。ここでいう温度サイクル耐性とは、温度変化に伴う体積変化、性能劣化、破損等に対する耐性である。また、上記表面粗さが０．１μｍ以下である場合、導電性材料からなる配線３２の短絡を抑制し、配線３２の高周波特性を向上できる傾向にある。溝部Ｔの内面の表面粗さは、例えば、溝部Ｔの断面を電子顕微鏡で観察することによって算出する。なお、上記表面粗さは、ＪＩＳ　Ｂ　０６０１　２００１で規定される算術平均粗さ（Ｒａ）であり、以下の「表面粗さ」は、全て「表面粗さＲａ」とする。
　第１絶縁層３５、第２絶縁層３６、第３絶縁層３７及び第４絶縁層３８（以下「各絶縁層３５～３８」と略すこともある）の室温における貯蔵弾性率は、例えば、５００ＭＰａ～１０００ＧＰａである。ここでいう「室温」とは２５℃程度を示す。当該貯蔵弾性率が５００ＭＰａ以上であることにより、各絶縁層３５～３８の延伸を抑制できる。例えば、第２絶縁層３６又は第３絶縁層３７を研削する工程において、研削に伴って延伸した第２絶縁層３６又は第３絶縁層が配線３２を覆うことを防止できる。また、当該貯蔵弾性率が１０ＧＰａ以下であることにより、例えば、研削用の刃の破損を防ぎ、結果として第２絶縁層３６等の表面が過度に粗くなることを抑制できる。
　また、各絶縁層３５～３８を構成する有機材料の２５０℃における溶融粘度は、１ｋＰａ・ｓ以上で且つ１ＭＰａ・ｓ以下であることが好ましい。この場合、後述する製造方法において、第２絶縁層３６と第３絶縁層３７との接合をより確実に行うことが可能となる。より具体的には、有機絶縁材料の溶融粘度が１ｋＰａ・ｓよりも小さい場合、第２絶縁層３６上の導電層の部分を除去する際に当該有機絶縁層の延性により配線３２（３２ａ）を汚染してしまう可能性があるが、有機絶縁材料の溶融粘度が１ｋＰａ・ｓ以上であることにより、このような汚染を防止することができる。また、有機絶縁材料の溶融粘度が１ＭＰａ・ｓよりも大きい場合、絶縁層３６，３７同士の接合を行う際の加熱温度を高くする必要があり、生産性を低下させてしまう可能性があるが、有機絶縁材料の溶融粘度が１ＭＰａ・ｓ以下であることにより、絶縁層３６，３７同士の接合を行う際の温度を低減することができ、その分、生産性を向上することができる。上記の場合において、第２絶縁層３６及び第３絶縁層３７を構成する材料の２５０℃における溶融粘度は３ｋＰａ・ｓ以上であることが好ましく、この場合、接合時の樹脂の流動を更に抑制することができる。更に、有機絶縁材料の２５０℃における溶融粘度は５ｋＰａ・ｓ以上であることが好ましく、この場合、硬化収縮による応力を抑制することができる。一方、第２絶縁層３６及び第３絶縁層３７を構成する有機材料の２５０℃における溶融粘度は０．８ＭＰａ・ｓ以下であることが好ましく、この場合、接合後に空隙が形成されることを抑制することができる。更に、有機材料の２５０℃における溶融粘度は０．５ＭＰａ・ｓ以下であることが好ましく、この場合、第２絶縁層３６と第３絶縁層３７とを低温で接合することが可能となる。よって、第２絶縁層３６及び第３絶縁層３７を構成する有機材料の２５０℃における溶融粘度は、より好ましくは、５ｋＰａ・ｓ以上で且つ０．５ＭＰａ・ｓ以下である。
　各絶縁層３５～３８の厚さは、例えば、それぞれ０．５μｍ～１０μｍである。各絶縁層３５～３８の厚さがそれぞれ０．５μｍ以上であることで、有機絶縁積層体３１において各絶縁層３５～３８が応力緩和に寄与し、有機絶縁積層体３１の温度サイクル耐性が向上し得る。各絶縁層３５～３８の厚さがそれぞれ１０μｍ以下であることで、有機絶縁積層体３１の反りを抑制し、例えば、第２絶縁層３６又は第３絶縁層３７を研削した際に容易に配線等を露出させることができる。露光及び現像を行うことによって幅３μｍ以下の配線３２を形成する観点から、第２絶縁層３６及び第３絶縁層３７の厚さは７μｍ以下であることが好ましい。
　各絶縁層３５～３８は、それぞれ感光性樹脂組成物の硬化物からなってもよい。これらの層の平坦性及び製造コストの観点から、これらの層の形成には、予めフィルム状に形成された材料（フィルム状有機絶縁材料）を使用することが好ましい。この場合、例えば、基板１０Ａの表面粗さが３００μｍ以上であっても、表面粗さの値が十分に小さい層を形成できる。フィルム状の有機絶縁材料は、４０℃～１２０℃でラミネート可能であることが好ましい。ラミネート可能な温度を４０℃以上にすることで、室温における、有機絶縁材料のタック（粘着性）が強くなることを抑えるとともに、良好な取り扱い性を維持することができる。ラミネート可能な温度を１２０℃以下にすることで、有機絶縁積層体３１における反りの発生を抑制できる。
　硬化後の各絶縁層３５～３８の熱膨張係数は、有機絶縁積層体３１の反り抑制の観点から、例えば、８０ｐｐｍ／℃以下である。配線部材３０の絶縁信頼性の観点から、硬化後の絶縁層３５～３８の熱膨張係数は、７０ｐｐｍ／℃以下であることが好ましい。また、有機絶縁材料の応力緩和性、及び加工精度の観点から、硬化後の絶縁層３５～３８の熱膨張係数は、２０ｐｐｍ／℃以上であることがより好ましい。
　各絶縁層３５～３８を形成するための感光性樹脂組成物として、光酸発生剤と、三級アミノ基もしくは含窒素ヘテロ環を有する化合物とを少なくとも含む組成物が挙げられる。この組成物は、アルカリ可溶性樹脂を更に含むことが好ましい。かかる感光性樹脂組成物は、ネガ型及びポジ型のいずれにも調製可能である。
　光酸発生剤としては、光照射によって酸を発生する化合物であれば特に限定されない。効率的に酸が発生する観点から、光酸発生剤は、例えば、オニウム塩化合物又はスルホンイミド化合物であることが好ましい。オニウム塩化合物としては、例えば、ヨードニウム塩、又はスルホニウム塩が挙げられる。具体例としては、ジフェニルヨードニウムトリフルオロメタンスルホネート、ジフェニルヨードニウムｐ－トルエンスルホネート、ジフェニルヨードニウムヘキサフルオロアンチモネート、ジフェニルヨードニウムヘキサフルオロホスフェート、ジフェニルヨードニウムテトラフルオロボレート等のジアリールヨードニウム塩、トリフェニルスルホニウムトリフルオロメタンスルホネート、トリフェニルスルホニウムｐ－トルエンスルホネート、トリフェニルスルホニウムヘキサフルオロアンチモネート等のトリアリールスルホニウム塩、４－ｔｅｒｔ－ブチルフェニル－ジフェニルスルホニウムｐ－トルエンスルホネート、４，７－ジ－ｎ－ブトキシナフチルテトラヒドロチオフェニウムトリフルオロメタンスルホネート等が挙げられる。スルホンイミド化合物の具体例としては、Ｎ－（トリフルオロメチルスルホニルオキシ）スクシンイミド、Ｎ－（トリフルオロメチルスルホニルオキシ）フタルイミド、Ｎ－（トリフルオロメチルスルホニルオキシ）ジフェニルマレイミド、Ｎ－（トリフルオロメチルスルホニルオキシ）ビシクロ[２．２．１]ヘプト－５－エン－２，３－ジカルボキシイミド、Ｎ－（トリフルオロメチルスルホニルオキシ）ナフタルイミド、Ｎ－（ｐ－トルエンスルホニルオキシ）―１，８－ナフタルイミド、Ｎ－（１０－カンファースルホニルオキシ）―１，８－ナフタルイミド等が挙げられる。
　解像性の観点から、光酸発生剤として、トリフルオロメタンスルホネート基、ヘキサフルオロアンチモネート基、ヘキサフルオロホスフェート基、又はテトラフルオロボレート基を有する化合物を用いてもよい。
　アルカリ可溶性樹脂としては、フェノール性水酸基及び／又はカルボキシル基を有するものであれば特に限定しないが、ポリエステル樹脂、ポリエーテル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、ポリエーテルイミド樹脂、ポリウレタン樹脂、ポリウレタンイミド樹脂、ポリウレタンアミドイミド樹脂、シロキサンポリイミド樹脂、及びポリエステルイミド樹脂、並びに、これらの共重合体及びこれらの前駆体（ポリアミド酸等）の他、ポリベンゾオキサゾール樹脂、フェノキシ樹脂、ポリスルホン樹脂、ポリエーテルスルホン樹脂、ポリフェニレンサルファイド樹脂、ポリエステル樹脂、ポリエーテル樹脂、ポリカーボネート樹脂、ポリエーテルケトン樹脂、（メタ）アクリル共重合体、ノボラック樹脂、及びフェノール樹脂等が挙げられる。
　感光性樹脂組成物は、２．３８質量％のテトラメチルアンモニウム水溶液（ＴＭＡＨ水溶液）に可溶であることが好ましい。感光性樹脂組成物の解像性、保存安定性、及び絶縁信頼性の観点から、感光性樹脂組成物は、フェノール性水酸基を有する化合物を含有することが好ましい。フェノール性水酸基を有する化合物としては、フェノール／ホルムアルデヒド縮合ノボラック樹脂、クレゾール／ホルムアルデヒド縮合ノボラック樹脂、フェノール－ナフトール／ホルムアルデヒド縮合ノボラック樹脂、ポリヒドロキシスチレン及びその重合体、フェノール－キシリレングリコール縮合樹脂、クレゾール－キシリレングリコール縮合樹脂、フェノール－ジシクロペンタジエン縮合樹脂等が挙げられる。
　感光性樹脂組成物は、熱硬化性樹脂を含むことが好ましい。熱硬化性樹脂としては、例えば、アクリレート樹脂、エポキシ樹脂、シアネートエステル樹脂、マレイミド樹脂、アリルナジイミド樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、アルキド樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、シリコーン樹脂、レゾルシノールホルムアルデヒド樹脂、トリアリルシアヌレート樹脂、ポリイソシアネート樹脂、トリス（２－ヒドロキシエチル）イソシアヌラートを含有する樹脂、トリアリルトリメリタートを含有する樹脂、シクロペンタジエンから合成された熱硬化性樹脂が挙げられる。感光性樹脂組成物の解像性、絶縁信頼性、及び金属との密着性の観点から、熱硬化性樹脂は、メチロール基、アルコキシアルキル基、グリシジル基のいずれかを有する化合物であることがより好ましい。
　各絶縁層３５～３８はフィラを含有してもよい。各層におけるフィラの含有量は１質量％未満であることが好ましい。加工容易性及び加工精度の観点から、フィラの平均粒径は、例えば、５００ｎｍ以下である。なお、各絶縁層３５～３８はフィラを含有しないことがより好ましい。
　複数の配線３２は、上述したように対応する溝部Ｔ内に設けられ、配線部材３０内部における導電路として機能する。このため、配線３２の幅は、溝部Ｔのライン幅Ｌと略一致しており、隣り合う配線３２同士の間隔は、溝部Ｔのスペース幅Ｓと略一致している。導電路としての機能を良好に発揮する観点から、配線３２は、高い導電性を有する金属材料を含有していることが好ましい。高い導電性を有する金属材料は、例えば、銅、アルミニウム又は銀である。これらの金属材料は、加熱により有機絶縁積層体３１内に拡散する傾向にある。導電性及びコストの観点から、配線３２に含まれる金属材料は、銅であることが好ましい。
　配線３２は、これを構成する金属材料が有機絶縁積層体３１内に拡散することを抑制するためのバリア金属膜３９で覆われていることが好ましい。バリア金属膜３９は、配線３２（配線３２ａ）と第１絶縁層３５及び第２絶縁層３６との間に設けられる第１バリア金属膜３９ａと、配線３２（配線３２ｂ）と第３絶縁層３７及び第４絶縁層３８との間に設けられる第２バリア金属膜３９ｂとを含んで構成される（図６を参照）。第１バリア金属膜３９ａは、配線３２（配線３２ａ）と第１絶縁層３５及び第２絶縁層３６とを仕切るように設けられており、配線３２の側面の一部と底面とを塞ぐ。第２バリア金属膜３９ｂは、配線３２（配線３２ｂ）と第３絶縁層３７及び第４絶縁層３８とを仕切るように設けられており、配線３２の側面の残部と頂面とを塞ぐ。
　第１バリア金属膜３９ａ及び第２バリア金属膜３９ｂから構成されるバリア金属膜３９は、有機絶縁層へ拡散しにくい金属材料として、例えば、チタン、ニッケル、パラジウム、クロム、タンタル、タングステン、及び金の少なくとも一つを含んでいる。溝部Ｔの内面との密着性の観点から、バリア金属膜３９は、チタン膜又はチタンを含む合金膜であることが好ましい。また、バリア金属膜３９をスパッタリングで形成する観点から、バリア金属膜３９は、チタン膜、タンタル膜、タングステン膜、クロム膜、又はチタン、タンタル、タングステン、及びクロムの少なくとも何れかを含む合金膜であることが好ましい。
　バリア金属膜３９の厚さは、溝部Ｔの幅の半分未満且つ溝部Ｔの深さの半分未満であり、例えば、０．００１μｍ～０．５μｍである。配線３２内における金属材料の拡散を防止する観点から、バリア金属膜３９の厚さは、０．０１μｍ～０．５μｍであることが好ましい。また、バリア金属膜３９の平坦性、及び配線３２に流れる電流量を大きくする観点から、バリア金属膜３９の厚さは、０．００１μｍ～０．３μｍであることが好ましい。以上から、バリア金属膜３９の厚さは、０．０１μｍ～０．３μｍであることが最も好ましい。なお、第１バリア金属膜３９ａと第２バリア金属膜３９ｂとは同じ材料から構成されることが好ましいが、異なる材料であってもよい。
　スルー配線３３は、有機絶縁積層体３１の開口部Ｈに埋め込まれる配線であり、外部装置への接続端子として機能する。スルー配線３３は、互いに積層された複数の金属層３３ａ，３３ｂ及び３３ｃから構成されている。スルー配線３３はビア形状であることが好ましく、ビア径は例えば、１μｍ～２０μｍであり、好ましくは１μｍ～５μｍであり、より好ましくは２μｍ～５μｍである。
　表面配線３４は、配線部材３０に搭載される例えば半導体チップ２０Ａと半導体チップ２０Ｂとを電気的接続させるための配線である。このため、表面配線３４の両端部は、配線部材３０から露出しており、当該両端部以外の表面配線３４は、配線部材３０（より具体的には、第４絶縁層３８）に埋め込まれている。このため、第４絶縁層３８は、２層以上の有機絶縁層を含んで構成されていてもよい。なお、表面配線３４は形成されていなくてもよい。
　以下、図３～図６を参照しながら、配線部材３０の製造方法について説明する。本実施形態に係る製造方法は、（Ａ）溝部を有する第１有機絶縁層を基板上に形成する工程と、（Ｂ）第１有機絶縁層の溝部の底面及び側面の面上に第１バリア金属膜を形成する工程と、（Ｃ）溝部に導電性材料を充填するように第１有機絶縁層上に導電性材料からなる導電層を形成する工程と、（Ｄ）第１有機絶縁層上の導電層の部分を除去し、溝部内に充填された導電性材料を含んで構成される第１配線層と第１有機絶縁層とを有する第１配線構造体を取得する工程と、（Ｅ）第２有機絶縁層と、第２有機絶縁層に設けられた溝部に充填されて表面から露出する導電性材料を含んで構成される第２配線層とを有する第２配線構造体を提供する工程と、（Ｆ）第１配線層と第２配線層とが対応するように位置合わせを行うと共に第１配線構造体と第２配線構造体とを加圧して積層する工程であって、第１配線層の各配線と第２配線層の各配線とが接合されると共に第１有機絶縁層と第２有機絶縁層とが接合される、積層する工程と、を含む。
　まず、図３の（ａ）に示されるように、基板１０Ａ上に金属層３３ａを形成する。金属層３３ａは、基板１０Ａ上に形成された金属膜をパターニングすることによって形成される。このステップでは、例えば、塗布法、真空蒸着もしくはスパッタリング等の物理気相蒸着法（ＰＶＤ法）、金属ペーストを用いた印刷法もしくはスプレー法、又は種々のめっき法によって、金属層３３ａを形成する。本実施形態では、金属膜として例えば銅箔を用いることができる。金属層３３ａは、スルー配線３３の一部（下部）を構成する。
　基板１０Ａと金属層３３ａとの間に仮固定層（図示しない）が設けられる場合、当該仮固定層は、例えば、ポリイミド、ポリベンゾオキサゾール、シリコン、フッ素等の非極性成分を含有した樹脂、加熱もしくはＵＶ（紫外線）によって体積膨張もしくは発泡する成分を含有した樹脂、加熱もしくはＵＶによって架橋反応が進行する成分を含有した樹脂、又は、光照射によって発熱する樹脂を含んでいる。仮固定層の形成方法としては、例えば、スピンコート、スプレーコート、又はラミネート加工が挙げられる。取り扱い性及びキャリア剥離性を高度に両立できる観点から、仮固定層は、光又は熱等の外部刺激によって剥離しやすくなることが好ましい。仮固定層が後に製造される配線部材３０に残存しないように剥離可能である観点から、仮固定層は、加熱処理によって体積膨張する樹脂を含有することが最も好ましい。基板１０Ａと金属層３３ａとの間に仮固定層が設けられる場合、金属層３３ａはピーラブル銅箔の銅箔から形成されてもよい。この場合、基板１０Ａがピーラブル銅箔の支持体に相当し、仮固定層がピーラブル銅箔の剥離層に相当する。
　続いて、図３の（ｂ）に示されるように、金属層３３ａを覆うように、基板１０Ａ上にネガ型の感光性樹脂組成物からなる第１感光性樹脂層３５Ａを形成する。
　続いて、第１感光性樹脂層３５Ａ上にフォトマスクを配置し、開口部Ｈとなる領域を除いて第１感光性樹脂層３５Ａを露光する。これにより、図３の（ｃ）に示されるように、第１感光性樹脂層３５Ａに露光部３５ａと未露光部３５ｂが形成される。第１感光性樹脂層３５Ａを露光する方法としては、公知の投影露光方式、コンタクト露光方式、又は直描露光方式等を用いることができる。
　続いて、図３の（ｄ）に示されるように、露光処理後の第１感光性樹脂層３５Ａの表面上に第２感光性樹脂層３６Ａを形成する。第２感光性樹脂層３６Ａの厚みは、例えば７μｍ以下である。
　続いて、第２感光性樹脂層３６Ａ上にフォトマスクを配置し、開口部Ｈ及び溝部Ｔとなる領域を除いて第２感光性樹脂層３６Ａを露光する。これにより、図４の（ａ）に示されるように、第２感光性樹脂層３６Ａに露光部３６ａと未露光部３６ｂが形成される。第２感光性樹脂層３６Ａを露光する方法としては、公知の投影露光方式、コンタクト露光方式、又は直描露光方式等を用いることができる。
　続いて、第１感光性樹脂層３５Ａ及び第２感光性樹脂層３６Ａを一括して現像処理することによって、図４の（ｂ）に示されるように、第１感光性樹脂層３５Ａ及び第２感光性樹脂層３６Ａを貫通する開口部Ｈａを形成するとともに、第１感光性樹脂層３５Ａの表面を底面とする溝部Ｔａ（第１溝部）を第２感光性樹脂層３６Ａに形成する。現像処理（未露光部３５ｂ，３６ｂの除去）には、例えば、炭酸ナトリウム又はＴＭＡＨ等のアルカリ性水溶液、ＰＧＭＥＡ、ＰＧＭＥ、シクロペンタノン等の有機溶剤を用いることができる。
　続いて、現像後の第１感光性樹脂層３５Ａ及び第２感光性樹脂層３６Ａを加熱することによって硬化させる。例えば、加熱温度を１００～２００℃と設定し、加熱時間を３０分～３時間と設定する。これにより、図４の（ｃ）に示されるように、第１感光性樹脂層３５Ａ及び第２感光性樹脂層３６Ａが第１絶縁層３５及び第２絶縁層３６となる。
　続いて、図４の（ｄ）に示されるように、第２絶縁層３６の表面並びに開口部Ｈａ及び溝部Ｔａの内面を覆うように第１バリア金属膜３９ａを形成する。このステップでは、例えば、塗布法、ＰＶＤ法、金属ペーストを用いた印刷法もしくはスプレー法、又は種々のめっき法によって第１バリア金属膜３９ａを形成する。塗布法の場合、パラジウム又はニッケルの錯体を塗布した後に加熱することによって、第１バリア金属膜３９ａを形成する。金属ペーストを用いる場合、ニッケル又はパラジウム等の金属粒子を含有するペーストを第２絶縁層３６の表面並びに開口部Ｈａ及び溝部Ｔａの内面上に塗布した後に焼結することによって、第１バリア金属膜３９ａを形成する。
　続いて、図５の（ａ）に示されるように、開口部Ｈａ及び溝部Ｔａを埋めるように第１バリア金属膜３９ａ上に金属層３２Ａを形成する。このステップでは、例えば、金属ペーストを用いた方法、又は第１バリア金属膜３９ａをシード層としためっき法によって金属層３２Ａを形成する。金属層３２Ａの厚さは、第１絶縁層３５及び第２絶縁層３６の厚さの合計の０．５倍～３倍であることが好ましい。金属層３２Ａの厚さが０．５倍以上である場合、後工程で形成される配線３２の表面粗さＲａの拡大を抑制できる傾向にある。また、金属層３２Ａの厚さが３倍以下である場合、金属層３２Ａの反りを抑え、第２絶縁層３６に対して良好に密着する傾向にある。
　続いて、図５の（ｂ）に示されるように、第２絶縁層３６上の金属層３２Ａ及び第１バリア金属膜３９ａを除去することによって第２絶縁層３６を露出させる。これにより、開口部Ｈａ内に金属が充填されることで配線３３Ａが形成される。また、溝部Ｔａ内に導電性材料である金属が充填されることで配線３２ａが形成される。金属層３２Ａ及び第１バリア金属膜３９ａを除去した後、第２絶縁層３６の表面を平坦化する処理を実施してもよい。この場合、ＣＭＰ又はフライカット法を採用すればよい。
　このステップにおいてＣＭＰを用いる場合、スラリとして、例えば、一般的に樹脂の研磨に用いられるアルミナが配合されたスラリと、第１バリア金属膜３９ａの研磨に用いられる過酸化水素及びシリカが配合されたスラリと、金属層３２Ａの研磨に用いられる過酸化水素及び過硫酸アンモニウムが配合されたスラリとを用いることができる。コストを低減するとともに第２絶縁層３６及び配線３２ａ，３３Ａの表面粗さＲａを０．０１μｍ～１μｍ（より好ましくは０．０５μｍ以下）に制御する観点から、アルミナが配合されたスラリを用いて第２絶縁層３６、第１バリア金属膜３９ａ、及び金属層３２Ａ（配線３２ａ）、配線３３Ａを研削することが好ましい。また、第２絶縁層３６、第１バリア金属膜３９ａ及び金属層３２Ａ（配線３２ａ，３３Ａ）を同時に平坦化する場合、研磨速度の違いによって配線３２ａ，３３Ａにディッシングが生じ、結果として第２絶縁層３６と配線３２ａ３３Ａとを併せた面の平坦性が大きく損なわれる傾向がある。このため、上記面の表面粗さＲａを０．０３μｍ～０．１μｍにする観点から、サーフェスプレーナーを用いたフライカット法によって第２絶縁層３６、第１バリア金属膜３９ａ及び金属層３２Ａ（配線３２ａ，３３Ａ）を研削することがより好ましい。なお、この研磨において、配線３２ａの表面が第２絶縁層３６の表面から突出するようにしてもよい。このような研磨により、第２絶縁層３６の熱膨張と配線３２ａ等の熱膨張との差を調整することができる。
　上記ステップを経て、図５の（ｂ）に示す多層構成の第１配線構造体３０Ａを基板１０Ａ上に形成することができる。図５の（ｂ）に示す第１配線構造体３０Ａは、従来の多層構造の配線層と比較して簡易的なプロセスで製造することができる。
　続いて、図６に示すように、上述したプロセスで形成した第１配線構造体３０Ａと同様のプロセスで、第２配線構造体３０Ｂをまずは形成する。第２配線構造体３０Ｂは、例えば、第３絶縁層３７、第４絶縁層３８、配線３２の残部である配線３２ｂ、スルー配線３３の残部である配線３３Ｂ、表面配線３４、第２バリア金属膜３９ｂを有するように構成されている。配線３２ｂ及び第２バリア金属膜３９ｂ（第２バリア金属膜）は、溝部Ｔｂ内に形成されている。第２配線構造体３０Ｂは、上述した第１配線構造体３０Ａと同様の製造プロセスで作製してもよいし、他のプロセスで作製してもよい。第３絶縁層３７及び第４絶縁層３８は、上述したように、第１絶縁層３５及び第２絶縁層３６と同様の材料から構成されてもよく、配線３２ｂ及び３３Ｂは、配線３２ａ及び配線３３Ａと同様の材料から構成されてもよい。複数の配線３２ｂから第２配線構造体３０Ｂにおける配線層（第２配線層）が形成される。この配線層には、配線３３Ｂ及び表面配線３４が含まれてもよい。なお、第２配線構造体３０Ｂは、基板１０Ａに相当する基板を有して構成されてもよいし、有しなくてもよいし、作製中は有しており途中で剥離してもよい。また、第２配線構造体３０Ｂでは、第４絶縁層３８の第３絶縁層３７とは逆の面に（又は第４絶縁層３８中に）半導体チップ等を実装してもよい。
　続いて、第２配線構造体３０Ｂの準備が終了すると、図６に示すように、第１配線構造体３０Ａの表面側に形成された各配線３２ａと第２配線構造体３０Ｂの表面側に形成された各配線３２ｂとが対応するように位置合わせを行うと共に、第１配線構造体３０Ａの配線３３Ａと第２配線構造体３０Ｂの配線３３Ｂとの位置合わせを行う。その後、第２配線構造体３０Ｂを相対的に第１配線構造体３０Ａに向けて移動させて、加圧しながら積層する。この積層の際、第１配線構造体３０Ａ及び第２配線構造体３０Ｂを加熱しながら加圧して積層してもよい。この場合の加熱温度は、例えば２５℃～３００℃である。このような積層により、第１配線構造体３０Ａの各配線３２ａと第２配線構造体３０Ｂの各配線３２ｂとが接合されて、配線３２が形成され、第１配線構造体３０Ａの各配線３３Ａと第２配線構造体３０Ｂの各配線３３Ｂとが接合されて、スルー配線３３が形成される。この際、各配線３２ａの外側に位置する第１バリア金属膜３９ａと各配線３２ｂの外側に位置する第２バリア金属膜３９ｂとも位置合わせがされて、互いに接合されてバリア金属膜３９を形成する。各バリア金属膜３９により、各配線３２の外側全体が覆われることになり、配線３２を構成する材料の有機絶縁層内への拡散が防止される。なお、この積層工程において、第１バリア金属膜３９ａと第２バリア金属膜３９ｂとを接合する際の水平方向の位置ズレが、バリア金属膜３９の厚みに対して５０％以下となるように配線３２ａと配線３２ｂとの位置合わせを行うことが好ましい。また、この接合の際に、第１配線構造体３０Ａの第２絶縁層３６と第２配線構造体３０Ｂの第３絶縁層３７とが接合される。第２絶縁層３６と第３絶縁層３７とが接合されることにより、図２に示す配線部材３０が形成される。
　その後、配線部材３０に半導体チップが実装等されていない場合には、基板１０の裏面又は第４絶縁層３８上等に必要な半導体チップを実装して半導体パッケージを完成する。
　以上、本実施形態に係る半導体装置の製造方法によれば、導電性材料を溝部Ｔａ，Ｔｂに充填することによって形成された各配線３２ａと配線３２ｂとを接合することによって半導体パッケージ１の配線層を形成している。この場合、微細且つ高密度な配線層を有する半導体パッケージ１を高い歩留まりで製造することができる。
　また、本実施形態に係る半導体装置の製造方法では、導電層を形成する前に、第１絶縁層３５及び第２絶縁層３６の溝部Ｔａの底面及び側面の面上に第１バリア金属膜３９ａを形成している。この場合、製造される半導体装置において、配線３２ａを含んで形成される配線３２から導電性材料（例えば銅等）が第１絶縁層３５及び第２絶縁層３６中に拡散して配線３２の絶縁性を阻害してしまうといったことを防止できる。また、第１バリア金属膜３９ａの厚みは、０．００１μｍ以上で且つ０．５μｍ以下であってもよく、この場合、導電性材料の有機絶縁層中への拡散をより確実に防止することができ、且つ、各配線３２の断面積も十分に確保することができる。
　また、本実施形態に係る半導体装置の製造方法では、第３絶縁層３７及び第４絶縁層３８の溝部Ｔｂ（第２溝部）の側面及び底面上に第２バリア金属膜３９ｂが設けられている。そして、積層工程では、第１バリア金属膜３９ａと第２バリア金属膜３９ｂとの水平方向の位置ズレが、第１バリア金属膜３９ａの厚みに対して５０％以下となるように、配線３２ａと配線３２ｂとの位置合わせを行うことが好ましい。この場合、第１バリア金属膜３９ａ及び第２バリア金属膜３９ｂにより、配線３２から外側の有機絶縁積層体３１へと拡散し得る導電性材料（例えば銅）の拡散をより確実に防止することができ、特に、第１バリア金属膜３９ａと第２バリア金属膜３９ｂとの接合箇所からの導電性材料の拡散を防止することが可能となる。
　また、本実施形態に係る半導体装置の製造方法では、第１配線構造体３０Ａを取得する工程では、第１配線構造体３０Ａの配線３２ａの表面粗さが０．０５μｍ以下となるように、第２絶縁層３６上の導電層の部分を研磨により除去してもよい。また、第２配線構造体３０Ｂの配線３２ｂの表面粗さも同様に研磨してもよい。この場合、配線３２ａと配線３２ｂとの接合をより確実に行うことが可能となり、半導体装置における配線３２をより適切に機能させることができる。
　また、本実施形態に係る半導体装置の製造方法において、各絶縁層３５～３８を構成する有機材料の２５０℃における溶融粘度は、１ｋＰａ・ｓ以上で且つ１ＭＰａ・ｓ以下であってもよい。この場合、第２絶縁層３６と第３絶縁層３７との接合をより確実に行うことが可能となる。より具体的には、有機絶縁材料の溶融粘度が１ｋＰａ・ｓよりも小さい場合、第２絶縁層３６上の導電層の部分を除去する際に当該有機絶縁層の延性により配線３２ａを汚染してしまう可能性があるが、有機絶縁材料の溶融粘度が１ｋＰａ・ｓ以上であることにより、このような汚染を防止することができる。また、有機絶縁材料の溶融粘度が１ＭＰａ・ｓよりも大きい場合、有機絶縁層同士の接合を行う際の加熱温度を高くする必要があり、生産性を低下させてしまう可能性があるが、有機絶縁材料の溶融粘度が１ＭＰａ・ｓ以下であることにより、有機絶縁層同士の接合を行う際の温度を低減することができ、その分、生産性を向上することができる。上記の場合において、各絶縁層３５～３８を構成する材料の２５０℃における溶融粘度は３ｋＰａ・ｓ以上であることが好ましく、この場合、接合時の樹脂の流動を更に抑制することができる。更に、有機絶縁材料の２５０℃における溶融粘度は５ｋＰａ・ｓ以上であることが好ましく、この場合、硬化収縮による応力を抑制することができる。一方、各絶縁層３５～３８を構成する有機材料の２５０℃における溶融粘度は０．８ＭＰａ・ｓ以下であることが好ましく、この場合、接合後に空隙が形成されることを抑制することができる。更に、有機材料の２５０℃における溶融粘度は０．５ＭＰａ・ｓ以下であることが好ましく、この場合、第２絶縁層３６と第３絶縁層３７とを低温で接合することが可能となる。よって、各絶縁層３５～３８を構成する有機材料の２５０℃における溶融粘度は、より好ましくは、５ｋＰａ・ｓ以上で且つ０．５ＭＰａ・ｓ以下である。
　また、本実施形態に係る半導体装置の製造方法では、配線３２ａの表面が第２絶縁層３６の表面よりも突出した状態となるように第２絶縁層３６上の導電層を研磨により除去してもよい。また、配線３２ｂの表面が第３絶縁層３７の表面よりも突出した状態となるように第３絶縁層３７上の導電層を研磨により除去してもよい。この場合、有機絶縁層を構成する有機樹脂材料と配線層を構成する金属材料との熱膨張率の差に起因して、第１配線構造体３０Ａと第２配線構造体３０Ｂとを接合する際の接合面に凹凸が形成されることを抑制して、第１配線構造体３０Ａと第２配線構造体３０Ｂとの積層をより確実に行うことが可能となる。
　また、本実施形態に係る半導体装置の製造方法では、基板１０Ａ上に感光性材料を配置し、感光性材料を露光及び現像して第１絶縁層３５及び第２絶縁層３６を形成している。この場合、絶縁層自体及び溝部等を容易に形成することができ、製造効率を高めることができる。また、より微細な溝部、即ち配線３２ａを作製することが可能となり、配線層の微細化及び高密度化を促進することが可能となる。なお、第２配線構造体３０Ｂの製造も同様である。
　また、本実施形態に係る半導体装置の製造方法では、各配線３２ａ，３２ｂのライン幅は２μｍ以下であり、各配線３２ａ，３２ｂの厚みは１μｍ以下であってもよい。この場合、より微細且つ高密度な配線層を形成することが可能となる。
は略直接接続することが可能となる。
　以上、本開示の実施形態について説明したが、本開示は上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。例えば、上記実施形態においては、配線部材３０を用いて半導体チップを接続する例を示したが、配線部材３０を用いて、半導体チップと半導体ウェハを接続してもよいし、半導体ウェハ同士を接続してもよい。その他の接続に用いてもよい。
　１…半導体パッケージ(半導体装置)、１０，１０Ａ…基板、２０Ａ～２０Ｄ…半導体チップ（半導体素子）、３０…配線部材、３１…有機絶縁積層体、３２，３２ａ，３２ｂ…配線、３５…第１絶縁層、３６…第２絶縁層、３７…第３絶縁層、３８…第４絶縁層、３９…バリア金属膜、３９ａ…第１バリア金属膜、３９ｂ…第２バリア金属膜、Ｔ，Ｔａ，Ｔｂ…溝部。

 

Claims (15)

  1. 　溝部を有する第１有機絶縁層を基板上に形成する工程と、
    　前記溝部に導電性材料を充填するように前記第１有機絶縁層上に前記導電性材料からなる導電層を形成する工程と、
    　前記第１有機絶縁層上の前記導電層の部分を除去し、前記溝部内に充填された前記導電性材料を含んで構成される第１配線層と前記第１有機絶縁層とを有する第１配線構造体を取得する工程と、
    　第２有機絶縁層と、前記第２有機絶縁層に設けられた溝部に充填されて表面から露出する導電性材料を含んで構成される第２配線層とを有する第２配線構造体を提供する工程と、
    　前記第１配線層と前記第２配線層とが対応するように位置合わせを行うと共に前記第１配線構造体と前記第２配線構造体とを加圧して積層する工程であって、前記第１配線層の各配線と前記第２配線層の各配線とが接合されると共に前記第１有機絶縁層と前記第２有機絶縁層とが接合される、積層する工程と、
    を備える、半導体装置の製造方法。
  2. 　前記導電層を形成する前に、前記第１有機絶縁層の前記溝部の底面及び側面の少なくとも一方の面上に第１バリア金属膜を形成する工程を更に備える、
    請求項１に記載の半導体装置の製造方法。
  3. 　前記第１バリア金属膜の厚みは、０．００１μｍ以上で且つ０．５μｍ以下である、
    請求項２に記載の半導体装置の製造方法。
  4. 　前記第１バリア金属膜の厚みは、前記第１有機絶縁層の前記溝部の横幅の半分未満又は前記溝部の深さの半分未満である、
    請求項２又は３に記載の半導体装置の製造方法。
  5. 　前記第２有機絶縁層の前記溝部の少なくとも側面上には第２バリア金属膜が設けられており、
    　前記積層する工程では、前記第１有機絶縁層の前記溝部の前記側面上の前記第１バリア金属膜と、前記第２有機絶縁層の前記溝部の前記側面上の前記第２バリア金属膜との前記側面に交差する方向の位置ズレが、前記第１バリア金属膜の厚みに対して５０％以下となるように、前記第１配線層と前記第２配線層との位置合わせを行う、
    請求項２～４の何れか１項に記載の半導体装置の製造方法。
  6. 　前記第１配線構造体を取得する工程では、前記第１配線構造体の前記第１配線層の表面粗さが０．０５μｍ以下となるように、前記第１有機絶縁層上の前記導電層の部分を研磨により除去する、
    請求項１～５の何れか１項に記載の半導体装置の製造方法。
  7. 　前記第２配線構造体の前記第２配線層の表面粗さが０．０５μｍ以下である、
    請求項１～６の何れか１項に記載の半導体装置の製造方法。
  8. 　前記第1有機絶縁層及び前記第２有機絶縁層の少なくとも一方を構成する有機材料の２５０℃における溶融粘度は、１ｋＰａ・ｓ以上で且つ１ＭＰａ・ｓ以下である、
    請求項１～７の何れか１項に記載の半導体装置の製造方法。
  9. 　前記第１配線構造体を取得する工程では、前記第１配線層の表面が前記第１有機絶縁層の表面よりも突出した状態となるように前記第１有機絶縁層上の前記導電層を研磨により除去する、
    請求項１～８の何れか１項に記載の半導体装置の製造方法。
  10. 　前記第１有機絶縁層を形成する工程は、前記基板上に感光性材料を配置し、前記感光性材料を露光及び現像して前記第１有機絶縁層を形成する工程を含む、
    請求項１～９の何れか１項に記載の半導体装置の製造方法。
  11. 　前記第１有機絶縁層を形成する工程は、前記第１有機絶縁層上に前記溝部を形成する工程を含む、
    請求項１～１０の何れか１項に記載の半導体装置の製造方法。
  12. 　前記第１配線層の各配線のライン幅は２μｍ以下であり、
    　前記第１配線層の各配線の厚みは１μｍ以下である、
    請求項１～１１の何れか１項に記載の半導体装置の製造方法。
  13. 　前記第１配線構造体において前記基板上であって前記第１有機絶縁層とは逆側の面又は前記基板内に第１半導体素子が配置されており、
    　前記第２配線構造体において前記第２有機絶縁層上であって前記第２配線層とは逆側の面又は前記第２有機絶縁層内に第２半導体素子が配置されており、
    　前記第１配線層と前記第２配線層とが接合された配線層によって、前記第１半導体素子が前記第２半導体素子に電気的に接続される、
    請求項１～１２の何れか１項に記載の半導体装置の製造方法。
  14. 　基板、前記基板上に設けられ第１溝部を有する第１有機絶縁層、及び、前記第１溝部内に充填された導電性材料から構成される第１配線層を含む第１配線構造体と、
    　第２溝部を有する第２有機絶縁層、及び、前記第２溝部内に充填された導電性材料から構成される第２配線層を含む第２配線構造体と、
    を備え、
    　前記第１配線構造体は、前記第１配線層と前記第２配線層とが接合され且つ前記第１有機絶縁層と前記第２有機絶縁層とが接合されるように、前記第２配線構造体上に積層されている、半導体装置。
  15. 　前記第１配線構造体において前記基板上であって前記第１有機絶縁層とは逆側の面又は前記基板内に配置される第１半導体素子と、
    　前記第２配線構造体において前記第２有機絶縁層上であって前記第２配線層とは逆側の面又は前記第２有機絶縁層内に配置される第２半導体素子と、
    を更に備え、
    　前記第１配線層と前記第２配線層とが接合された配線層によって、前記第１半導体素子が前記第２半導体素子に電気的に接続される、
    請求項１４に記載の半導体装置。
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