DE102017117815A1 - Halbleitergehäuse und herstellungsverfahren - Google Patents
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
- H01L2224/08267—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component the bonding area connecting to a bonding area disposed in a recess of the surface of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Abstract
Eine Ausführungsform ist ein Verfahren, umfassend das Ausbilden einer ersten passiven Vorrichtung in einem ersten Wafer, das Ausbilden einer ersten dielektrischen Schicht über einer ersten Seite des ersten Wafers, das Ausbilden einer ersten Mehrzahl von Bondpads in der ersten dielektrischen Schicht, das Planarisieren der ersten dielektrischen Schicht und der ersten Mehrzahl von Bondpads, um obere Flächen der ersten dielektrischen Schicht und der ersten Mehrzahl von Bondpads einzuebnen, das Hybridbonden eines ersten Vorrichtungs-Dies mit der ersten dielektrischen Schicht und zumindest einigen der ersten Mehrzahl von Bondpads und das Kapseln des ersten Vorrichtungs-Dies mit einem ersten Verkapselungsmittel.
Description
- HINTERGRUND
- Die Halbleiterindustrie hat aufgrund der fortlaufenden Verbesserungen der Integrationsdichte einer Vielzahl von elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) ein rasantes Wachstum erlebt. Meistens kam diese Verbesserung der Integrationsdichte von wiederholter Verringerung der minimalen Merkmalsgröße, die es erlaubt hat, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Da die Nachfrage nach schrumpfenden elektronischen Vorrichtungen gewachsen ist, ist ein Bedarf an kleineren und kreativeren Verpackungsverfahren von Halbleiter-Dies entstanden. Ein Beispiel für solche Verpackungssysteme ist die Package-on-Package-(POP)-Technologie. In einer POP-Vorrichtung wird ein oberes Halbleitergehäuse auf ein unteres Halbleitergehäuse gestapelt, um ein hohes Maß an Integration und Komponentendichte bereitzustellen. Die POP-Technologie ermöglicht im Allgemeinen die Herstellung von Halbleitervorrichtungen mit verbesserter Funktionalität und kleinem Platzbedarf auf einer Leiterplatte (PCB).
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
- Die
1 bis13 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer Gehäusestruktur gemäß einigen Ausführungsformen. -
14 zeigt eine Querschnittsansicht einer Gehäusestruktur gemäß einigen Ausführungsformen, die Öffnungen durch einen Wafer umfasst. -
15 zeigt eine Querschnittsansicht einer Gehäusestruktur gemäß einigen Ausführungsformen, die einen einzelnen integrierten Schaltungs-Die umfasst. - Die
16 bis23 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer Gehäusestruktur gemäß einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten Einrichtung und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen des Bauelements, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Hier beschriebene Ausführungsformen können in einem spezifischen Kontext beschrieben sein, nämlich einer Gehäusestruktur und eines Verfahrens zum Ausbilden der Gehäusestruktur, einschließlich eines integrierten Fan-Out-Entwurfs, die mehr Funktionalität und Zuverlässigkeit ermöglichen. Die Gehäusestrukturen können einen Chip/Die umfassen, der mit einer Waferstruktur hybridgebondet ist, wobei die Waferstruktur eine oder mehrere integrierte passive Vorrichtungen (IPDs) umfasst. Einige der offenbarten Verfahren zum Ausbilden der Gehäusestruktur umfassen die Optimierung des Verfahrens, das nicht so viele Trägersubstrate wie andere Verfahren erfordert. Weiterhin ermöglicht das Hybridbond-Verfahren, dass die Bonds zwischen dem Chip/Die und dem Wafer kein Lötmaterial umfassen, was die Zuverlässigkeit und die Ausbeute an Gehäusestrukturen erhöhen kann.
- Ferner sind die Lehren dieser Offenbarung auf jede Gehäusestruktur einschließlich eines integrierten Chips/Dies und/oder einer integrierten passiven Vorrichtungen anwendbar. Andere Ausführungsformen erwägen andere Anwendungen, wie z. B. verschiedene Gehäusetypen oder unterschiedliche Konfigurationen, die für einen Fachmann auf dem Gebiet beim Lesen dieser Offenbarung leicht ersichtlich sind. Man beachte, dass die hierin beschriebenen Ausführungsformen nicht notwendigerweise jede Komponente oder Merkmal zeigen, die in einer Struktur vorhanden sein können. Zum Beispiel können Vielfache einer Komponente aus einer Figur weggelassen werden, wie zum Beispiel, wenn die Beschreibung einer der Komponenten ausreichen kann, um Aspekte der Ausführungsform zu vermitteln. Ferner können hierin erörterte Verfahrensausführungsformen so beschrieben sein, dass sie in einer bestimmten Reihenfolge ausgeführt werden; jedoch können andere Verfahrensausführungsformen in irgendeiner logischen Reihenfolge ausgeführt werden.
- Die
1 bis13 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer Gehäusestruktur gemäß einigen Ausführungsformen. In1 ist ein Wafer20 gezeigt, der ein Substrat22 , Durchkontaktierungen24 und passive Vorrichtungen26 umfasst. Das Substrat22 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-(SOI)-Substrat oder dergleichen, die dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein können. Das Substrat22 kann ein Wafer sein, etwa ein Siliziumwafer. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, das auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat vorgesehen, typischerweise einem Silizium- oder Glassubstrat. Es können auch andere Substrate, wie ein mehrschichtiges oder Gradientsubstrat, verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats22 Silizium; Germanium; einen Verbundhalbleiter, der Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist; oder Kombinationen davon umfassen. - In einigen Ausführungsformen kann das Substrat
22 zusätzlich zu den passiven Vorrichtungen26 aktive Vorrichtungen (nicht gezeigt) aufweisen. Die aktiven Vorrichtungen können eine Vielzahl von aktiven Vorrichtungen umfassen, wie beispielsweise Transistoren und dergleichen, die verwendet werden können, um die gewünschten strukturellen und funktionalen Teile des Entwurfs zu erzeugen. Die aktiven Vorrichtungen können unter Verwendung irgendeines geeigneten Verfahrens entweder innerhalb oder auch auf dem Substrat22 ausgebildet werden. - Die Durchkontaktierungen
24 des Wafers20 können beispielsweise durch Ätzen von Öffnungen in das Substrat22 und anschließendes Abscheiden eines leitfähigen Materials in die Öffnungen ausgebildet werden. Diese Öffnungen für die Durchkontaktierungen24 können alle gleichzeitig in demselben Verfahren oder in getrennten Verfahren ausgebildet werden. Öffnungen in dem Substrat22 können unter Verwendung eines geeigneten photolithographischen Maskier- und Ätzverfahrens ausgebildet werden. Beispielsweise kann ein Photoresist über dem Substrat22 ausgebildet und strukturiert werden und ein oder mehrere Ätzverfahren (z. B. ein Nassätzverfahren oder ein Trockenätzverfahren) werden verwendet, um jene Abschnitte des Substrats22 zu entfernen, wo die Durchkontaktierungen24 vorgesehen sind. - Sobald die Öffnungen für die Durchkontaktierungen
24 ausgebildet sind, können die Öffnungen für die Durchkontaktierungen24 beispielsweise mit einer Auskleidung, wie einer Diffusionssperrschicht, einer Haftschicht oder dergleichen, und einem leitfähigen Material gefüllt werden. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Die Auskleidung kann unter Verwendung eines chemischen Dampfabscheidungsverfahrens (CVD), wie z. B. einer plasmaverstärkten CVD (PECVD), ausgebildet werden. Es können jedoch auch andere alternative Verfahren, wie z. B. Sputtern oder metallorganische chemische Dampfabscheidung (MOCVD), verwendet werden. - Das leitfähige Material der Durchkontaktierungen
24 kann ein oder mehrere leitfähige Materialien, Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel, andere leitfähige Metalle oder dergleichen umfassen. Das leitfähige Material kann zum Beispiel durch Abscheiden einer Keimschicht (nicht gezeigt) und unter Verwendung von Galvanisieren, stromlosem Plattieren oder dergleichen ausgebildet werden, um leitfähiges Material auf der Keimschicht abzuscheiden, wodurch die Öffnungen für die Durchkontaktierungen24 gefüllt und überfüllt werden. Sobald die Öffnungen für die Durchkontaktierungen24 gefüllt sind, können überschüssiges Auskleidungsmaterial und überschüssiges leitfähiges Material außerhalb der Öffnungen für die Durchkontaktierungen24 durch einen Schleifverfahren, wie z. B. chemisch-mechanisches Polieren (CMP), entfernt werden, obwohl irgendein geeignetes Entfernungsverfahren benutzt werden kann. Wie der Fachmann erkennen wird, ist das oben beschriebene Verfahren zum Ausbilden der Durchkontaktierungen24 lediglich ein Verfahren zum Ausbilden der Durchkontaktierungen24 , und andere Verfahren sollen auch vollständig in dem Umfang der Ausführungsformen eingeschlossen sein. Die Durchkontaktierungen24 müssen sich an diesem Punkt in der Verarbeitung nicht durch das Substrat22 erstrecken und zu einem späteren Zeitpunkt in der Verarbeitung kann das Substrat verdünnt werden, um die Durchkontaktierungen24 durch das Substrat22 freizulegen (siehe11 ). - Die passiven Vorrichtungen
26 können als integrierte passive Vorrichtungen (IPDs)26 bezeichnet werden. In einigen Ausführungsformen können die IPDs26 durch die gleichen Verfahren und gleichzeitig mit den Durchkontaktierungen24 ausgebildet werden. Die IPDs26 können eine Vielzahl von passiven Vorrichtungen umfassen, wie beispielsweise Kondensatoren, Widerstände, Induktoren, dergleichen oder eine Kombination davon. - Die IPDs
26 können unter Verwendung irgendeines geeigneten Verfahrens entweder innerhalb oder auch auf dem ersten Substrat22 ausgebildet werden. Beispielsweise kann ein Tiefgrabenkondensator ausgebildet werden, indem zuerst Gräben in dem Substrat22 ausgebildet werden. Die Gräben können durch jedes geeignete photolithographische Maskier- und Ätzverfahren ausgebildet werden. Beispielsweise kann ein Photoresist über dem Substrat22 ausgebildet und strukturiert werden, und ein oder mehrere Ätzverfahren (z. B. ein Trockenätzverfahren) können verwendet werden, um jene Abschnitte des Substrats22 zu entfernen, wo die Tiefgrabenkondensatoren vorgesehen sind. Eine erste Kondensatorelektrode kann durch Ausbilden eines ersten leitfähigen Elektrodenmaterials in einem Graben, beispielsweise durch ein Abscheidungsverfahren oder ein anderes Verfahren, ausgebildet werden. Das erste leitfähige Elektrodenmaterial kann ein leitfähiges Material wie dotiertes Silizium, Polysilizium, Kupfer, Wolfram, eine Aluminium- oder Kupferlegierung oder ein anderes leitfähiges Material sein. Eine dielektrische Schicht kann über dem ersten leitfähigen Elektrodenmaterial innerhalb des Grabens ausgebildet werden. Die dielektrische Schicht kann high-k-dielektrische Materialien, ein Oxid, ein Nitrid oder dergleichen oder Kombinationen oder mehrere Schichten davon umfassen und unter Verwendung irgendeines geeigneten Abscheidungsverfahrens, wie eines CVD-Verfahrens, ausgebildet werden. Ein zweites leitfähiges Elektrodenmaterial kann über der dielektrischen Schicht in dem Graben ausgebildet werden, um eine zweite Kondensatorelektrode auszubilden, beispielsweise durch ein Abscheidungsverfahren oder ein anderes Verfahren. Das zweite leitfähige Elektrodenmaterial kann ein leitfähiges Material wie dotiertes Silizium, Polysilizium, Kupfer, Wolfram, eine Aluminium- oder Kupferlegierung oder ein anderes leitfähiges Material sein. Wie der Fachmann erkennen wird, ist das oben beschriebene Verfahren zum Ausbilden von Tiefgrabenkondensatoren lediglich ein Verfahren zum Ausbilden von Tiefgrabenkondensatoren, und andere Verfahren sollen auch vollständig in dem Umfang der Ausführungsformen eingeschlossen sein. - In den
2 und3 wird eine vordere Umverteilungsstruktur28 über dem Wafer20 , den Durchkontaktierungen24 und den IPDs26 ausgebildet. Die vordere Umverteilungsstruktur28 umfasst dielektrische Schichten32 und38 , Metallisierungsstrukturen30 und Bondpads36 . In einigen Ausführungsformen beginnt das Ausbilden der Umverteilungsstruktur28 mit dem Ausbilden der Metallisierungsstrukturen30 über dem Wafer20 , gefolgt von den dielektrischen Schichten32 und mehr der Metallisierungsstrukturen30 . In anderen Ausführungsformen wird zuerst eine dielektrische Schicht32 über dem Wafer20 ausgebildet, gefolgt von der Metallisierungsstruktur30 und mehr der dielektrischen Schichten32 . In einigen Ausführungsformen können einige der Metallisierungsstrukturen30 die Durchkontaktierungen24 berühren. In einigen Ausführungsformen können einige der Metallisierungsstrukturen30 Teile der IPDs26 berühren. - Als ein Beispiel zum Ausbilden der Metallisierungsstrukturen
30 wird eine Keimschicht (nicht gezeigt) über dem Wafer20 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Unterschichten umfasst, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von beispielsweise PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und kann Licht zur Strukturierung ausgesetzt werden. Die Struktur des Photoresists entspricht den Metallisierungsstrukturen30 . Die Strukturierung bildet Öffnungen durch den Photoresist aus, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann durch Plattieren, etwa Galvanisieren oder stromloses Plattieren oder dergleichen, ausgebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Photoresist und Teile der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, beispielsweise durch Verwenden eines Sauerstoffplasmas oder dergleichen. Sobald der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise durch Verwendung eines geeigneten Ätzverfahrens, etwa durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die Metallisierungsstrukturen30 . - Eine der dielektrischen Schichten
32 besteht aus Metallisierungsstrukturen30 . In einigen Ausführungsformen sind die dielektrischen Schichten32 und38 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen sein kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen sind die dielektrischen Schichten32 und38 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG); oder dergleichen ausgebildet. Die dielektrischen Schichten32 können durch Rotationsbeschichten, Laminieren, CVD, dergleichen oder einer Kombination davon ausgebildet werden. - Die dielektrische Schicht
32 wird dann strukturiert. Die Strukturierung bildet Öffnungen aus, um Teile der darunter liegenden Metallisierungsstrukturen freizulegen. Die Strukturierung kann durch ein geeignetes Verfahren erfolgen, beispielsweise durch Aussetzen der dielektrischen Schicht132 mit Licht, wenn die dielektrische Schicht132 ein lichtempfindliches Material ist, oder durch Ätzen unter Verwendung von beispielsweise einer anisotropen Ätzung. Wenn die dielektrische Schicht32 ein lichtempfindliches Material ist, kann die dielektrische Schicht32 nach der Belichtung entwickelt werden. - Das Ausbilden der Metallisierungsstrukturen
30 und der dielektrischen Schichten32 kann dann wiederholt werden, um die Umverteilungsstruktur28 mit der geeigneten Anzahl von Schichten auszubilden. Nachdem die geeignete Anzahl von Schichten30 und32 ausgebildet sind, werden oberste Metallisierungsstrukturen36 , die Bondpads36 aufweisen, über den Schichten32 und30 und in elektrischem Kontakt mit zumindest einigen der Metallisierungsstrukturen30 ausgebildet. - Als ein Beispiel für das Ausbilden der obersten Metallisierungsstrukturen
36 , einschließlich der Bondpads36 , wird eine Keimschicht (nicht gezeigt) über der obersten Schicht32 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Unterschichten umfasst, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von beispielsweise PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und kann Licht zur Strukturierung ausgesetzt werden. Die Struktur des Photoresists entspricht den Metallisierungsstrukturen36 . Die Strukturierung bildet Öffnungen durch den Photoresist aus, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann durch Plattieren, etwa Galvanisieren oder stromloses Plattieren oder dergleichen, ausgebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Photoresist und Teile der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, beispielsweise durch Verwenden eines Sauerstoffplasmas oder dergleichen. Sobald der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise durch Verwendung eines geeigneten Ätzverfahrens, etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Metallisierungsstrukturen36 einschließlich der Bondpads36 . Ein Teil der Metallisierungsstrukturen36 wird verwendet, um Durchkontaktierungen40 auszubilden (siehe4 ) und werden nicht als Bondpads36 betrachtet. - In einigen Ausführungsformen ist die oberste dielektrische Schicht
38 so ausgebildet, dass sie die Bondpads36 bedeckt. Bei diesen Ausführungsformen wird ein Planarisierungsschritt durchgeführt, wie z. B. ein Schleifen oder CMP, um überschüssige Teile der obersten dielektrischen Schicht38 zu entfernen und koplanare Oberflächen für die Bondpads36 und die oberste dielektrische Schicht38 bereitzustellen. - In anderen Ausführungsformen wird die Umverteilungsstruktur
28 in einem Dual-Damascene-Verfahren ausgebildet, das das Abscheiden der dielektrischen Schichten32 und38 (die als einzelne Schichten oder zwei Schichten, die durch eine Ätzstoppschicht getrennt sind, ausgebildet werden können), das Ausbilden von Gräben und Durchgangsöffnungen in den dielektrischen Schichten, um einige Abschnitte der Metallisierungsstrukturen30 freizulegen, und das Füllen der Gräben und Durchgangsöffnungen mit einem leitfähigen Material umfasst, um mehr Metallisierungsstrukturen30 und/oder Bondpads36 auszubilden. Ein CMP wird dann durchgeführt, um überschüssiges leitfähiges Material zu entfernen. Dementsprechend werden die Abschnitte des leitfähigen Materials, die die Gräben in den dielektrischen Schichten32 und38 füllen, zu den Metallisierungsstrukturen30 bzw. den Bondpads36 , während die Abschnitte des leitfähigen Materials, die die Durchgangsöffnungen füllen, zu Durchkontaktierungen werden. - In
4 werden Durchkontaktierungen40 über der Umverteilungsstruktur28 ausgebildet. Als ein Beispiel zum Ausbilden der Durchkontaktierungen40 wird eine Keimschicht über der Umverteilungsstruktur28 ausgebildet, z. B. der dielektrischen Schicht38 und den freiliegenden Abschnitten der Metallisierungsstruktur36 , wie gezeigt. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Unterschichten umfasst, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von beispielsweise PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und kann Licht zur Strukturierung ausgesetzt werden. Die Struktur des Photoresists entspricht den Durchkontaktierungen. Die Strukturierung bildet Öffnungen durch den Photoresist aus, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann durch Plattieren, etwa Galvanisieren oder stromloses Plattieren oder dergleichen, ausgebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Der Photoresist und Teile der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, werden entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, beispielsweise durch Verwenden eines Sauerstoffplasmas oder dergleichen. Sobald der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise durch Verwendung eines geeigneten Ätzverfahrens, etwa durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die Durchkontaktierungen40 . - In
5 werden integrierte Schaltungs-Dies42 mit der dielektrischen Schicht38 und den Bondpads36 der Umverteilungsstruktur28 gebondet. Die integrierten Schaltungs-Dies42 können logische Dies sein (z. B. eine zentrale Verarbeitungseinheit, ein Mikrocontroller usw.), Speicher-Dies (z. B. ein dynamischer RAM-(DRAM)-Die, ein statischer RAM-(SRAM)-Die usw.), Power-Management-Dies (z. B. Dies einer integrierten Power-Management-Schaltung (PMIC)), Hochfrequenz-(HF)-Dies, Sensor-Dies, Mikrosystem-(MEMS)-Dies, Signalverarbeitungs-Dies (z. B. Dies für digitale Signalverarbeitung (DSP)), Front-End-Dies (z. B. analoge Front-End-(AFE)-Dies), dergleichen oder eine Kombination davon. Auch können in einigen Ausführungsformen die integrierten Schaltungs-Dies42 unterschiedliche Größen (z. B. eine unterschiedliche Höhe und/oder Fläche) haben und in anderen Ausführungsformen können die integrierten Schaltungs-Dies42 die gleiche Größe (z. B. gleiche Höhe und/oder Fläche) haben. - Vor dem Bonden mit der Umverteilungsstruktur
28 können die integrierten Schaltungs-Dies42 gemäß anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen in den integrierten Schaltungs-Dies42 auszubilden. Beispielsweise umfassen die integrierten Schaltungs-Dies42 jeweils ein Halbleitersubstrat43 , wie Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-(SOI)-Substrats. Das Halbleitersubstrat43 kann ein anderes Halbleitermaterial, wie beispielsweise Germanium; einen Verbundhalbleiter, der Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst; oder Kombinationen davon umfassen. Es können auch andere Substrate, wie mehrschichtige oder Gradientsubstrate, verwendet werden. Vorrichtungen, wie beispielsweise Transistoren, Dioden, Kondensatoren, Widerstände usw., können in und/oder auf dem Halbleitersubstrat43 ausgebildet werden und können durch Verbindungsstrukturen44 miteinander verbunden sein, die beispielsweise durch Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat43 ausgebildet sind, um eine integrierte Schaltung auszubilden. - Die integrierten Schaltungs-Dies
42 umfassen ferner Pads (nicht gezeigt), wie Aluminium-Pads, auf den Verbindungsstrukturen44 , mit denen externe Verbindungen hergestellt werden. Die Pads befinden sich auf dem, was als jeweilige aktive Seite der integrierten Schaltungs-Dies42 bezeichnet werden kann. Die-Verbinder46 (die als Bondpads46 bezeichnet werden können), beispielsweise leitfähige Säulen (die z. B. ein Metall wie Kupfer aufweisen), werden mechanisch und elektrisch mit den jeweiligen Pads verbunden. Die Die-Verbinder46 können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die Die-Verbinder46 verbinden die jeweiligen integrierten Schaltungen der integrierten Schaltungs-Dies42 elektrisch. Die integrierten Schaltungs-Dies42 können vereinzelt werden, beispielsweise durch Sägen oder Zerteilen, und auf die dielektrische Schicht28 aufgebracht werden, indem beispielsweise ein Pick-and-Place-Werkzeug verwendet wird. - Ein dielektrisches Material
48 befindet sich auf den aktiven Seiten der integrierten Schaltungs-Dies42 , wie auf den Die-Verbindern46 . Das dielektrische Material48 verkapselt die Die-Verbinder46 seitlich, und das dielektrische Material48 ist seitlich mit den jeweiligen integrierten Schaltungs-Dies42 bündig. Das dielektrische Material48 kann aus einem Polymer wie PRO, Polyimid, BCB oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; dergleichen oder einer Kombination davon bestehen und kann beispielsweise durch Rotationsbeschichten, Laminieren, CVD oder dergleichen ausgebildet werden. - Die integrierten Schaltungs-Dies
42 werden mit der dielektrischen Schicht38 und den Bondpads36 durch Hybridbonden gebondet. Um das Hybrid-Bonden zu erreichen, werden die integrierten Schaltungs-Dies42 zuerst durch leichtes Pressen der integrierten Schaltungs-Dies42 gegen die dielektrische Schicht38 und die Bondpads36 an die dielektrische Schicht38 und die Bondpads36 vorgebondet. Obwohl vier integrierte Schaltungs-Dies42 gezeigt sind, kann das Hybridbonden auf Wafer-Ebene durchgeführt werden, wobei eine Mehrzahl von integrierten Schaltungs-Dies, die mit den gezeigten integrierten Schaltungs-Dies42 identisch sind, vorgebondet und als Zeilen und Spalten angeordnet werden. - Nachdem alle integrierten Schaltungs-Dies
42 vorgebondet sind, wird ein Glühen durchgeführt, um die Interdiffusion der Metalle in den Bondpads36 und den Die-Bondpads46 zu bewirken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine oder beide der dielektrischen Schichten38 und48 ein Polymer. Deshalb wird die Glühtemperatur auf weniger als etwa 250°C gesenkt, um die Beschädigung des Polymers zu vermeiden. Beispielsweise kann die Glühtemperatur (mit dem Vorhandensein des Polymers) im Bereich zwischen etwa 200°C und etwa 250°C liegen. Die Glühzeit kann zwischen etwa 2 Stunden und 3 Stunden liegen. Wenn beide dielektrischen Schichten38 und48 aus anorganischen dielektrischen Materialien wie Oxid oder Oxynitrid ausgebildet sind, kann die Glühtemperatur höher sein, was niedriger als etwa 400°C bedeutet. Beispielsweise kann die Glühtemperatur (ohne das Vorhandensein von Polymeren) im Bereich zwischen etwa 300°C und etwa 400°C und die Glühzeit kann im Bereich zwischen etwa 1,5 Stunden und etwa 2,5 Stunden liegen. - Durch das Hybridbonden werden die Bondpads
36 und46 durch direktes Metallbonden, das durch Metall-Interdiffusion verursacht wird, miteinander gebondet. Die Bondpads36 und46 können unterscheidbare Grenzflächen aufweisen. Die dielektrische Schicht38 wird ebenfalls mit der dielektrischen Schicht48 gebondet, wobei dazwischen Bindungen ausgebildet werden. Beispielsweise bilden die Atome in einer der dielektrischen Schichten38 und48 (etwa Sauerstoffatome) mit den Atomen in der anderen der dielektrischen Schichten38 und48 (etwa Wasserstoffatomen) chemische oder kovalente Bindungen (wie beispielsweise OH-Bindungen). Die resultierenden Bindungen zwischen den dielektrischen Schichten38 und48 sind dielektrisch-dielektrische Bindungen, die anorganisch-Polymer-, Polymer-Polymer- oder anorganisch-anorganische Bindungen gemäß verschiedenen Ausführungsformen sein können. Weiterhin können die dielektrischen Oberflächenschichten48 von zwei integrierten Schaltungs-Dies42 voneinander verschieden sein (wobei beispielsweise die eine eine Polymerschicht und die andere eine anorganische Schicht ist) und daher können zwei Arten von anorganisch-Polymer-, Polymer-Polymer- und anorganisch-anorganischen Bindungen gleichzeitig in dem gleichen Gehäuse vorhanden sein. - In den
6 und7 wird ein Verkapselungsmittel58 auf den verschiedenen Komponenten ausgebildet. Das Verkapselungsmittel58 kann eine Formmasse, ein Epoxidharz oder dergleichen sein und kann durch Formpressen, Transferformen oder dergleichen aufgebracht werden. Die obere Fläche des Verkapselungsmittels58 ist höher als die oberen Enden der Durchkontaktierungen40 und die rückseitige Fläche der integrierten Schaltungs-Dies42 . Das Verkapselungsmittel58 wird dann gehärtet. In Übereinstimmung mit anderen Ausführungsformen kann das Verkapselungsmittel58 aus einem anorganischen dielektrischen Material ausgebildet sein, beispielsweise einem Oxid (wie Siliziumoxid oder Siliziumoxynitrid) oder einem Nitrid (wie Siliziumnitrid). Die Ausbildungsverfahren des Verkapselungsmittels58 gemäß diesen Ausführungsformen können CVD umfassen. - In
8 wird eine Planarisierung durchgeführt, wie ein CMP-Schritt oder ein Schleifschritt, um das Verkapselungsmittel58 zu verdünnen, bis die Durchkontaktierungen40 (falls vorhanden) freigelegt sind. Die obersten Flächen der Durchkontaktierungen40 und des Verkapselungsmittels58 sind nach dem Planarisierungsverfahren koplanar. In einigen Ausführungsformen kann das Planarisierungsverfahren weggelassen werden, beispielsweise wenn die Durchkontaktierungen40 bereits durch das Verkapselungsmittel58 freiliegen. Obwohl nicht gezeigt, kann bei einigen Ausführungsformen das Planarisierungsverfahren rückseitige Flächen der integrierten Schaltungs-Dies42 freilegen. - In
9 wird eine rückseitige Umverteilungsstruktur60 ausgebildet. Wie in9 gezeigt, umfasst die rückseitige Umverteilungsstruktur60 eine oder mehrere dielektrische Schichten62 und Metallisierungsstrukturen64 . Eine erste dielektrische Schicht62 wird auf dem Verkapselungsmittel58 und den Durchkontaktierungen40 abgeschieden. In einigen Ausführungsformen ist die dielektrischen Schicht62 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen ist die dielektrische Schicht62 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG; oder dergleichen ausgebildet. Die dielektrische Schicht62 kann durch Rotationsbeschichten, Laminieren, CVD, dergleichen oder einer Kombination davon ausgebildet werden. - Als nächstes wird die erste dielektrische Schicht
62 dann strukturiert. Die Strukturierung bildet Öffnungen aus, um Teile der Durchkontaktierungen40 freizulegen. Die Strukturierung kann durch ein geeignetes Verfahren erfolgen, beispielsweise durch Aussetzen der dielektrischen Schicht62 mit Licht, wenn die dielektrische Schicht62 ein lichtempfindliches Material ist, oder durch Ätzen unter Verwendung von beispielsweise einer anisotropen Ätzung. Wenn die dielektrische Schicht62 ein lichtempfindliches Material ist, kann die dielektrische Schicht62 nach der Belichtung entwickelt werden. - Als nächstes wird eine Metallisierungsstruktur
64 mit Durchkontaktierungen auf der ersten dielektrischen Schicht62 ausgebildet. Als ein Beispiel zum Ausbilden der Metallisierungsstruktur64 wird eine Keimschicht (nicht gezeigt) über der ersten dielektrischen Schicht62 und in Öffnungen durch die erste dielektrische Schicht62 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Unterschichten umfasst, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von beispielsweise PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und kann Licht zur Strukturierung ausgesetzt werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur64 . Die Strukturierung bildet Öffnungen durch den Photoresist aus, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann durch Plattieren, etwa Galvanisieren oder stromloses Plattieren oder dergleichen, ausgebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Photoresist und Teile der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, beispielsweise durch Verwenden eines Sauerstoffplasmas oder dergleichen. Sobald der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise durch Verwendung eines geeigneten Ätzverfahrens, etwa durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die Metallisierungsstrukturen64 und die Durchkontaktierungen. Die Durchkontaktierungen werden in Öffnungen durch die erste dielektrische Schicht62 zu z. B. den Durchgangslöchern40 ausgebildet. - Als nächstes wird eine zweite dielektrische Schicht
62 auf der Metallisierungsstruktur64 und der ersten dielektrischen Schicht62 abgeschieden. In einigen Ausführungsformen ist die zweite dielektrischen Schicht62 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen ist die zweite dielektrische Schicht62 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG; oder dergleichen ausgebildet. Die zweite dielektrische Schicht62 kann durch Rotationsbeschichten, Laminieren, CVD, dergleichen oder einer Kombination davon ausgebildet werden. - Die zweite dielektrische Schicht
62 wird dann strukturiert. Die Strukturierung bildet Öffnungen aus, um Teile der Metallisierungsstruktur64 freizulegen. Die Strukturierung kann durch ein geeignetes Verfahren erfolgen, beispielsweise durch Aussetzen der dielektrischen Schicht62 mit Licht, wenn die dielektrische Schicht ein lichtempfindliches Material ist, oder durch Ätzen unter Verwendung von beispielsweise einer anisotropen Ätzung. Wenn die zweite dielektrische Schicht62 ein lichtempfindliches Material ist, kann die zweite dielektrische Schicht62 nach der Belichtung entwickelt werden. - Die rückseitige Umverteilungsstruktur
60 ist beispielhaft gezeigt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der rückseitigen Umverteilungsstruktur60 ausgebildet werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können Schritte und Verfahren, die oben beschrieben wurden, weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können die oben beschriebenen Schritte und Verfahren wiederholt werden. Ein Fachmann wird leicht verstehen, welche Schritte und Verfahren weggelassen oder wiederholt werden. - Die in
9 gezeigte Struktur kann als ein oder mehrere erste Gehäuse100 bezeichnet werden, die in einigen Ausführungsformen zu einem späteren Zeitpunkt bei der Verarbeitung vereinzelt werden können. - In
10 werden ein oder mehrere zweite Gehäuse110 mit dem einen oder den mehreren ersten Gehäuse100 von9 gebondet. Jedes der zweiten Gehäuse110 umfasst ein Substrat70 und ein oder mehrere Dies74 , die mit dem Substrat70 verbunden sind. Das Substrat70 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen hergestellt sein. In einigen Ausführungsformen können auch Verbundmaterialien wie Silizium-Germanium, Siliziumkarbid, Gallium-Arsen, Indiumarsenid, Indiumphosphid, Silizium-Germaniumkarbid, Gallium-Arsenphosphid, Gallium-Indiumphosphid, Kombinationen davon und dergleichen verwendet werden. Zusätzlich kann das Substrat70 ein Silizium-auf-Isolator-(SOI)-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium-auf-Isolator (SGOI) oder einer Kombination davon. Das Substrat70 basiert in einer alternativen Ausführungsform auf einem isolierenden Kern, wie einem glasfaserverstärkten Harzkern. Ein Beispiel-Kernmaterial ist Glasfaser-Harz wie beispielsweise FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-(BT)-Harz oder alternativ andere Leiterplatten-(PCB)-Materialien oder -Folien. Aufbaufolien wie Ajinomoto Bulid-Up-Film (ABF) oder andere Laminate können für das Substrat70 verwendet werden. - Das Substrat
70 kann aktive und passive Vorrichtungen (nicht gezeigt) umfassen. Wie der Fachmann erkennen wird, kann eine Vielzahl von Vorrichtungen wie Transistoren, Kondensatoren, Widerständen, Kombinationen davon und dergleichen verwendet werden, um die strukturellen und funktionalen Anforderungen des Entwurfs für das Gehäuse zu erzeugen. Die Vorrichtungen können unter Verwendung irgendeines geeigneten Verfahrens ausgebildet werden. - Das Substrat
70 kann auch Metallisierungsschichten72 und Durchkontaktierungen (nicht gezeigt) umfassen. Die Metallisierungsschichten72 können über den aktiven und passiven Vorrichtungen ausgebildet sein und sind so ausgelegt, dass sie die verschiedenen Vorrichtungen verbinden, um funktionale Schaltungen auszubilden. Die Metallisierungsschichten können aus alternierenden Schichten aus einem Dielektrikum (z. B. einem low-k-dielektrischen Material) und leitfähigem Material (z. B. Kupfer) ausgebildet werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material verbinden, und durch jedes geeignete Verfahren (wie Abscheidung, Damascene-, Dual-Damascene-Verfahren und dergleichen) ausgebildet werden. In einigen Ausführungsformen ist das Substrat70 im Wesentlichen frei von aktiven und passiven Vorrichtungen. - Das Substrat
70 kann Bondpads (nicht gezeigt) auf einer ersten Seite des Substrats70 , um mit den Dies74 verbunden zu werden, und Bondpads71 auf einer zweiten Seite des Substrats70 aufweisen, wobei die zweite Seite der ersten Seite des Substrats70 gegenüberliegt, um mit den leitfähigen Verbindern78 verbunden zu werden. In einigen Ausführungsformen werden die Bondpads durch Ausbilden von Vertiefungen (nicht gezeigt) in dielektrischen Schichten (nicht gezeigt) auf der ersten und der zweiten Seite des Substrats70 ausgebildet. Die Vertiefungen können so ausgebildet sein, dass die Bondpads in die dielektrischen Schichten eingebettet werden können. In anderen Ausführungsformen werden die Vertiefungen weggelassen, wenn die Bondpads auf der dielektrischen Schicht ausgebildet werden können. In einigen Ausführungsformen umfassen die Bondpads eine dünne Keimschicht (nicht gezeigt), die aus Kupfer, Titan, Nickel, Gold, Palladium, dergleichen oder einer Kombination davon hergestellt ist. Das leitfähige Material der Bondpads kann über der dünnen Keimschicht abgeschieden werden. Das leitfähige Material kann durch ein elektrochemisches Plattierungsverfahren, ein stromloses Plattierungsverfahren, CVD, ALD, PVD, dergleichen oder eine Kombination davon ausgebildet werden. In einer Ausführungsform ist das leitfähige Material der Bondpads Kupfer, Wolfram, Aluminium, Silber, Gold, dergleichen oder eine Kombination davon. - In einer Ausführungsform sind die Bondpads UBMs, die drei Schichten von leitfähigen Materialien umfassen, wie eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Ein Fachmann wird jedoch erkennen, dass es viele geeignete Anordnungen von Materialien und Schichten geben kann, etwa eine Anordnung von Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titan-Wolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, die zum Ausbilden der UBMs geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBMs verwendet werden können, sollen vollständig in dem Umfang der vorliegenden Anmeldung aufgenommen werden. In einigen Ausführungsformen erstrecken sich die Durchkontaktierungen durch das Substrat
70 und verbinden mindestens ein Bondpad auf der ersten Seite des Substrats70 mit mindestens einem Bondpad71 auf der zweiten Seite des Substrats. - Die Dies
74 können mit dem Substrat70 durch Drahtbonds oder leitfähige Bumps (Kontakthöcker) verbunden sein. In einer Ausführungsform sind die Dies74 gestapelte Speicher-Dies. Beispielsweise können die gestapelten Speicher-Dies74 DDR-Speichermodule mit niedriger Leistung (LP), wie beispielsweise LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder ähnliche Speichermodule umfassen. - In einigen Ausführungsformen können die Dies und die Drahtbonds (falls vorhanden) durch ein Formmaterial
76 gekapselt sein. Das Formmaterial76 kann auf den Dies74 geformt werden, beispielsweise unter Verwendung von Pressformen. In einigen Ausführungsformen ist das Formmaterial76 eine Formmasse, ein Polymer, ein Epoxid, Siliziumoxid-Füllmaterial, dergleichen oder eine Kombination davon. Ein Härtungsschritt kann durchgeführt werden, um das Formmaterial76 zu härten, wobei das Härten ein thermisches Härten, ein UV-Härten, dergleichen oder eine Kombination davon sein kann. - In einigen Ausführungsformen werden die Dies
74 und die Drahtbonds (falls vorhanden) in dem Formmaterial76 vergraben und nach dem Härten des Formmaterials76 wird ein Planarisierungsschritt durchgeführt, wie z. B. ein Schleifen, um überschüssige Anteile des Formmaterial76 zu entfernen und eine im Wesentlichen planare Oberfläche für die zweiten Gehäuse110 bereitzustellen. - Nachdem die zweiten Gehäuse
110 ausgebildet sind, werden die zweiten Gehäuse110 mit den ersten Gehäusen100 über leitfähige Verbinder78 , die Bondpads71 und die Metallisierungsstruktur64 gebondet. - Die leitfähigen Verbinder
78 können BGA-Verbinder, Lötkugeln, Metallsäulen, C4-Bumps, Mikro-Bumps, Bumps, die durch ein stromloses Nickel-stromloses Palladium-Goldimmersion-Verfahren (ENEPIG) ausgebildet werden, oder dergleichen sein. Die leitfähigen Verbinder78 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon umfassen. In einigen Ausführungsformen werden die leitfähigen Verbinder78 durch anfängliches Ausbilden einer Lotschicht durch solche üblicherweise verwendeten Verfahren wie Verdampfen, Galvanisieren, Drucken, Lotübertragung, Ballplatzierung oder dergleichen ausgebildet. Nachdem eine Schicht aus Lot auf der Struktur ausgebildet wurde, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einer anderen Ausführungsform sind die leitfähigen Verbinder78 Metallsäulen (wie Kupfersäulen), die durch Sputtern, Drucken, Galvanisieren, stromloses Plattieren, CVD oder dergleichen ausgebildet werden. Die Metallsäulen können lotfrei sein und haben im Wesentlichen vertikale Seitenwände. In einigen Ausführungsformen ist eine Metall-Deckschicht (nicht gezeigt) auf der Oberseite der Metall-Säulenverbinder78 ausgebildet. Die Metall-Deckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon umfassen und kann durch ein Plattierungsverfahren ausgebildet werden. - In einigen Ausführungsformen werden die leitfähigen Verbinder
78 vor dem Bonden mit einem Flussmittel (nicht gezeigt) beschichtet, wie z. B. einem rückstandfreien Flussmittel. Die leitfähigen Verbinder78 können in das Flussmittel eingetaucht werden, oder das Flussmittel kann auf die leitfähigen Verbinder78 ausgestoßen werden. In einer weiteren Ausführungsform kann das Flussmittel auf die Oberflächen der Metallisierungsstrukturen64 aufgebracht werden. - In einigen Ausführungsformen können die leitfähigen Verbinder
78 ein Epoxidflussmittel (nicht gezeigt) aufweisen, das darauf ausgebildet wird, bevor sie mit mindestens einem Teil des Epoxidabschnitts des Epoxidflussmittels aufgeschmolzen werden, das verbleibt, nachdem das zweite Gehäuse110 an dem ersten Gehäuse100 befestigt wurde. Dieser verbleibende Epoxidteil kann als Unterfüllung dienen, um Spannung zu reduzieren und die Verbindungen zu schützen, die sich aus dem Aufschmelzen der leitfähigen Verbinder78 ergeben. In einigen Ausführungsformen kann eine Unterfüllung80 zwischen dem zweiten Gehäuse110 und dem ersten Gehäuse100 ausgebildet werden und die leitfähigen Verbinder78 umgeben. Die Unterfüllung kann durch einen Kapillarströmungsverfahren ausgebildet werden, nachdem das zweite Gehäuse110 angebracht wurde, oder durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor das zweite Gehäuse110 angebracht wurde. - Das Bonden zwischen dem zweiten Gehäuse
110 und dem ersten Gehäuse100 kann ein Lötbonden oder ein direktes Metall-Metall-Bonden sein (etwa ein Kupfer-Kupfer- oder ein Zinn-Zinn-Bonden). In einer Ausführungsform wird das zweite Gehäuse110 mit dem ersten Gehäuse200 durch ein Aufschmelzverfahren gebondet. Während dieses Aufschmelzverfahrens berühren die leitfähigen Verbinder78 die Bondpads71 und die Metallisierungsstrukturen64 , um das zweite Gehäuse110 physisch und elektrisch mit dem ersten Gehäuse100 zu verbinden. Nach dem Bondverfahren kann sich an der Grenzfläche der Metallisierungsstrukturen64 und der leitfähigen Verbinder78 und auch an der Grenzfläche zwischen den leitfähigen Verbindern78 und den Bondpads71 ein IMC (nicht gezeigt) bilden. - In
11 wird die Struktur, die ein oder mehrere erste Gehäuse100 und ein oder mehrere zweite Gehäuse110 umfasst, umgedreht und auf einem Band82 platziert. Ferner kann der Wafer20 einem Schleifverfahren unterzogen werden, um die Durchkontaktierungen24 freizulegen. Die Oberflächen der Durchkontaktierungen24 und des Wafers20 sind nach dem Schleifverfahren koplanar. In einigen Ausführungsformen kann das Schleifverfahren weggelassen werden, beispielsweise wenn die Durchkontaktierungen24 bereits durch den Wafer20 freigelegt sind. - Nachdem die Durchkontaktierungen
24 freigelegt sind, werden über den Durchkontaktierungen24 Pads84 und leitfähige Verbinder86 ausgebildet. Die Pads84 werden auf freiliegenden Flächen der Durchkontaktierungen24 ausgebildet. Die Pads84 werden verwendet, um mit den leitfähigen Verbindern86 verbunden zu werden und können als Under-Bump Metallurgies (UBMs)84 bezeichnet werden. Als ein Beispiel zum Ausbilden der Pads84 wird eine Keimschicht (nicht gezeigt) über der Oberfläche des Wafers20 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Unterschichten umfasst, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von beispielsweise PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und kann Licht zur Strukturierung ausgesetzt werden. Die Struktur des Photoresists entspricht den Pads84 . Die Strukturierung bildet Öffnungen durch den Photoresist aus, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann durch Plattieren, etwa Galvanisieren oder stromloses Plattieren oder dergleichen, ausgebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Photoresist und Teile der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, beispielsweise durch Verwenden eines Sauerstoffplasmas oder dergleichen. Sobald der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise durch Verwendung eines geeigneten Ätzverfahrens, etwa durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die Pads84 . In der Ausführungsform, in der die Pads84 unterschiedlich ausgebildet sind, können mehrere Photoresist- und Strukturierungsschritte verwendet werden. - Die leitfähigen Verbinder
86 sind auf den UBMs84 ausgebildet. Die leitfähigen Verbinder86 können BGA-Verbinder, Lötkugeln, Metallsäulen, C4-Bumps, Mikro-Bumps, durch ENEPIG ausgebildete Bumps oder dergleichen sein. Die leitfähigen Verbinder86 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon umfassen. In einigen Ausführungsformen werden die leitfähigen Verbinder86 durch anfängliches Ausbilden einer Lotschicht durch solche üblicherweise verwendeten Verfahren wie Verdampfen, Galvanisieren, Drucken, Lotübertragung, Ballplatzierung oder dergleichen ausgebildet. Nachdem eine Schicht aus Lot auf der Struktur ausgebildet wurde, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einer anderen Ausführungsform sind die leitfähigen Verbinder86 Metallsäulen (wie Kupfersäulen), die durch Sputtern, Drucken, Galvanisieren, stromloses Plattieren, CVD oder dergleichen ausgebildet werden. Die Metallsäulen können lotfrei sein und haben im Wesentlichen vertikale Seitenwände. In einigen Ausführungsformen ist eine Metall-Deckschicht (nicht gezeigt) auf der Oberseite der Metall-Säulenverbinder86 ausgebildet. Die Metall-Deckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon umfassen und kann durch ein Plattierungsverfahren ausgebildet werden. - In
12 wird die Struktur, die ein oder mehrere erste Gehäuse100 und ein oder mehrere zweite Gehäuse110 umfasst, umgedreht und auf einem Band88 platziert. Ferner wird ein Vereinzelungsverfahren durch Sägen90 entlang der Ritzlinienbereiche, z. B. zwischen den zweiten Gehäusen110 und den ersten Gehäusen100 , durchgeführt. -
13 zeigt ein resultierendes, vereinzeltes Gehäuse, das ein erstes Gehäuse100 und ein zweites Gehäuse110 umfasst. Ferner kann das Gehäuse einschließlich der Gehäuse100 und110 auf einem Substrat112 angebracht werden. Das Substrat112 kann als Gehäusesubstrat112 bezeichnet werden. Das Gehäuse100 ist an dem Gehäusesubstrat112 unter Verwendung der leitfähigen Verbinder86 angebracht. - Das Gehäusesubstrat
112 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen hergestellt sein. Alternativ können auch Verbundmaterialien wie Silizium-Germanium, Siliziumkarbid, Gallium-Arsen, Indiumarsenid, Indiumphosphid, Silizium-Germaniumkarbid, Gallium-Arsenphosphid, Gallium-Indiumphosphid, Kombinationen davon und dergleichen verwendet werden. Zusätzlich kann das Gehäusesubstrat112 ein SOI-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie Silizium, Germanium, Silizium-Germanium, SOI, SGOI oder Kombinationen davon. Das Substrat112 basiert in einer alternativen Ausführungsform auf einem isolierenden Kern, wie einem glasfaserverstärkten Harzkern. Ein Beispiel-Kernmaterial ist Glasfaser-Harz wie beispielsweise FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-(BT)-Harz oder alternativ andere PCB-Materialien oder -Folien. Build-Up-Folien wie ABF oder andere Laminate können für das Gehäusesubstrat112 verwendet werden. - Das Gehäusesubstrat
112 kann aktive und passive Vorrichtungen (nicht gezeigt) umfassen. Wie der Fachmann erkennen wird, kann eine Vielzahl von Vorrichtungen wie Transistoren, Kondensatoren, Widerständen, Kombinationen davon und dergleichen verwendet werden, um die strukturellen und funktionalen Anforderungen des Entwurfs für das Gehäuse herzustellen. Die Vorrichtungen können unter Verwendung irgendeines geeigneten Verfahrens ausgebildet werden. - Das Gehäusesubstrat
112 kann auch Metallisierungsschichten und Durchkontaktierungen und Bondpads (nicht gezeigt) über den Metallisierungsschichten und Durchkontaktierungen umfassen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen ausgebildet sein und sind so entworfen, dass sie die verschiedenen Vorrichtungen verbinden, um funktionale Schaltungen auszubilden. Die Metallisierungsschichten können aus alternierenden Schichten aus einem Dielektrikum (z. B. einem low-k-dielektrischen Material) und leitfähigem Material (z. B. Kupfer) ausgebildet werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material verbinden, und durch jedes geeignete Verfahren (wie Abscheidung, Damascene-, Dual-Damascene-Verfahren und dergleichen) ausgebildet werden. In einigen Ausführungsformen ist das Gehäusesubstrat112 im Wesentlichen frei von aktiven und passiven Vorrichtungen. - In einigen Ausführungsformen können die leitfähigen Verbinder
86 aufgeschmolzen werden, um die Gehäuse100 und110 an dem Substrat112 anzubringen. Die leitfähigen Verbinder86 verbinden das Substrat112 , einschließlich der Metallisierungsschichten in dem Substrat112 , elektrisch und/oder physisch mit dem ersten Gehäuse100 . - Die leitfähigen Verbinder
86 können ein Epoxidflussmittel (nicht gezeigt) aufweisen, das darauf ausgebildet ist, bevor sie mit wenigstens einem Teil des Epoxidabschnitts des Epoxidflussmittels aufgeschmolzen werden, der verbleibt, nachdem die Gehäuse110 und100 an dem Substrat112 befestigt sind. Dieser verbleibende Epoxidteil kann als Unterfüllung dienen, um Spannung zu reduzieren und die Verbindungen zu schützen, die sich aus dem Aufschmelzen der leitfähigen Verbinder86 ergeben. In einigen Ausführungsformen kann eine Unterfüllung (nicht gezeigt) zwischen dem ersten Gehäuse100 und dem Substrat112 ausgebildet werden, die die leitfähigen Verbinder86 umgibt. Die Unterfüllung kann durch ein Kapillarströmungsverfahren ausgebildet werden, nachdem die Gehäuse110 und100 befestigt sind, oder durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor die Gehäuse110 und100 befestigt sind. -
14 zeigt eine Querschnittsansicht einer Gehäusestruktur gemäß einigen Ausführungsformen, die Öffnungen durch einen Wafer umfasst. Diese Ausführungsform ähnelt der vorherigen Ausführungsform der1 bis13 , mit der Ausnahme, dass bei dieser Ausführungsform der Wafer20 Öffnungen aufweist, die durch ihn ausgebildet sind, wobei elektrische Verbinder114 in den Öffnungen anstelle der Durchkontaktierungen24 ausgebildet sind. Einzelheiten bezüglich dieser Ausführungsform, die denjenigen für die zuvor beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. - In
14 kann der Wafer20 Öffnungen aufweisen, die durch ihn ausgebildet sind, um zu ermöglichen, dass die leitfähigen Verbinder86 elektrisch mit der vorderseitigen Umverteilungsstruktur28 verbunden sind. Die Öffnungen können durch den Wafer20 beispielsweise durch Laserbohren, Ätzen oder dergleichen ausgebildet werden. Die Öffnungen können ausgebildet werden, unmittelbar bevor die leitfähigen Verbinder86 ausgebildet werden (siehe z. B.11 der vorherigen Ausführungsform), oder können früher in dem Verfahren ausgebildet werden. - Die elektrischen Verbinder
114 können in den Öffnungen durch den Wafer20 ausgebildet werden, während die Struktur sich umgedreht auf einem Band befindet, ähnlich wie in11 gezeigt ist. Als ein Beispiel für das Ausbilden der elektrischen Verbinder114 wird eine Keimschicht (nicht gezeigt) über dem Wafer20 und in den Öffnungen ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Unterschichten umfasst, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von beispielsweise PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und kann Licht zur Strukturierung ausgesetzt werden. Die Struktur des Photoresists entspricht den elektrischen Verbindern114 . Die Strukturierung bildet Öffnungen durch den Photoresist aus, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann durch Plattieren, etwa Galvanisieren oder stromloses Plattieren oder dergleichen, ausgebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Photoresist und Teile der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, beispielsweise durch Verwenden eines Sauerstoffplasmas oder dergleichen. Sobald der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise durch Verwendung eines geeigneten Ätzverfahrens, etwa durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die elektrischen Verbinder114 . - Nachdem die elektrischen Verbinder
114 ausgebildet sind, können die leitfähigen Verbinder86 auf den elektrischen Verbindern114 ausgebildet werden. In einigen Ausführungsformen gibt es UBMs zwischen den leitfähigen Verbindern86 und den elektrischen Verbindern114 . -
15 zeigt eine Querschnittsansicht einer Gehäusestruktur gemäß einigen Ausführungsformen, die einen einzelnen integrierten Schaltungs-Die42 umfasst. Diese Ausführungsform ähnelt der vorherigen Ausführungsform der1 bis13 , mit der Ausnahme, dass bei dieser Ausführungsform die Gehäusestruktur einen einzelnen integrierten Schaltungs-Die42 anstelle der mehreren integrierten Schaltungs-Dies42 aufweist. Einzelheiten bezüglich dieser Ausführungsform, die denjenigen für die zuvor beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. - Die
16 bis23 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer Gehäusestruktur gemäß einigen Ausführungsformen. Diese Ausführungsform ähnelt der vorherigen Ausführungsform von15 , mit der Ausnahme, dass in dieser Ausführungsform das erste Gehäuse110 durch eine integrierte Fan-Out-(InFO)-Gehäusestruktur160 ersetzt worden ist. Einzelheiten bezüglich dieser Ausführungsform, die denjenigen für die zuvor beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. - Die
16 bis23 zeigen Querschnittsansichten von Zwischenschritten zum Ausbilden des ersten Gehäuses160 über dem zweiten Gehäuse130 von15 . In diesen Figuren ist nur ein erstes Gehäuse160 gezeigt, aber mehrere erste Gehäuse160 können gleichzeitig über mehreren zweiten Gehäusen160 ausgebildet werden und dann kann die Struktur vereinzelt werden, um mehrere Gehäusestrukturen auszubilden.16 zeigt Öffnungen in der Umverteilungsstruktur60 , um Teile der Metallisierungsstruktur64 freizulegen. - In
17 werden Durchkontaktierungen136 ausgebildet. Als ein Beispiel zum Ausbilden der Durchkontaktierungen136 wird eine Keimschicht über der Umverteilungsstruktur60 in den Öffnungen ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Unterschichten umfasst, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung von beispielsweise PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und kann Licht zur Strukturierung ausgesetzt werden. Die Struktur des Photoresists entspricht den Durchkontaktierungen. Die Strukturierung bildet Öffnungen durch den Photoresist aus, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann durch Plattieren, etwa Galvanisieren oder stromloses Plattieren oder dergleichen, ausgebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Der Photoresist und Teile der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, werden entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, beispielsweise durch Verwenden eines Sauerstoffplasmas oder dergleichen. Sobald der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise durch Verwendung eines geeigneten Ätzverfahrens, etwa durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die Durchkontaktierungen136 . - In
18 werden integrierte Schaltungs-Dies138 an der Umverteilungsstruktur60 durch einen Klebstoff (nicht gezeigt) befestigt. Wie in18 gezeigt, werden zwei integrierte Schaltungs-Dies138 befestigt, und in anderen Ausführungsformen können mehr oder weniger integrierte Schaltungs-Dies138 für jede der Gehäusestrukturen befestigt werden. Die integrierten Schaltungs-Dies138 können logische Dies sein (z. B. zentrale Verarbeitungseinheiten, Mikrocontroller usw.), Speicher-Dies (z. B. DRAM-Dies, SRAM-Dies usw.), Power-Management-Dies (z. B. PMIC-Dies), HF-Dies, Sensor-Dies, MEMS-Dies, Signalverarbeitungs-Dies (z. B. DSP-Dies), Front-End-Dies (z. B. AFE-Dies), dergleichen oder eine Kombination davon. Auch können in einigen Ausführungsformen die integrierten Schaltungs-Dies138 eine unterschiedliche Größe (z. B. unterschiedliche Höhe und/oder Fläche) haben und in anderen Ausführungsformen können die integrierten Schaltungs-Dies138 die gleiche Größe (z. B. die gleiche Höhe und/oder Fläche) haben. - Vor dem Befestigen können die integrierten Schaltungs-Dies
138 gemäß anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen in den integrierten Schaltungs-Dies138 auszubilden. Beispielsweise umfassen die integrierten Schaltungs-Dies138 jeweils ein Halbleitersubstrat139 , wie Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-(SOI)-Substrats. Das Halbleitersubstrat139 kann ein anderes Halbleitermaterial, wie beispielsweise Germanium; einen Verbundhalbleiter, der Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst; oder Kombinationen davon umfassen. Es können auch andere Substrate, wie mehrschichtige oder Gradientsubstrate, verwendet werden. Vorrichtungen, wie beispielsweise Transistoren, Dioden, Kondensatoren, Widerstände usw., können in und/oder auf dem Halbleitersubstrat139 ausgebildet werden und können durch Verbindungsstrukturen120 miteinander verbunden sein, die beispielsweise durch Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat139 ausgebildet sind, um eine integrierte Schaltung auszubilden. - Die integrierten Schaltungs-Dies
138 umfassen ferner Pads, wie Z. B. Aluminiumpads, mit denen externe Verbindungen hergestellt werden. Die Pads befinden sich auf dem, was als jeweilige aktive Seite der integrierten Schaltungs-Dies138 bezeichnet werden kann. Die Verbinder142 , wie beispielsweise leitfähige Säulen (die z. B. ein Metall wie Kupfer aufweisen), sind mechanisch und elektrisch mit den jeweiligen Pads verbunden. Die Die-Verbinder142 können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die Die-Verbinder142 verbinden die jeweiligen integrierten Schaltungen der integrierten Schaltungs-Dies138 elektrisch. - Ein dielektrisches Material
144 befindet sich auf den aktiven Seiten der integrierten Schaltungs-Dies138 , wie auf den Die-Verbindern142 . Das dielektrische Material144 verkapselt die Die-Verbinder142 seitlich, und das dielektrische Material144 ist seitlich mit den jeweiligen integrierten Schaltungs-Dies138 bündig. Das dielektrische Material144 kann aus einem Polymer wie PBO, Polyimid, BCB oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; dergleichen oder einer Kombination davon bestehen und kann beispielsweise durch Rotationsbeschichten, Laminieren, CVD oder dergleichen ausgebildet werden. - Die Klebstoffschicht (nicht gezeigt) kann sich auf den Rückseiten der integrierten Schaltungs-Dies
138 befinden und befestigt die integrierten Schaltungs-Dies138 an das erste Gehäuse130 . Der Klebstoff kann ein beliebiger geeigneter Klebstoff, ein Epoxid, eine Die-Befestigungsfolie (DAF) oder dergleichen sein. Der Klebstoff kann auf eine Rückseite der integrierten Schaltungs-Dies138 aufgebracht werden, beispielsweise auf eine Rückseite des jeweiligen Halbleiterwafers, oder kann auf der Oberfläche des ersten Gehäuses130 aufgebracht werden. Die integrierten Schaltungs-Dies138 können vereinzelt werden, beispielsweise durch Sägen oder Zerteilen, und an das erste Gehäuse130 durch den Klebstoff unter Verwendung von beispielsweise einem Pick-and-Place-Werkzeug befestigt werden. - In
19 wird ein Verkapselungsmittel146 auf den verschiedenen Komponenten ausgebildet. Das Verkapselungsmittel146 kann eine Formmasse, ein Epoxidharz oder dergleichen sein und kann durch Formpressen, Transferformen oder dergleichen aufgebracht werden. - In
20 kann nach dem Härten das Verkapselungsmittel146 einem Schleifverfahren unterzogen werden, um die Durchkontaktierungen136 und die Die-Verbinder142 freizulegen. Die oberen Flächen der Durchkontaktierungen136 , der Die-Verbinder142 und des Verkapselungsmittels146 sind nach dem Schleifverfahren koplanar. In einigen Ausführungsformen kann das Schleifen weggelassen werden, beispielsweise wenn die Durchkontaktierungen136 und Die-Verbinder142 bereits freiliegen. - In
21 wird eine vorderseitige Umverteilungsstruktur148 ausgebildet. Wie in21 gezeigt, umfasst die vorderseitige Umverteilungsstruktur148 dielektrische Schichten152 und Metallisierungsstrukturen150 , die mit den Durchkontaktierungen136 und den Die-Verbindern142 verbunden sind. Die Umverteilungsstruktur148 kann ähnlich der oben beschriebenen Umverteilungsstruktur60 ausgebildet werden, und die Beschreibung wird hier nicht wiederholt. Nach dem Ausbilden der Umverteilungsstruktur148 ist das zweite Gehäuse160 ausgebildet. - Die vorderseitige Umverteilungsstruktur
148 ist beispielhaft gezeigt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der vorderseitigen Umverteilungsstruktur148 ausgebildet werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können Schritte und Verfahren, die oben beschrieben wurden, weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können die oben beschriebenen Schritte und Verfahren wiederholt werden. Ein Fachmann wird leicht verstehen, welche Schritte und Verfahren weggelassen oder wiederholt werden. - In
22 wird die Struktur, die ein oder mehrere erste Gehäuse130 und ein oder mehrere zweite Gehäuse160 umfasst, umgedreht und auf einem Band162 platziert. Ferner kann der Wafer20 einem Schleifverfahren unterzogen werden, um die Durchkontaktierungen24 freizulegen. Die Oberflächen der Durchkontaktierungen24 und des Wafers20 sind nach dem Schleifverfahren koplanar. In einigen Ausführungsformen kann das Schleifverfahren weggelassen werden, beispielsweise wenn die Durchkontaktierungen24 bereits durch den Wafer20 freigelegt sind. Nachdem die Durchgangslöcher24 freigelegt sind, werden über den Durchgangslöchern24 Pads (nicht gezeigt) und leitfähige Verbinder86 ausgebildet. - In einigen Ausführungsformen wird die Struktur, die ein oder mehrere erste Gehäuse
130 und ein oder mehrere zweite Gehäuse160 umfasst, umgedreht und auf ein Band für ein Vereinzelungsverfahren platziert. -
23 zeigt ein resultierendes, vereinzeltes Gehäuse, das ein erstes Gehäuse130 und ein zweites Gehäuse160 umfasst. Ferner kann das Gehäuse einschließlich der Gehäuse130 und160 auf einem Substrat112 angebracht werden. Das Substrat112 kann als Gehäusesubstrat112 bezeichnet werden. Das Gehäuse100 ist an dem Gehäusesubstrat112 unter Verwendung der leitfähigen Verbinder86 angebracht. - Die hier beschriebenen Ausführungsformen können Vorteile bieten. Insbesondere umfassen die offenbarten Ausführungsformen einen integrierten Fan-Out-Entwurf, der mehr Funktionalität und Zuverlässigkeit ermöglicht. Die Gehäusestrukturen können einen Chip/Die umfassen, der mit einer Waferstruktur hybridgebondet ist, wobei die Waferstruktur eine oder mehrere integrierte passive Vorrichtungen (IPDs) umfasst. Einige der offenbarten Verfahren zum Ausbilden der Gehäusestruktur umfassen die Optimierung des Verfahrens, das nicht so viele Trägersubstrate (oder in einigen Fällen keine Trägersubstrate) wie andere Verfahren benötigt. Weiterhin ermöglicht das Hybridbond-Verfahren, dass die Bonds zwischen dem Chip/Die und dem Wafer kein Lötmaterial umfassen, was die Zuverlässigkeit und die Ausbeute an Gehäusestrukturen erhöhen kann.
- Eine Ausführungsform ist ein Verfahren, umfassend: das Ausbilden einer ersten passiven Vorrichtung in einem ersten Wafer, das Ausbilden einer ersten dielektrischen Schicht über einer ersten Seite des ersten Wafers, das Ausbilden einer ersten Mehrzahl von Bondpads in der ersten dielektrischen Schicht, das Planarisieren der ersten dielektrischen Schicht und der ersten Mehrzahl von Bondpads, um obere Flächen der ersten dielektrischen Schicht und der ersten Mehrzahl von Bondpads einzuebnen, das Hybridbonden eines ersten Vorrichtungs-Dies mit der ersten dielektrischen Schicht und zumindest einigen der ersten Mehrzahl von Bondpads und das Kapseln des ersten Vorrichtungs-Dies mit einem ersten Verkapselungsmittel.
- Eine weitere Ausführungsform ist ein Verfahren, umfassend: das Ausbilden eines ersten Gehäuses, das das Ausbilden einer passiven Vorrichtung und einer Durchkontaktierung in einem ersten Wafer umfasst, das Ausbilden einer ersten Umverteilungsstruktur über einer ersten Seite des ersten Wafers, wobei die erste Umverteilungsstruktur eine erste Mehrzahl von Bondpads in einer ersten dielektrischen Schicht aufweist, wobei obere Flächen der ersten Mehrzahl von Bondpads im Wesentlichen koplanar mit einer oberen Fläche der ersten dielektrischen Schicht sind, das Ausbilden eines ersten elektrischen Verbinders auf einem der ersten Mehrzahl von Bondpads, das Bonden eines ersten Vorrichtungs-Dies mit der ersten Umverteilungsstruktur, wobei eine dielektrische Schicht des ersten Vorrichtungs-Dies mit der ersten dielektrischen Schicht gebondet wird und Metallpads in dem ersten Vorrichtungs-Die mit der ersten Mehrzahl von Bondpads durch Metall-Metall-Bonden gebondet werden, und das Kapseln des ersten Vorrichtungs-Dies in einer ersten Formmasse.
- Eine weitere Ausführungsform ist eine Struktur, umfassend einen ersten Wafer mit einer ersten passiven Vorrichtung und einer ersten Durchkontaktierung, wobei die erste passive Vorrichtung in dem ersten Wafer eingebettet ist, wobei die erste Durchkontaktierung sich durch den ersten Wafer erstreckt, eine erste Umverteilungsstruktur auf einer ersten Seite des ersten Wafers, wobei die erste Umverteilungsstruktur eine Mehrzahl von Metallisierungsstrukturen, die eine erste Mehrzahl von Bondpads aufweisen, und eine erste Mehrzahl von dielektrischen Schichten umfasst, wobei die Mehrzahl von Metallisierungsstrukturen in der ersten Mehrzahl von dielektrischen Schichten angeordnet sind, und wobei die erste Mehrzahl von dielektrischen Schichten eine erste dielektrische Schicht aufweist, wobei eine erste Oberfläche der ersten dielektrischen Schicht im Wesentlichen koplanar mit ersten Oberflächen der ersten Mehrzahl von Bondpads ist, und einen Vorrichtungs-Die, der eine zweite Mehrzahl von Bondpads, die mit der ersten Mehrzahl von Bondpads durch Metall-Metall-Bonden gebondet sind, und eine zweite Mehrzahl von dielektrischen Schichten umfasst, die eine zweite dielektrische Schicht umfassen, wobei die zweite dielektrische Schicht eine zweite Oberfläche aufweist, die im Wesentlichen koplanar mit zweiten Oberflächen der zweiten Mehrzahl von Bondpads ist, wobei die erste dielektrische Schicht durch dielektrisch-dielektrische Bonds mit der zweiten dielektrischen Schicht gebondet ist.
- Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren, umfassend: Ausbilden einer ersten passiven Vorrichtung in einem ersten Wafer; Ausbilden einer ersten dielektrischen Schicht über einer ersten Seite des ersten Wafers; Ausbilden einer ersten Mehrzahl von Bondpads in der ersten dielektrischen Schicht; Planarisieren der ersten dielektrischen Schicht und der ersten Mehrzahl von Bondpads, um obere Flächen der ersten dielektrischen Schicht und der ersten Mehrzahl von Bondpads gegeneinander einzuebnen; Hybridbonden eines ersten Vorrichtungs-Dies mit der ersten dielektrischen Schicht und zumindest einigen der ersten Mehrzahl von Bondpads; und Kapseln des ersten Vorrichtungs-Dies mit einem ersten Verkapselungsmittel.
- Verfahren nach Anspruch 1, weiter umfassend: Ausbilden einer ersten Durchkontaktierung auf einem der ersten Mehrzahl von Bondpads, wobei die erste Durchkontaktierung in dem ersten Verkapselungsmittel gekapselt ist.
- Verfahren nach Anspruch 2, wobei das Ausbilden der ersten Durchkontaktierung auf einem der ersten Mehrzahl von Bondpads umfasst: vor dem Kapseln, Plattieren der Durchkontaktierung auf dem einen der ersten Mehrzahl von Bondpads.
- Verfahren nach Anspruch 2 oder 3, weiter umfassend: Ausbilden einer zweiten dielektrischen Schicht über dem ersten Vorrichtungs-Die, der ersten Durchkontaktierung und dem ersten Verkapselungsmittel; Ausbilden einer zweiten Mehrzahl von Bondpads in der zweiten dielektrischen Schicht, wobei mindestens einer der zweiten Mehrzahl von Bondpads elektrisch mit der ersten Durchkontaktierung verbunden ist; und Bonden einer Gehäusestruktur mit der zweiten Mehrzahl von Bondpads.
- Verfahren nach Anspruch 2 oder 3, weiter umfassend: Ausbilden einer zweiten dielektrischen Schicht über dem ersten Vorrichtungs-Die, der ersten Durchkontaktierung und dem ersten Verkapselungsmittel; Ausbilden einer ersten Mehrzahl von Kontaktpads in der zweiten dielektrischen Schicht, wobei mindestens einer der ersten Mehrzahl von Kontaktpads elektrisch mit der ersten Durchkontaktierung verbunden ist; Ausbilden einer dritten Durchkontaktierung auf einem der ersten Mehrzahl von Kontaktpads; Befestigen eines zweiten Vorrichtungs-Dies über der zweiten dielektrischen Schicht; Kapseln des zweiten Vorrichtungs-Dies und der dritten Durchkontaktierung mit einem zweiten Verkapselungsmittel; Ausbilden einer dritten dielektrischen Schicht über dem zweiten Vorrichtungs-Die, der dritten Durchkontaktierung und dem zweiten Verkapselungsmittel; und Ausbilden einer ersten Metallisierungsstruktur in der dritten dielektrischen Schicht, wobei die erste Metallisierungsstruktur elektrisch mit der dritten Durchkontaktierung und dem zweiten Vorrichtungs-Die verbunden ist.
- Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer zweiten Durchkontaktierung, die sich von der ersten Seite in den ersten Wafer erstreckt.
- Verfahren nach Anspruch 6, wobei die erste passive Vorrichtung und die zweite Durchkontaktierung in denselben Verarbeitungsschritten ausgebildet werden.
- Verfahren nach Anspruch 6 oder 7, weiter umfassend: Ausdünnen einer zweiten Seite des ersten Wafers, um ein Ende der zweiten Durchkontaktierung freizulegen; und Ausbilden eines leitfähigen Verbinders auf dem freigelegten Ende der zweiten Durchkontaktierung.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste passive Vorrichtung einen Kondensator, einen Widerstand, einen Induktor oder eine Kombination davon umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, weiter umfassend: Laserbohren von einer zweiten Seite des ersten Wafers, um eine Öffnung durch den ersten Wafer auszubilden, wobei die Öffnung durch den ersten Wafer ein leitfähiges Element auf der ersten Seite des ersten Wafers freilegt; Ausbilden eines elektrischen Verbinders in der Öffnung und entlang der zweiten Seite des ersten Wafers; und Ausbilden eines leitfähigen Verbinders auf dem elektrischen Verbinder.
- Verfahren, umfassend: Ausbilden eines ersten Gehäuses, umfassend: Ausbilden einer passiven Vorrichtung und einer Durchkontaktierung in einem ersten Wafer; Ausbilden einer ersten Umverteilungsstruktur über einer ersten Seite des ersten Wafers, wobei die erste Umverteilungsstruktur eine erste Mehrzahl von Bondpads in einer ersten dielektrischen Schicht aufweist, wobei obere Flächen der ersten Mehrzahl von Bondpads im Wesentlichen koplanar mit einer oberen Fläche der ersten dielektrischen Schicht sind; Ausbilden eines ersten elektrischen Verbinders auf einem der ersten Mehrzahl von Bondpads; Bonden eines ersten Vorrichtungs-Dies mit der ersten Umverteilungsstruktur, wobei eine dielektrische Schicht des ersten Vorrichtungs-Dies mit der ersten dielektrischen Schicht gebondet wird und Metallpads in dem ersten Vorrichtungs-Die mit der ersten Mehrzahl von Bondpads durch Metall-Metall-Bonden gebondet werden; und Kapseln des ersten Vorrichtungs-Dies in einer ersten Formmasse.
- Verfahren nach Anspruch 11, weiter umfassend: Ausbilden einer zweiten Umverteilungsstruktur über dem ersten Vorrichtungs-Die, der ersten Formmasse und dem ersten elektrischen Verbinder, wobei die zweite Umverteilungsstruktur eine zweite Mehrzahl von Bondpads in einer zweiten dielektrischen Schicht umfasst; und Bonden eines zweiten Gehäuses mit dem ersten Gehäuse unter Verwendung eines ersten Satzes von leitfähigen Verbindern.
- Verfahren nach Anspruch 12, wobei das zweite Gehäuse einen zweiten Die umfasst.
- Verfahren nach Anspruch 12 oder 13, weiter umfassend: Ausdünnen einer zweiten Seite des ersten Wafers, um die Durchkontaktierung in dem ersten Wafer freizulegen; und Ausbilden eines leitfähigen Verbinders auf der zweiten Seite des ersten Wafers und elektrisch mit der freiliegenden Durchkontaktierung verbunden.
- Verfahren nach einem der Ansprüche 11 bis 14, ferner umfassend: Ausbilden einer zweiten Umverteilungsstruktur über dem ersten Vorrichtungs-Die, der ersten Formmasse und dem ersten elektrischen Verbinder, wobei die zweite Umverteilungsstruktur Metallisierungsstrukturen in einer zweiten dielektrischen Schicht umfasst; Ausbilden eines zweiten elektrischen Verbinders auf einer der Metallisierungsstrukturen; Befestigen eines zweiten Vorrichtungs-Dies an die zweite Umverteilungsstruktur; und Kapseln des zweiten Vorrichtungs-Dies und des zweiten elektrischen Verbinders in einer zweiten Formmasse.
- Verfahren nach Anspruch 15, ferner umfassend: Ausbilden einer dritten Umverteilungsstruktur über dem zweiten Vorrichtungs-Die, der zweiten Formmasse und dem zweiten elektrischen Verbinder, wobei die dritte Umverteilungsstruktur Metallisierungsstrukturen in einer dritten dielektrischen Schicht umfasst, wobei die Metallisierungsstrukturen mit dem zweiten elektrischen Verbinder und dem zweiten Vorrichtungs-Die elektrisch verbunden sind.
- Verfahren nach einem der Ansprüche 11 bis 16, wobei die passive Vorrichtung einen Kondensator, einen Widerstand, einen Induktor oder eine Kombination davon umfasst.
- Struktur, umfassend: ein erstes Substrat mit einer ersten passiven Vorrichtung und einer ersten Durchkontaktierung, wobei die erste passive Vorrichtung in dem ersten Substrat eingebettet ist, wobei die erste Durchkontaktierung sich durch das erste Substrat erstreckt; eine erste Umverteilungsstruktur auf einer ersten Seite des ersten Substrats, wobei die erste Umverteilungsstruktur umfasst: eine Mehrzahl von Metallisierungsstrukturen, die eine erste Mehrzahl von Bondpads aufweisen; und eine erste Mehrzahl von dielektrischen Schichten, wobei die Mehrzahl von Metallisierungsstrukturen in der ersten Mehrzahl von dielektrischen Schichten angeordnet sind und wobei die erste Mehrzahl von dielektrischen Schichten eine erste dielektrische Schicht aufweisen, wobei eine erste Oberfläche der ersten dielektrischen Schicht im Wesentlichen koplanar mit ersten Oberflächen der ersten Mehrzahl von Bondpads ist; und einen Vorrichtungs-Die, umfassend: eine zweite Mehrzahl von Bondpads, die mit der ersten Mehrzahl von Bondpads durch Metall-Metall-Bonden gebondet sind; und eine zweite Mehrzahl von dielektrischen Schichten, die eine zweite dielektrische Schicht aufweisen, wobei die zweite dielektrische Schicht eine zweite Oberfläche aufweist, die im Wesentlichen koplanar mit zweiten Oberflächen der zweiten Mehrzahl von Bondpads ist, wobei die erste dielektrische Schicht durch dielektrisch-dielektrische Bonds mit der zweiten dielektrischen Schicht gebondet ist.
- Struktur nach Anspruch 18, wobei sich die zweite dielektrische Schicht seitlich über die jeweiligen Ränder der ersten dielektrischen Schicht hinaus erstreckt.
- Struktur nach Anspruch 18 oder 19, wobei die erste dielektrische Schicht mit der zweiten dielektrischen Schicht mit entsprechenden Bindungen gebondet ist, die OH-Bindungen umfassen.
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