CN104576417B - 封装结构和封装方法 - Google Patents

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Abstract

一种封装结构和封装方法，其中，封装方法包括：提供第一扇出基底，第一扇出基底的第一表面具有第一介质层，第一介质层内具有第一导电层，第一导电层的表面与第一介质层的表面齐平，且第一导电层与器件结构电连接；提供第一半导体基底，第一半导体基底的第一表面与第一导电结构的表面齐平，第一半导体基底的第一表面具有第二介质层，第二介质层内具有第二导电层，第二导电层的表面与第二介质层的表面齐平，且第二导电层与第一导电结构电连接；采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，使第一导电层和第二导电层之间电连接。所形成的封装结构的尺寸减小、集成度提高。

Description

封装结构和封装方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种封装结构和封装方法。
背景技术
晶圆级封装（Wafer Level Packaging，WLP）技术是对整片晶圆进行封装测试后，再切割成单个成品芯片的技术，封装后的芯片尺寸与裸片完全一致。相较于传统的封装技术，例如陶瓷无引线芯片载具（Ceramic Leadless Chip Carrier）技术和有机无引线芯片载具（Organic Leadless Chip Carrier）技术等，采用晶圆级封装技术制造的芯片尺寸更为轻、小、短、薄，且制造成本随着芯片尺寸的减小和晶圆尺寸的增大而显著降低。晶圆级封装技术能够将IC设计、晶圆制造、封装测试、基板制造整合为一体，使目前技术关注的热点和未来的发展趋势。
扇出晶圆封装（Fan Out Wafer Level Packaging）技术和硅通孔（TSV，ThroughSilicon Via）封装技术均是晶圆级封装技术中的一种。扇出晶圆封装的方法包括：在载体圆片表面形成剥离薄膜；在剥离薄膜表面形成第一介质层；在第一介质层表面形成第一图形层，所述第一图形层具有第一开口；在第一开口内形成与基板端连接的金属电极，在第一图形层表面形成再布线金属层；在与基板端连接的金属电极表面、再布线金属层表面以及第一介质层表面形成第二介质层，并在第二介质层表面形成第二图形层，所述第二图形层具有第二开口；在第二开口内形成与芯片端连接的金属电极；将芯片倒装至与芯片端连接的金属电极后，在第二介质层和芯片表面形成塑封料层，所述塑封料层包围所述芯片，形成带有塑封料层的封装结构；将载体圆片和剥离膜与带有塑封料层的封装体分离，形成塑封圆片；植球回流，在与基板端连接的金属电极表面形成焊球凸点；单片切割，形成最终的扇出芯片结构。
然而，现有的晶圆级封装的集成度依旧有待提高，且晶圆级封装结构的尺寸有待进一步缩小。
发明内容
本发明解决的问题是提供一种封装结构和封装方法，减小所形成的封装结构的尺寸，提高所形成的封装结构的集成度。
为解决上述问题，本发明提供一种封装方法，包括：提供第一扇出基底，所述第一扇出基底包括：器件结构、以及包围于所述器件结构表面的封料层，所述第一扇出基底的第一表面具有第一介质层，所述第一介质层内具有第一导电层，所述第一导电层的表面与第一介质层的表面齐平，且所述第一导电层与器件结构电连接；提供第一半导体基底，所述第一半导体基底内具有第一导电结构，所述第一半导体基底的第一表面与所述第一导电结构的表面齐平，所述第一半导体基底的第一表面具有第二介质层，所述第二介质层内具有第二导电层，所述第二导电层的表面与第二介质层的表面齐平，且所述第二导电层与第一导电结构电连接；采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，且所述第一导电层和第二导电层的位置相互对应，使第一导电层和第二导电层之间电连接。
可选的，所述键合工艺为金属键合工艺，用于使第一导电层和第二导电层之间相键合。
可选的，所述键合工艺为熔接键合工艺，用于使第一介质层和第二介质层之间相键合。
可选的，还包括：在所述键合工艺之后，对所述第一半导体基底的第二表面进行减薄，直至暴露出所述第一导电结构为止，所述第一半导体基底的第二表面与第一半导体基底的第一表面相对。
可选的，还包括：在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；在所述再布线层表面形成焊球。
可选的，还包括：在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成器件层，所述器件层包括：半导体器件、电连接所述半导体器件的互连线、以及电隔离所述互连线和半导体器件的隔离层，所述半导体器件与所述第一导电结构电连接；在所述器件层表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；在所述再布线层表面形成焊球。
可选的，还包括：在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成第三介质层和第三导电层，第三介质层和第三导电层的表面齐平，所述第三导电层与所述第一导电结构电连接；采用键合工艺在所述第三介质层和第三导电层表面形成若干层重叠的扇出基底、若干层重叠的半导体基底、或若干层交替重叠的扇出基底和半导体基底，所述第三导电层与半导体基底内的第二导电层相接触、或与扇出基底内的第一导电层相接触。
可选的，所述第一扇出基底还包括：第二导电结构，所述第二导电结构与第一导电层电连接，且所述第一扇出基底的第二表面与所述第二导电结构的表面齐平，所述第一扇出基底的第二表面与第一扇出基底的第一表面相对。
可选的，还包括：在所述第一扇出基底的第二表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第二导电结构电连接；在所述再布线层表面形成焊球。
可选的，还包括：在所述第一扇出基底的第二表面形成第三介质层和第三导电层，第三介质层和第三导电层的表面齐平，所述第三导电层与所述第二导电结构电连接；采用键合工艺在所述第三介质层和第三导电层表面形成若干层重叠的扇出基底、若干层重叠的半导体基底、或若干层交替重叠的扇出基底和半导体基底，所述第三导电层与半导体基底内的第二导电层相接触、或与扇出基底内的第一导电层相接触。
可选的，所述第一半导体基底包括：衬底、位于衬底表面或衬底内的半导体器件、电连接所述半导体器件的互连线、电隔离所述半导体器件和互连线的隔离层；所述第一导电结构与所述半导体器件电连接。
可选的，所述第一导电结构包括导电插塞、以及位于第一半导体基底和导电插塞之间的第二绝缘层。
可选的，所述器件结构包括：芯片、无源器件或芯片和无源器件，所述芯片或无源器件具有焊盘，所述第一扇出基底第一表面的封料层暴露出芯片或无源器件的焊盘；所述第一介质层形成于所述器件结构具有焊盘的表面和封料层表面，所述第一导电层与所述芯片或无源器件的焊盘电连接。
相应的，本发明还提供一种封装结构，包括：第一扇出基底，所述第一扇出基底包括：器件结构、以及包围于所述器件结构表面的封料层，所述第一扇出基底的第一表面具有第一介质层，所述第一介质层内具有第一导电层，所述第一导电层的表面与第一介质层的表面齐平，且所述第一导电层与器件结构电连接；第一半导体基底，所述第一半导体基底内具有第一导电结构，所述第一半导体基底的第一表面与所述第一导电结构的表面齐平，所述第一半导体基底的第一表面具有第二介质层，所述第二介质层内具有第二导电层，所述第二导电层的表面与第二介质层的表面齐平，且所述第二导电层与第一导电结构电连接；所述第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，且所述第一导电层和第二导电层的位置相互对应，使第一导电层和第二导电层之间电连接。
可选的，所述第一半导体基底的第二表面暴露出所述第一导电结构，所述第一半导体基底的第二表面与第一半导体基底的第一表面相对；位于所述第一半导体基底的第二表面的再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；位于所述再布线层表面的焊球。
与现有技术相比，本发明的技术方案具有以下优点：
在所述封装方法中，采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，能够使第一扇出基底与第一半导体基底之间固定设置，以此实现第一扇出基底与第一半导体基底的三维系统级封装。因此，所述第一扇出基底或第一半导体基底的应用更广泛。而且，由于采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，因此，所述第一介质层和第一导电层的表面直接与第二介质层和第二导电层的表面相接触，使得第一扇出基底与第一半导体基底之间无间隙，从而使由第一扇出基底和第一半导体基底构成的封装结构的尺寸缩小，有利于提高封装结构的集成度。
进一步，所述键合工艺为金属键合工艺，能够使第一导电层与第二导电层之间相互键合，从而使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，并使第一扇出基底和第一半导体基底之间通过第一导电层和第二导电层实现电连接，实现第一扇出基底和第一半导体基底形成于同一封装结构中。
进一步，所述键合工艺为熔接键合工艺，能够使第一介质层和第二介质层之间因范德华力而相互键合，从而使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，并使第一扇出基底和第一半导体基底之间通过第一导电层和第二导电层实现电连接，实现第一扇出基底和第一半导体基底形成于同一封装结构中。
在所述封装结构中，第一介质层和第一导电层的表面相对于第二介质层和第二导电层的表面之间固定设置，即所述第一扇出基底与第一半导体基底之间固定设置，使第一扇出基底与第一半导体基底封装于同一封装结构中，并实现三维系统级封装。因此，由所述第一扇出基底或第一半导体基底构成的封装结构应用更广泛。而且，由于第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，因此，所述第一介质层和第一导电层的表面直接与第二介质层和第二导电层的表面相接触，所述第一扇出基底与第一半导体基底之间无间隙，因此第一扇出基底和第一半导体基底所构成的封装结构的尺寸缩小，有利于提高封装结构的集成度。
附图说明
图1至图5是本发明实施例的形成封装结构的过程的剖面结构示意图；
图6是本发明另一实施例的封装方法所形成的封装结构的剖面示意图；
图7是本发明其他实施例的封装方法所形成的封装结构的剖面示意图。
具体实施方式
如背景技术所述，现有的晶圆级封装技术集成度有待提高，晶圆级封装结构的尺寸有待缩小。
为例提高晶圆级封装的集成度，提出了一种三维系统级封装方法，能够将构成同一系统的若干芯片以三维堆叠的形式封装于同一封装结构中。以扇出晶圆封装技术为例，当需要进行三维系统级封装时，在形成于芯片端连接的金属电极之后，将若干重叠设置的芯片倒装至与芯片端连接的金属电极；其中，若干重叠设置的芯片之间具有布线结构以实现不同层芯片之间的电连接，而相邻芯片之间由绝缘层相互隔离；在将若干重叠设置的芯片倒装至与芯片端连接的金属电极之后，再形成塑封料层以包裹若干重叠设置的芯片，形成封装结构。
然而，三维系统级封装方法仅能够采用单一的封装技术实现，例如仅能够采用扇出晶圆封装技术或硅通孔封装技术实现封装，而不同的封装技术难以在同一三维系统级封装过程中集成。而且，即使需要使采用不同封装技术所形成的封装结构集成于同一三维系统级封装结构中时，也需要在采用不同的封装技术分别形成封装结构之后，使不同的封装结构堆叠设置，并通过焊球实现相互之间的电连接；例如，将采用扇出晶圆封装技术形成的封装结构、和采用硅通孔封装技术形成的封装结构重叠设置，并在所述重叠设置的封装结构之间形成焊球以实现电连接。因此，在所述晶圆级封装技术中，封装过程复杂，应用范围有限，而且所形成的封装结构尺寸较大，不利于芯片和系统的集成。
为了解决上述问题，本发明提出一种封装方法，包括：提供第一扇出基底，所述第一扇出基底包括：器件结构、以及包围于所述器件结构表面的封料层，所述第一扇出基底的第一表面具有第一介质层，所述第一介质层内具有第一导电层，所述第一导电层的表面与第一介质层的表面齐平，且所述第一导电层与器件结构电连接；提供第一半导体基底，所述第一半导体基底内具有第一导电结构，所述第一半导体基底的第一表面与所述第一导电结构的表面齐平，所述第一半导体基底的第一表面具有第二介质层，所述第二介质层内具有第二导电层，所述第二导电层的表面与第二介质层的表面齐平，且所述第二导电层与第一导电结构电连接；采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，且所述第一导电层和第二导电层的位置相互对应，使第一导电层和第二导电层之间电连接。
其中，采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，能够使第一扇出基底与第一半导体基底之间固定设置，以此实现第一扇出基底与第一半导体基底的三维系统级封装。因此，所述第一扇出基底或第一半导体基底的应用更广泛。而且，由于采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，因此，所述第一介质层和第一导电层的表面直接与第二介质层和第二导电层的表面相接触，使得第一扇出基底与第一半导体基底之间无间隙，从而使由第一扇出基底和第一半导体基底构成的封装结构的尺寸缩小，有利于提高封装结构的集成度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图5是本发明实施例的形成封装结构的过程的剖面结构示意图。
请参考图1，提供第一扇出基底100，所述第一扇出基底100包括：器件结构101、以及包围于所述器件结构101表面的封料层102，所述第一扇出基底100的第一表面110具有第一介质层103，所述第一介质层103内具有第一导电层104，所述第一导电层104的表面与第一介质层103的表面齐平，且所述第一导电层104与器件结构101电连接。
所述第一扇出基底100采用如背景技术所述的扇出晶圆封装的方法形成，所述第一扇出基底100形成方法包括：在基底表面形成剥离层，所述第一介质层103形成于剥离层表面，且在形成所述第一介质层103的过程中，在所述第一介质层103内形成第一导电层104和第一布线层（未标示）；其中，所述第一导电层104形成于剥离层表面，所述第一布线层形成于所述第一导电层104表面，在后续去除剥离层之后，能够暴露出所述第一导电层104，所述第一布线层能够与后续倒装于所述第一介质层103表面的器件结构101电连接，并实现器件结构101之间的电路功能。所述第一介质层103能够覆盖于第一布线层表面，通过形成于第一介质层103内的电极，能够实现第一布线层与器件结构101的焊盘105之间电连接；或者，所述第一介质层103的表面与第一布线层的表面齐平，器件结构105的焊盘105直接与第一布线层相接触，实现第一导电层104与器件结构105之间的电连接；在形成第一介质层103、第一导电层104和第一布线层之后，将器件结构101具有焊盘105的一面倒装于第一介质层103表面，并使器件结构101的焊盘与第一布线层电连接；在倒装所述器件结构105之后，在所述第一介质层103和器件结构101表面形成封料层102，所述封料层102包裹所述器件结构101，并使器件结构101固定于第一介质层103表面；在形成封料层102之后，去除基底和剥离层，并暴露出第一介质层103和第一导电层104，形成第一扇出基底100。
所述封料层102的材料为有机材料，本实施例中为环氧树脂。所述第一介质层103的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅中的一种或多种组合，本实施例中的第一介质层103的材料为氧化硅。所述第一导电层104的数量大于或等于1个，材料为导电材料，例如铜、钨或铝，本实施例中第一导电层104的材料为铜。此外，本实施例中的第一布线层的材料为铝。
所述器件结构101包括：芯片、无源器件或芯片和无源器件，所述芯片或无源器件具有焊盘105，所述第一扇出基底100第一表面110的封料层102暴露出芯片或无源器件的焊盘105。所述第一介质层103形成于所述器件结构101具有焊盘105的表面和封料层102表面，所述第一导电层104与所述芯片或无源器件的焊盘105电连接。其中，所述焊盘105的材料为导电材料，例如铜、钨或铝，本实施例中的焊盘105材料为铝。此外，所述第一扇出基底100具有第二表面120，所述第二表面120与第一表面110相对。
在现有技术中，当需要在所述第一扇出基底100基础上实现三维系统级封装时，仅能够继续以所述扇出晶圆封装的方法进行制程，直至形成所需的三维系统级封装结构。具体的，在形成封料层102之后，去除剥离层之前，在封料层102表面继续堆叠设置若干层器件结构和固定所述器件结构的封料层，且各层封料层中形成有导电结构，以实现若干层器件结构之间的电路连接；在形成若干层堆叠设置的器件结构之后，再去除基底和剥离层。然而，仅采用所述扇出晶圆封装的方法形成三维系统级封装结构的过程复杂；而且，在形成过程中，难以与采用其他封装方法（例如硅通孔封装技术）所形成的半导体基底相兼容，使得形成三维系统级封装结构的方法应用面狭隘，不利于技术的进一步发展。
因此，在本实施例中，后续采用键合工艺使第一扇出基底100直接固定于第一半导体基底表面，并使第一导电层104与第一半导体基底中的第二导电层电连接；其中，所述第一半导体基底内形成有第一导电结构，所述第一导电结构用于形成第一半导体基底内的硅通孔结构。因此，本实施例中的第一扇出基底100能够与采用各种封装方法所形成的半导体基底之间实现电连接，并进一步形成封装结构，而所形成的封装结构的尺寸小，且形成所述封装结构的方法简单。
请参考图2，提供第一半导体基底200，所述第一半导体基底200内具有第一导电结构201，所述第一半导体基底200的第一表面210与所述第一导电结构201的表面齐平，所述第一半导体基底200的第一表面210具有第二介质层202，所述第二介质层202内具有第二导电层203，所述第二导电层203的表面与第二介质层202的表面齐平，且所述第二导电层203与第一导电结构201电连接。
所述第一半导体基底200为未进行单片切割的晶圆，在所述第一半导体基底200的第一表面210内形成有第一导电结构201，所述第一导电结构201与第二导电层203电连接，而所述第二导电层203后续能够与第一导电层204相互键合，因此第一导电结构201能够与器件结构101（如图1所示）电连接。所述第二导电层203的数量大于或等于1个，而且，所述第二导电层203的数量与第一导电层104的数量相同。本实施例中，第一扇出基底100的形状和尺寸、与第一半导体基底的形状和尺寸相同，所述第二导电层203在第二介质层202内的位置、与第一导电层104在第一介质层103内的位置相同，在后续的键合工艺之后，第一导电层104能够与第二导电层203相互接触。
本实施例中，所述第一导电结构201包括导电插塞、以及位于第一半导体基底和导电插塞之间的第二绝缘层，且所述导电插塞的表面与第一半导体基底200的第一表面210齐平，后续对所述第一半导体基底200的第二表面220进行减薄直至暴露出所述导电插塞之后，形成贯穿所述第一半导体基底200的第一导电结构201，则所述第一导电结构201即形成硅通孔结构。其中，所述第一半导体基底200的第二表面220与第一表面210相对。所述导电插塞的材料为导电材料，例如铜、钨或铝，所述第二绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
在本实施例中，所述第一半导体基底200包括：衬底、位于衬底表面或衬底内的半导体器件、电连接所述半导体器件的互连线、电隔离所述半导体器件和互连线的隔离层；其中，所述衬底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底；所述半导体器件形成于所述第一半导体基底200的第一表面210一侧，而所述第一半导体基底200的第二表面220为所述衬底。需要说明的是，所述第一导电结构201能够与所述半导体器件电连接，则在后续的键合工艺之后，第一半导体基底200内的半导体器件能够与第一扇出基底100（如图1所示）内的器件结构101之间实现电连接。
在另一实施例中，所述第一半导体基底内或表面未形成半导体器件，即所述第一半导体基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底。在后续键合工艺、以及减薄第一半导体基底的第二表面之后，能够在所述第一半导体基底的第二表面形成半导体器件、电连接所述半导体器件的互连线、电隔离所述半导体器件和互连线的隔离层。
所述第一半导体基底200的形成工艺与第一扇出基底100的形成工艺不同，在现有技术中，所述第一半导体基底200难以集成于基于第一扇出基底100的封装工艺中。而本实施例中，后续采用键合工艺能够使第一半导体基底200与第一扇出基底100相互固定，使得第一半导体基底200与第一扇出基底100能够在封装过程中被集成，并且在形成于同一封装结构之后，再一起进行单片切割，以形成所需的芯片，使得封装方法被简化，且所形成的封装结构的尺寸缩小。
请参考图3，采用键合工艺使第一介质层103和第一导电层104的表面固定于第二介质层202和第二导电层203的表面，且所述第一导电层104和第二导电层203的位置相互对应，使第一导电层104和第二导电层203之间电连接。
所述键合工艺用于使第一介质层103与第二介质层202相互固定、或者使第一导电层104与第二导电层203相互固定，以此实现第一扇出基底100和第一半导体基底200之间的电连接。在本实施例中，由于第一导电层104的数量与第二导电层203的数量相同，且第一导电层104的位置与第二导电层203的位置相互对应，因此所述键合工艺能够使第一导电层104的表面与第二导电层203的表面相接触。采用所述键合工艺，能够使采用不同工艺形成的第一扇出基底100和第一半导体基底200重叠设置、且相互电连接，以形成于同一封装结构中，能够使封装方法简化，且所形成的封装结构尺寸减小。
在一实施例中，所述键合工艺为金属键合工艺，所述金属键合工艺包括：晶圆级对准；在对准之后，以较高的键合温度、较高的键合压力和一定键合时间进行键合；在键合之后进行高温处理过程。所述金属键合工艺用于使第一导电层104和第二导电层203之间相互连接并固定，以实现第一导电层104和第二导电层203之间的电连接。具体的，所述金属键合工艺为：使第一扇出基底100与第一半导体基底200进行对位，使第一导电层104与第二导电层203的位置相互对应；在对位之后，对重叠设置的第一扇出基底100与第一半导体基底200施加压力，使第一介质层103和第一导电层104的表面紧密贴合于第二介质层202和第二导电层203的表面；在施加压力之后，进行加热，使第一导电层104和第二导电层203的材料发生分子间运动，以使第一导电层104和第二导电层203紧密连接。采用金属键合工艺能够使第一导电层104和第二导电层203的连接更稳定紧密，且第一导电层104和第二导电层203之间的接触电阻较小、电性能稳定。
在另一实施例中，所述键合工艺为熔接键合工艺，所述熔接键合工艺包括：晶圆级对准；在对准之后，以较低的键合温度、较低的键合压力和一定键合时间进行键合；在键合之后进行高温处理过程。所述熔接键合工艺用于使第一介质层103和第二介质层202之间相互连接并固定。由于第一导电层104在第一介质层103内的位置、与第二导电层203在第二介质层202内的位置相互对应，因此，使第一介质层103和第二介质层202相互固定也能够使第一导电层104与第二导电层203相接触并实现电连接。具体的，熔接键合工艺为：在较低的温度和较低的压力条件下，使第一介质层103的材料和第二介质层202的材料熔融，并在范德华力的影响下使第一介质层103和第二介质层2023相互连接。由于熔接键合工艺在较低的温度和压力环境下进行，因此采用熔接键合工艺能够减少对第一扇出基底100和第一半导体基底200内的器件的损伤。
请参考图4，在所述键合工艺之后，对所述第一半导体基底200的第二表面220进行减薄，直至暴露出所述第一导电结构201为止，所述第一半导体基底200的第二表面220与第一半导体基底200的第一表面210相对。
在本实施例中，所述第一导电结构201用于形成硅通孔结构，且所述第一导电结构201的顶部与第一半导体基底200的第一表面210齐平，因此需要对所述第一半导体基底200的第二表面220进行减薄，直至暴露出第一导电结构201的另一端为止。
所述减薄工艺为化学机械抛光工艺，由于所述第一半导体基底200的第二表面为衬底，所述衬底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底，因此所述化学机械抛光工艺既是对所述衬底未形成半导体器件的表面进行抛光。由于所述第二介质层202和第二导电层203固定于第一介质层103和第一导电层104表面，因此所述第一扇出基底100能够在所述化学机械抛光工艺中，用于作为承载所述第一半导体基底200，避免所述第一半导体基底200在所述化学机械抛光工艺中发生碎裂或受到损伤。而且，以所述第一扇出基底100作为所述第一半导体基底200的承载基底，则无需在抛光工艺之前，额外地在第一半导体基底200表面固定承载基底，因此简化了封装方法。
请参考图5，在对所述第一半导体基底200的第二表面220进行减薄之后，在所述第一半导体基底200的第二表面220形成再布线层300以及电隔离所述再布线层300的第一绝缘层301，所述再布线层300与所述第一导电结构201电连接；在所述再布线层300表面形成焊球302。
所述再布线层300与第一导电结构201电连接，在本实施例中，所述再布线层300与导电插塞电连接。形成于所述再布线层300表面的焊球302用于施加电信号，通过焊球能够对第一半导体基底200内的半导体器件、和第一扇出基底100内的器件结构101提供电信号。所述再布线层300的材料为导电材料，例如铜、钨或铝；所述第一绝缘层301的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅或有机材料。
在一实施例中，所述第一半导体基底内或表面未形成半导体器件，即所述第一半导体基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底，则在对所述第一半导体基底的第二表面进行减薄之后，还能够在所述第一半导体基底的第二表面形成器件层；所述器件层包括：半导体器件、电连接所述半导体器件的互连线、以及电隔离所述互连线和半导体器件的隔离层，所述半导体器件与所述第一导电结构电连接；在所述器件层表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与器件层内的互连线电连接，人所述互连线与第一导电结构电连接；在所述再布线层表面形成焊球。
在另一实施例中，请参考图6，在对所述第一半导体基底200的第二表面220进行减薄之后，在所述第一半导体基底200的第二表面220形成第三介质层303和第三导电层304，第三介质层303和第三导电层304的表面齐平，所述第三导电层304与所述第一导电结构201电连接；采用键合工艺在所述第三介质层303和第三导电层304表面形成若干层重叠的扇出基底100a、若干层重叠的半导体基底200a、或若干层交替重叠的扇出基底100a和半导体基底200a，所述第三导电层304与半导体基底200a表面的第二导电层203a相接触、或与扇出基底100a内的第一导电层104a相接触。图6示出了在所述第三介质层303和第三导电层304表面形成若干层交替重叠的扇出基底100a和半导体基底200a。
所述半导体基底200a的结构与第一半导体基底200的结构相同，所述扇出基底100a的结构与第一扇出基底100的结构相同。具体的，所述扇出基底100a内具有器件结构，所述器件结构的表面具有焊盘，所述扇出基底100a的第一表面暴露出所述焊盘；所述扇出基底100a的第一表面具有第四介质层，所述第四介质层内具有第四导电层，且所述第四介质层暴露出所述第四导电层；采用键合工艺使第四介质层和第四导电层固定于第三介质层303和第三导电层304表面。
所述扇出基底100a还包括贯穿所述扇出基底100a的第二导电结构305，本实施例中的第二导电结构305为导电插塞，所述第二导电结构305与第一导电层104电连接，且所述第一扇出基底100的第二表面120与所述第二导电结构305的表面齐平。需要说明的是，所述扇出基底100a的第二表面还形成有第五介质层，所述第五介质层内具有第五导电层，所述第五导电层的表面与第五介质层的表面齐平，而所述第二导电结构能够与所述第五导电层电连接。所述半导体基底200a通过键合工艺固定于使所述第五介质层和第五导电层表面，并使所述第二导电层203a与第五导电层相接触。
需要说明的是，在第三介质层303和第三导电层304表面形成若干层重叠的扇出基底100a、若干层重叠的半导体基底200a、或若干层交替重叠的扇出基底100a和半导体基底200a之后，在位于顶层的扇出基底100a和半导体基底表面形成再布线层300、第一绝缘层301和焊球302。
在另一实施例中，所述再布线层300、的第一绝缘层301和焊球302形成于第一扇出基底100表面。请参考图7，所述第一扇出基底100还包括：第二导电结构305，所述第二导电结构305与第一导电层104电连接，且所述第一扇出基底100的第二表面120与所述第二导电结构305的表面齐平，所述第一扇出基底100的第二表面120与第一扇出基底100的第一表面110相对。
如图7所示，在所述第一扇出基底100的第二表面110形成再布线层300a以及电隔离所述再布线层300a的第一绝缘层301a，所述再布线层300a与所述第二导电结构305电连接；在所述再布线层300a表面形成焊球302a。
在其他实施例中，在所述第一扇出基底的第二表面形成第三介质层和第三导电层，第三介质层和第三导电层的表面齐平，所述第三导电层与所述第二导电结构电连接。采用键合工艺，也能够在所述第三介质层和第三导电层表面形成若干层重叠的扇出基底、若干层重叠的半导体基底、或若干层交替重叠的扇出基底和半导体基底，所述半导体基底的结构与第一半导体基底的结构相同，所述扇出基底的结构与第一扇出基底的结构相同，所述第三导电层与半导体基底内的第一导电层相接触、或与扇出基底内的第二导电层相接触。
本实施例中，采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，能够使第一扇出基底与第一半导体基底之间固定设置，以此实现第一扇出基底与第一半导体基底的三维系统级封装。因此，所述第一扇出基底或第一半导体基底的应用更广泛。而且，由于采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，因此，所述第一介质层和第一导电层的表面直接与第二介质层和第二导电层的表面相接触，使得第一扇出基底与第一半导体基底之间无间隙，从而使由第一扇出基底和第一半导体基底构成的封装结构的尺寸缩小，有利于提高封装结构的集成度。
相应的，本发明还提供一种采用上述封装方法所形成的封装结构，请继续参考图5，包括：第一扇出基底100，所述第一扇出基底100包括：器件结构101、以及包围于所述器件结构101表面的封料层102，所述第一扇出基底100的第一表面110具有第一介质层103，所述第一介质层103内具有第一导电层104，所述第一导电层104的表面与第一介质层103的表面齐平，且所述第一导电层104与器件结构101电连接；第一半导体基底200，所述第一半导体基底200内具有第一导电结构201，所述第一半导体基底200的第一表面210与所述第一导电结构201的表面齐平，所述第一半导体基底200的第一表面210具有第二介质层202，所述第二介质层202内具有第二导电层203，所述第二导电层203的表面与第二介质层202的表面齐平，且所述第二导电层203与第一导电结构201电连接；所述第一介质层103和第一导电层104的表面固定于第二介质层202和第二导电层203的表面，且所述第一导电层104和第二导电层203的位置相互对应，使第一导电层104和第二导电层203之间电连接。
本实施例中，所述第一半导体基底200的第二表面220暴露出所述第一导电结构201，所述第一半导体基底200的第二表面220与第一半导体基底200的第一表面210相对。
此外，所述封装结构还包括：位于所述第一半导体基底220的第二表面220的再布线层300以及电隔离所述再布线层300的第一绝缘层301，所述再布线层300与所述第一导电结构201电连接；位于所述再布线层300表面的焊球302。
本实施例中，第一介质层和第一导电层的表面相对于第二介质层和第二导电层的表面之间固定设置，即所述第一扇出基底与第一半导体基底之间固定设置，使第一扇出基底与第一半导体基底封装于同一封装结构中，并实现三维系统级封装。因此，由所述第一扇出基底或第一半导体基底构成的封装结构应用更广泛。而且，由于第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，因此，所述第一介质层和第一导电层的表面直接与第二介质层和第二导电层的表面相接触，所述第一扇出基底与第一半导体基底之间无间隙，因此第一扇出基底和第一半导体基底所构成的封装结构的尺寸缩小，有利于提高封装结构的集成度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种封装方法，其特征在于，包括：
提供第一扇出基底，所述第一扇出基底包括：器件结构、以及包围于所述器件结构表面的封料层，所述第一扇出基底的第一表面具有第一介质层，所述第一介质层内具有第一导电层，所述第一导电层的表面与第一介质层的表面齐平，且所述第一导电层与器件结构电连接；
提供第一半导体基底，所述第一半导体基底为未进行单片切割的晶圆，所述第一半导体基底内具有第一导电结构，所述第一半导体基底的第一表面与所述第一导电结构的表面齐平，所述第一半导体基底的第一表面具有第二介质层，所述第二介质层内具有第二导电层，所述第二导电层的表面与第二介质层的表面齐平，且所述第二导电层与第一导电结构电连接；
采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，且所述第一导电层和第二导电层的位置相互对应，使第一导电层和第二导电层之间电连接。
2.如权利要求1所述封装方法，其特征在于，所述键合工艺为金属键合工艺，用于使第一导电层和第二导电层之间相键合。
3.如权利要求1所述封装方法，其特征在于，所述键合工艺为熔接键合工艺，用于使第一介质层和第二介质层之间相键合。
4.如权利要求1所述封装方法，其特征在于，还包括：在所述键合工艺之后，对所述第一半导体基底的第二表面进行减薄，直至暴露出所述第一导电结构为止，所述第一半导体基底的第二表面与第一半导体基底的第一表面相对。
5.如权利要求4所述封装方法，其特征在于，还包括：在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；在所述再布线层表面形成焊球。
6.如权利要求4所述封装方法，其特征在于，还包括：在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成器件层，所述器件层包括：半导体器件、电连接所述半导体器件的互连线、以及电隔离所述互连线和半导体器件的隔离层，所述半导体器件与所述第一导电结构电连接；在所述器件层表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；在所述再布线层表面形成焊球。
7.如权利要求4所述封装方法，其特征在于，还包括：在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成第三介质层和第三导电层，第三介质层和第三导电层的表面齐平，所述第三导电层与所述第一导电结构电连接；采用键合工艺在所述第三介质层和第三导电层表面形成若干层重叠的扇出基底、若干层重叠的半导体基底、或若干层交替重叠的扇出基底和半导体基底，所述第三导电层与半导体基底内的第二导电层相接触、或与扇出基底内的第一导电层相接触。
8.如权利要求1所述封装方法，其特征在于，所述第一扇出基底还包括：第二导电结构，所述第二导电结构与第一导电层电连接，且所述第一扇出基底的第二表面与所述第二导电结构的表面齐平，所述第一扇出基底的第二表面与第一扇出基底的第一表面相对。
9.如权利要求8所述封装方法，其特征在于，还包括：在所述第一扇出基底的第二表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第二导电结构电连接；在所述再布线层表面形成焊球。
10.如权利要求8所述封装方法，其特征在于，还包括：在所述第一扇出基底的第二表面形成第三介质层和第三导电层，第三介质层和第三导电层的表面齐平，所述第三导电层与所述第二导电结构电连接；采用键合工艺在所述第三介质层和第三导电层表面形成若干层重叠的扇出基底、若干层重叠的半导体基底、或若干层交替重叠的扇出基底和半导体基底，所述第三导电层与半导体基底内的第二导电层相接触、或与扇出基底内的第一导电层相接触。
11.如权利要求1所述封装方法，其特征在于，所述第一半导体基底包括：衬底、位于衬底表面或衬底内的半导体器件、电连接所述半导体器件的互连线、电隔离所述半导体器件和互连线的隔离层；所述第一导电结构与所述半导体器件电连接。
12.如权利要求1所述封装方法，其特征在于，所述第一导电结构包括导电插塞、以及位于第一半导体基底和导电插塞之间的第二绝缘层。
13.如权利要求1所述封装方法，其特征在于，所述器件结构包括：芯片、无源器件或芯片和无源器件，所述芯片或无源器件具有焊盘，所述第一扇出基底第一表面的封料层暴露出芯片或无源器件的焊盘；所述第一介质层形成于所述器件结构具有焊盘的表面和封料层表面，所述第一导电层与所述芯片或无源器件的焊盘电连接。
14.一种采用如权利要求1的方法所形成的封装结构，其特征在于，包括：
第一扇出基底，所述第一扇出基底包括：器件结构、以及包围于所述器件结构表面的封料层，所述第一扇出基底的第一表面具有第一介质层，所述第一介质层内具有第一导电层，所述第一导电层的表面与第一介质层的表面齐平，且所述第一导电层与器件结构电连接；
第一半导体基底，所述第一半导体基底为未进行单片切割的晶圆，所述第一半导体基底内具有第一导电结构，所述第一半导体基底的第一表面与所述第一导电结构的表面齐平，所述第一半导体基底的第一表面具有第二介质层，所述第二介质层内具有第二导电层，所述第二导电层的表面与第二介质层的表面齐平，且所述第二导电层与第一导电结构电连接；
所述第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，且所述第一导电层和第二导电层的位置相互对应，使第一导电层和第二导电层之间电连接。
15.如权利要求14所述封装结构，其特征在于，所述第一半导体基底的第二表面暴露出所述第一导电结构，所述第一半导体基底的第二表面与第一半导体基底的第一表面相对；位于所述第一半导体基底的第二表面的再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；位于所述再布线层表面的焊球。
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