CN202905706U

CN202905706U - 三维封装结构

Info

Publication number: CN202905706U
Application number: CN 201220545368
Authority: CN
Inventors: 赵立新
Original assignee: Galaxycore Shanghai Ltd Corp
Current assignee: Galaxycore Shanghai Ltd Corp
Priority date: 2012-10-23
Filing date: 2012-10-23
Publication date: 2013-04-24
Anticipated expiration: 2022-10-23

Abstract

本实用新型涉及一种三维封装结构。该三维封装结构包括第一半导体装置和第二半导体装置，第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，第一键合层包括一个或多个第一焊垫、一个或多个与第一器件层中的器件电连接的第一外接焊垫；第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，第二键合层包括一个或多个第二焊垫，第二键合层与第一键合层键合连接；以及使第一外接焊垫暴露的通孔，通孔的四周填充有介电质，通孔的中间填充有与第一外接焊垫电连接的金属。本实用新型将第一半导体装置和第二半导体装置通过键合封装，使得三维封装结构的封装体积小。

Description

三维封装结构

技术领域

本实用新型涉及半导体制造领域，特别涉及一种三维封装结构。

背景技术

在当前的集成电路产品中，一个产品内往往包括了各种功能不同的系统级芯片和存储芯片，由于各个功能不同的芯片大多是分别独立封装的，这样形成的结构会占据的较大的空间体积，这将极大的限制了集成电路芯片在手机等小体积移动设备中的应用。同时多种芯片之间需要额外的电路实现互连，一定程度上增加了设计与工艺的复杂性，同时可能导致功耗的增加。

随着人们对电子产品的要求向小型化、多功能化发展，封装也向着高密度、高集成化的方向发展，集成电路产品也从二维向三维发展。而三维封装正是满足这几个方面要求的一个具有前景的途径，其具有减小封装体积和增加电路可靠性的优点，从而实现一个系统或者某个功能在三维结构上的集成。因而，开发新的封装工艺，将不同功能的芯片实现整体封装，以减小芯片封装的总尺寸就变的很有意义，也是目前急需解决的技术问题。

实用新型内容

本实用新型要解决的技术问题就是提供一种三维封装结构，这种封装结构能够将CMOS集成电路工艺兼容起来，解决了现有的不同功能半导体装置单独封装后的封装尺寸大的问题。

为了解决上述技术问题，本实用新型所利用的技术方案是提供一种三维封装结构，包括：

第一半导体装置，所述第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，所述第一键合层包括一个或多个第一焊垫，所述第一键合层还包括一个或多个与所述第一器件层中的器件电连接的第一外接焊垫；

第二半导体装置，所述第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，所述第二键合层包括一个或多个第二焊垫，所述第二键合层与所述第一键合层键合连接，且所述第一焊垫与第二焊垫键和连接；以及

使所述第一外接焊垫暴露的通孔，所述通孔的四周填充有介电质，所述通孔的中间填充有与所述第一外接焊垫电连接的金属。

采用将两个不同功能的半导体装置之间键合的结构，可以有效的减少封装体积，同时减少了不同功能的半导体装置之间所需的输入输出控制电路和静电防护电路，降低了设计和工艺的复杂性。

优选的，第一半导体装置的厚度为2um-200um，更优选的，第一半导体装置的厚度为20um-50um。

优选的，第二半导体装置的厚度为2um-200um，更优选的，第一半导体装置的厚度为20um-50um。减薄后的芯片可提高热发散效率、机械性能、电性能、减小半导体装置的封装体积，减轻了划片的加工难度和工作量。

优选的，通孔贯穿第一衬底和第一器件层，或贯穿第二半导体装置。

优选的，第一半导体装置包括一个或多个系统级芯片。

优选的，第二半导体装置包括一个或多个存储器芯片。

在一个优选的实施例中，通孔的尺寸为2um-200um，通孔可以是圆柱形，也可以是圆台形，所形成的圆台在衬底表面的尺寸大于位于器件层中的尺寸，这样有助于金属的填充，使得金属在通孔中填充的更加充实，得到很好的电性能和机械性能。

优选的，第二键合层还包括一个或多个与所述第二器件层中的器件电连接的第二外接焊垫；所述三维封装结构还包括使所述第二外接焊垫暴露的通孔，所述通孔的四周填充有介电质，所述通孔的中间填充有与所述第二外接焊垫电连接的金属。第二键合层中的第二外接焊垫可以用作测试焊垫，通过外接电路检测键合后芯片的缺陷和电性能。

与第二外接焊垫相接触的通孔可以贯穿第二衬底和第二器件层，也可以贯穿第一半导体装置。这样更加方便实现三维封装结构中的电连接，针对不同的半导体装置，可以增加衬底的利用率、减少设计上的复杂性。

本实用新型还提供一种三维封装结构的制造方法，包括下列步骤：

形成第一半导体装置，所述第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，所述第一键合层包括一个或多个第一焊垫，所述第一键合层还包括一个或多个与所述第一器件层的器件电连接的第一外接焊垫；

形成第二半导体装置，所述第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，所述第二键合层包括一个或多个第二焊垫；

将第一半导体装置的第一键合层和第二半导体装置的第二键合层键合连接，所述第一焊垫与第二焊垫键和连接；

形成使所述第一外接焊垫暴露的通孔；

在所述通孔中沉积介电质层；

在所述介电质层中形成与所述第一外接焊垫相接触的凹槽，使得所述第一外接焊垫暴露出来；

在所述凹槽中沉积金属，使得所述金属与所述第一外接焊垫形成电连接。

通过上述的工艺方法，能够有效的减少工艺步骤，直接的的实现不同功能的半导体装置之间的电连接和机械连接，同时能够减少不同半导体装置之间封装的体积。

优选的，通孔贯穿所述第一衬底和第一器件层，在形成使所述第一外接焊垫暴露的通孔之前，将键合连接的第一半导体装置中的第一衬底进行减薄。减薄工艺可以是化学机械抛光，也可以是等离子体刻蚀或化学刻蚀，还可以是化学机械抛光、等离子体刻蚀或化学刻蚀的组合工艺。

优选的，通孔贯穿第二半导体装置，在形成使所述第一外接焊垫暴露的通孔之前，将键合连接的第二半导体装置中的第二衬底进行减薄。对第二衬底进行减薄后，可以更加容易的实现通孔的制备，同时可以减少通孔的深度，这样有利于后续的介电质层和金属的填充。

优选的，第一半导体装置包括一个或多个系统级芯片，第二半导体装置包括一个或多个存储器芯片。

优选的，第二键合层还包括一个或多个与所述第二器件层的器件电连接的第二外接焊垫；形成使所述第二外接焊垫暴露的通孔；在所述通孔中沉积介电质层；在所述介电质层中形成与所述第二外接焊垫相接触的凹槽，使得所述第二外接焊垫暴露出来；在所述凹槽中沉积金属，使得所述金属与所述第二外接焊垫形成电连接。其中通孔可以是贯穿第二衬底和第二器件层，也可以是贯穿第一半导体装置。第二外接焊垫可以作为一些扩展功能的焊垫，通过通孔中的金属实现第二外接焊垫中的电连接和机械连接，有利于将来在存储器芯片中连接一些扩展功能的电路。

总之，使用本实用新型的三维封装结构，可以有效的减小封装体积，无需系统级芯片和存储器芯片之间的输入输出控制电路和静电防护电路，降低了设计与工艺的复杂性。同时系统级芯片和存储器芯片的背面减薄有利于三维封装结构热量的散发，并降低了硅通孔的制作工艺。

附图说明

图1是本实用新型三维封装结构的制造方法的流程示意图。

图2至图8是本实用新型第一个实施例的三维封装结构的制造方法的结构示意图。

图9是本实用新型第二个实施例的三维封装结构的示意图。

具体实施方式

以下配合附图及本实用新型的实施例，进一步阐述本实用新型为了达到目的所采取的技术方案。

本实用新型所利用的技术方案是提供一种三维封装结构，包括第一半导体装置，所述第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，所述第一键合层包括一个或多个第一焊垫，所述第一键合层还包括一个或多个与所述第一器件层中的器件电连接的第一外接焊垫；

第二半导体装置，所述第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，所述第二键合层包括一个或多个第二焊垫，所述第二键合层与所述第一键合层键合连接，且所述第一焊垫与第二焊垫键和连接；以及使所述第一外接焊垫暴露的通孔，所述通孔的四周填充有介电质，所述通孔的中间填充有与所述第一外接焊垫电连接的金属。

所述第一半导体装置的厚度为2um-200um，在本实用新型的一个实施例中，第一半导体装置的厚度为50um。所述通孔贯穿所述第一衬底和第一器件层，在另一个优选的实施例中，通孔贯穿所述第二半导体装置。

所述第一半导体装置包括一个或多个系统级芯片，所述第二半导体装置包括一个或多个存储器芯片。本实用新型的三维封装结构可以实现芯片之间的封装，还可以实现晶圆级的封装，也可以实现芯片和晶圆之间的封装。

所述第二半导体装置的厚度为2um-200um。优选20um-50um。

本实用新型还提供一种三维封装结构的制造方法，图1是本实用新型三维封装结构的制造方法的流程示意图。如图1所示，包括下列步骤：

S10，形成第一半导体装置，所述第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，所述第一键合层包括一个或多个第一焊垫，所述第一键合层还包括一个或多个与所述第一器件层的器件电连接的第一外接焊垫；

S11，形成第二半导体装置，所述第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，所述第二键合层包括一个或多个第二焊垫；

S12，将第一半导体装置的第一键合层和第二半导体装置的第二键合层键合连接，所述第一焊垫与第二焊垫键和连接；

S13，形成使所述第一外接焊垫暴露的通孔；

S14，在所述通孔中沉积介电质层；

S15，在所述介电质层中形成与所述第一外接焊垫相接触的凹槽，使得所述第一外接焊垫暴露出来；

S16，在所述凹槽中沉积金属，使得所述金属与所述第一外接焊垫形成电连接。

所述通孔可以贯穿所述第一衬底和第一器件层，在形成使所述第一外接焊垫暴露的通孔之前，将键合连接的第一半导体装置中的第一衬底进行减薄。所述通孔还可以是贯穿所述第二半导体装置，在形成使所述第一外接焊垫暴露的通孔之前，将键合连接的第二半导体装置中的第二衬底进行减薄。

在一个优选的实施例中，所述第一半导体装置包括多个系统级芯片，所述第二半导体装置包括多个存储器芯片。

下面结合附图对本实用新型的具体实施例作出详细说明。

如图2所示，第一半导体装置100包括位于底层的第一衬底101和位于中间的第一器件层102，以及位于顶层的第一键合层103，第一键合层103包括多个第一焊垫104，第一键合层103还包括一个或多个与第一器件层102的器件电连接（图中未示出）的第一外接焊垫105，其中第一焊垫104和第一外接焊垫105之间还包括第一介电质层106。具体工艺流程如下，在第一衬底101上面通过集成电路工艺流程制备所需要的一个或多个系统级芯片形成第一器件层102，在第一器件层102表面沉积一层二氧化硅的第一介电质层106，对第一介电质层106化学机械抛光并清洗，在第一介电质层106上面涂上光刻胶，之后光刻并刻蚀第一介电质层106，在形成的刻蚀槽中形成第一焊垫104和第一外接焊垫105。

如图3所示，形成第二半导体装置200，在第二衬底201上面制备第二器件层202，之后在第二器件层上面制备第二键合层203，所制备的第二键合层203中包括多个第二焊垫204，第二键合层203还包括第二介电质层206，具体工艺过程是在第二衬底201上面制备所需要的一个或多个存储器芯片形成第二器件层202。其余工艺流程与制备第一半导体装置100相同，在此不再赘述。

如图4所示，将第一半导体装置100的第一键合层103和第二半导体装置200的第二键合层203键合连接，即第一焊垫104和第二焊垫204进行对准后键合连接，同时第一介电质层106和第二介电质层206键合连接，以及第一外接焊垫105和第二介电质层206键合连接。这样两个半导体装置之间形成很好的电连接和机械连接，就可以省去相应的输入输出控制电路和静电防护电路，降低了电路设计与工艺的复杂性。

如图5所示，将第一衬底101的背面进行减薄，使得第一半导体装置100的厚度h1为50um，之后对第二衬底201的背面也进行减薄，使得第二半导体装置200的厚度h2为50um，本领域的技术人员可知，减薄工艺可以是化学机械抛光，可以是等离子体刻蚀或化学刻蚀，还可以是化学机械抛光、等离子刻蚀或化学刻蚀之间的组合工艺过程，其中对第一衬底和第二衬底的减薄过程并无先后顺序的限制，还可以是先对第二衬底201减薄，再对第一衬底101减薄，还可以是同时对第一衬底101和第二衬底201进行减薄。在其他的实施例中，可以是对第一衬底101的背面进行减薄，使得第一半导体装置100的厚度h1为50um，而不对第二衬底201的背面进行减薄。在本实施例中，第一半导体装置100的厚度和第二半导体装置200的厚度并非限定在50um，在其他的实施例中，第一半导体装置100的厚度h1和第二半导体装置200的厚度h2可以是2um-200um之间的任何值，优选20um-50um之间的任何值。

如图6所示，在减薄后的第一衬底101上面利用深反应离子刻蚀方法制造硅通孔107，其中硅通孔107位于第一外接焊垫105的上方，且与第一外接焊垫105相对置。硅通孔107贯穿第一衬底101和第一器件层，且与第一外接焊垫105相连通，使得第一外接焊垫105暴露出来。图6中的硅通孔是圆台形，硅通孔的侧面与水平面呈一定的角度。在其他的实施例中，还可以采用激光或化学腐蚀的方法制备硅通孔，硅通孔还可以是圆柱形。图6只是示意性的表示了其中的一个第一外接焊垫，在实际的实施例中，根据具体的电路结构，可以是多个第一外接焊垫。

如图7所示，在硅通孔107和第一衬底的背面沉积介电质层108，使得介电质层108覆盖硅通孔107的侧壁和第一衬底的背面。在硅通孔107里面的介电质层108中刻蚀出与第一外接焊垫105相接触的凹槽109，使得第一外接焊垫105暴露出来，同时保留覆盖在硅通孔107侧壁的介电质层108。

如图8所示，在凹槽109和介电质层108上面沉积金属110，使得金属110与第一外接焊垫105形成良好的电连接和机械连接，同时将沉积在介电质层108上面的金属110刻蚀出与金属110电连接的金属焊盘111，之后在金属焊盘111和介电质层108的上面形成高分子的绝缘层112，最后在绝缘层112的上面刻蚀出与金属焊盘111相连通的凹槽，并在凹槽中填充金属焊球113，使得金属焊球与金属焊盘111形成电连接。

图9示出了本实用新型三维封装结构的第二个实施例的三维封装结构。如图9所示，与第一个实施例基本一样，区别在于，在减薄后的第二衬底201上面形成使第一外接焊垫105暴露的硅通孔107，所形成的硅通孔107贯穿第二半导体装置200。通孔107的侧壁四周填充有介电质108，通孔的中间的凹槽109填充有与第一外接焊垫105电连接的金属110，在金属110的上面具有金属焊盘111，金属焊盘111和金属110形成电连接，在金属焊盘111和介电质层108的上面覆盖有绝缘层112，绝缘层112可以是高分子树脂材料。在进食焊盘111的上方的绝缘层112的凹槽中具有金属焊球113，金属焊球113和金属焊盘111形成电连接，并且金属焊球113的下部分位于绝缘层112中，上部分绝缘层112的表面上。

上述实施例是用于例示性说明本实用新型的原理及其功效，但是本实用新型并不限于上述实施方式。本领域的技术人员均可在不违背本实用新型的精神及范畴下，在权利要求保护范围内，对上述实施例进行修改。因此本实用新型的保护范围，应如本实用新型的权利要求书所列。

Claims

1.一种三维封装结构，其特征在于，包括：

2.根据权利要求1所述的三维封装结构，其特征在于，所述第一半导体装置的厚度为2um-200um。

3.根据权利要求1所述的三维封装结构，其特征在于，所述通孔贯穿所述第一衬底和第一器件层，或贯穿所述第二半导体装置。

4.根据权利要求1至3任一项所述的三维封装结构，其特征在于，所述第一半导体装置包括一个或多个系统级芯片。

5.根据权利要求1至3任一项所述的三维封装结构，其特征在于，所述第二半导体装置包括一个或多个存储器芯片。

6.根据权利要求1或2所述的三维封装结构，其特征在于，所述第二半导体装置的厚度为2um-200um。

7.根据权利要求2所述的三维封装结构，其特征在于，所述第一半导体装置的厚度为20um-50um。

8.根据权利要求6所述的三维封装结构，其特征在于，所述第二半导体装置的厚度为20um-50um。