CN106469661B - 封装结构及其形成方法 - Google Patents

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Abstract

实施例是方法，所述方法包括形成第一封装件。形成第一封装件包括邻近第一管芯形成穿孔，使用密封剂至少横向地密封第一管芯和穿孔，以及在第一管芯、穿孔和密封剂上方形成第一再分布结构。形成第一再分布结构包括在穿孔上形成第一通孔，以及在第一通孔上形成第一金属化图案，所述第一金属化图案的至少一个侧壁直接位于穿孔上面。本发明实施例涉及封装结构及其形成方法。

Description

封装结构及其形成方法
优先权要求
本申请要求2015年8月21日提交的第62/208,436号美国临时申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明实施例涉及封装结构及其形成方法。
背景技术
半导体器件用于许多电子应用，作为实例诸如个人电脑、移动电话、数码相机以及其他电子设备。通常，通过在半导体衬底上依次沉积材料的绝缘层或介电层、导电层以及半导体层，并且使用光刻图案化各个材料层以在所述材料层上形成电路组件和元件来制造半导体器件。通常，在单个半导体晶圆上制造数十或数百的集成电路。通过沿着切割线锯切集成电路将单个管芯分割。然后，例如，在多芯片模块或在其他类型的封装件中将单个管芯单独封装。
半导体工业通过不断减小最小部件尺寸来继续提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成度，这允许将更多元件集成在给定区域中。在一些应用中，诸如集成电路管芯的这些更小的电子元件还可能需要更小的封装件，所述更小的封装件使用比过去的封装件更小的面积。
发明内容
根据本发明的一个实施例，提供了一种方法，包括：形成第一封装件，形成所述第一封装件包括：邻近第一管芯形成穿孔；利用密封剂至少横向地密封所述第一管芯和所述穿孔；在所述第一管芯、所述穿孔和所述密封剂上方形成第一再分布结构，形成所述第一再分布结构包括：在所述穿孔上形成第一通孔；以及在所述第一通孔上形成第一金属化图案，所述第一金属化图案的至少一个侧壁直接位于所述穿孔的上面。
根据本发明的另一实施例，还提供了包括：形成第一封装件，形成所述第一封装件包括：邻近第一管芯形成第一穿孔和第二穿孔，所述第一穿孔和所述第二穿孔的相邻侧壁隔开第一距离；利用密封剂至少横向地密封所述第一管芯、所述第一穿孔和所述第二穿孔；在所述第一管芯、所述第一穿孔、所述第二穿孔和所述密封剂上方形成第一再分布结构，形成所述第一再分布结构包括：在所述第一穿孔上形成第一通孔；在所述第二穿孔上形成第二通孔；在所述第一通孔上形成第一金属化图案；以及在所述第二通孔上形成第二金属化图案，所述第一金属化图案和所述第二金属化图案的相邻侧壁隔开第二距离，所述第二距离大于所述第一距离。
根据本发明的又一实施例，还提供了一种结构，包括：第一穿孔和第二穿孔，所述第一穿孔和第二穿孔邻近第一管芯，所述第一穿孔和所述第二穿孔的相邻侧壁隔开第一距离；密封剂，至少横向地围绕所述第一管芯、所述第一穿孔和所述第二穿孔；第一通孔，位于所述第一穿孔上；第二通孔，位于所述第二穿孔上；第一金属化图案，位于所述第一通孔上；以及第二金属化图案，位于所述第二通孔上，所述第一金属化图案和所述第二金属化图案的相邻侧壁隔开第二距离，所述第二距离大于所述第一距离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图11、图12A至图12B、图13至图22是根据一些实施例的用于形成封装结构的工艺期间的中间步骤的视图。
图23至图28、图29A至图29B以及图30是根据另一个实施例的用于形成封装结构的工艺期间的中间步骤的视图。
图31至图37、图38A至图38B和图39是根据另一个实施例的用于形成封装结构的工艺期间的中间步骤的视图。
图40至图43、图44A至图44B和图45是根据另一个实施例的用于形成封装结构的工艺期间的中间步骤的视图。
图46A至图46C是根据一些实施例，输入/输出配置的顶视图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。类似地，在本文可使用诸如“前侧”和“背侧”的术语以更容易识别各个元件，并且例如，可识别在另一个元件的相对侧的那些元件。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
可在具体的上下文中，即封装结构中讨论本文所讨论的实施例。封装结构可包括扇出式或扇入式式封装件。其他实施例包括其他应用，诸如在阅读本公开内容后本领域普通技术人员容易知道的不同封装件类型或不同配置。应该注意，本文讨论的实施例不必示出可能存在于结构中的每一个元件或部件。例如，可从附图中省略多个部件，诸如当讨论一个元件可能足以表达实施例的各个方面时。此外，可将本文讨论的方法实施例讨论为按特定顺序实施；然而，可按任何逻辑顺序实施其他方法实施例。
图1至图11、图12A至图12B和图13至图22示出根据一些实施例的用于形成封装结构的工艺期间的中间步骤的视图。图1至图11、图12A和图13至图22示出截面图，其中，图12B为顶视图。图1示出载体衬底100和在载体衬底100上形成的释放层102。
载体衬底100可为玻璃载体衬底、陶瓷载体衬底等。载体衬底100可为晶圆使得可在载体衬底100上同时形成多个封装件。释放层102可由聚合物基材料形成，可将所述释放层202连同载体200从将在随后的步骤中形成的上面的结构中去除。在一些实施例中，释放层102为诸如光热转换(LTHC)释放涂层的环氧基热释放材料，其在加热时丧失它的粘合性能。在其他实施例中，释放层102可为紫外线(UV)胶，其在暴露于UV光时丧失它的粘合性能。可以以液体形式分配释放层202并将其固化，释放层202可为层压在载体100上的层压膜等。释放层102的顶面可以是齐平的并且可具有高度的共面性。
在图2中，通过粘合剂116将集成电路管芯114粘合至释放层102。如图2示出的，将一个集成电路管芯114粘合在载体衬底100上方，并且在其他实施例中，可将更多或更少的集成电路管芯粘合在载体衬底100上方。
在被粘合至释放层102之前，可根据适用的制造工艺将集成电路管芯114加工以在集成电路管芯114中形成集成电路。例如，每个集成电路管芯114均包括诸如硅、掺杂或未掺杂的半导体衬底118，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底可包括诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体或它们的组合。还可使用诸如多层或梯度衬底的其他衬底。诸如晶体管、二极管、电容器、电阻器等的器件可在半导体衬底118中和/或上形成并且可通过互连结构(未示出)互连以形成集成电路，例如，通过在半导体衬底118上的一个或多个介电层中的金属化图案形成互连结构。
集成电路管芯114还包括连接至互连结构的诸如铝焊盘的焊盘122。焊盘122允许建立与集成电路管芯114的外部连接。可将焊盘122称为集成电路管芯114的各个有源侧。钝化膜124位于集成电路管芯114上并且位于焊盘122的部分上。开口穿过钝化膜124至焊盘122。诸如导电柱的管芯连接件126在穿过钝化膜124的开口中并且被机械并电连接至各个焊盘122。可通过诸如电镀或化学镀的镀等形成管芯连接件126。管芯连接件126可包括诸如铜、钛、钨、铝等的金属。管芯连接件126电连接集成电路管芯114的各个集成电路。
介电材料128在集成电路管芯114的有源侧上，诸如在钝化膜124和管芯连接件126上。介电材料128横向地封装管芯连接件126，并且介电材料128与各个集成电路管芯114横向地共终端。介电材料128可由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物形成。在其他实施例中，介电层104由诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)的氧化物等形成。可通过旋转涂覆、化学汽相沉积(CVD)、层压等或它们的组合形成介电层104。
粘合剂116在集成电路管芯114的背侧上并且将集成电路管芯114粘附至诸如示出的释放层102的载体衬底100。粘合剂116可为任何合适的粘合剂、环氧树脂、管芯附着膜(DAF)等。可将粘合剂116应用于集成电路管芯114的背侧，诸如应用于各个半导体晶圆的背侧，或者可应用在载体衬底100的表面上方。可诸如通过锯切或切割来分割集成电路管芯114，并且例如，使用拾取和放置工具通过粘合剂116将集成电路管芯114粘合至介电层108。
集成电路管芯114可为逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微电子机械系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。
在图3中，在各个元件上形成密封剂130。密封剂130可为模塑料、环氧树脂等，并且可通过压缩模制、传递模制等来应用。在固化后，密封剂130可经历研磨工艺(例如，化学机械抛光(CMP)工艺)以暴露管芯连接件126。在研磨工艺之后，管芯连接件126和密封剂130的顶面共面。在一些实施例中，例如，如果已经将管芯连接件126暴露，则省略研磨。
在图4中，在各个组件上形成晶种层132。在介电层128、管芯连接件126和密封剂130上方形成晶种层132。在一些实施例中，晶种层132为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层132包括钛层和在钛层上方的铜层。例如，可使用物理汽相沉积(PVD)等形成晶种层132。
在图5中，然后，在晶种层132上形成光刻胶134并图案化光刻胶134。可通过旋转涂覆等形成光刻胶134并且可将光刻胶134暴露于光以用于图案化。光刻胶134的图案对应于管芯连接件126。图案化形成通过光刻胶134的开口以暴露在管芯连接件126上方的晶种层132。
在图6中，在光刻胶134的开口中以及在晶种层132的暴露的部分上形成导电材料从而形成导电部件136。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。
在图7中，将光刻胶134和晶种层的在其上没有形成导电材料的部分去除。可通过可接受的灰化或剥离工艺去除光刻胶134，诸如使用氧等离子体等。一旦去除光刻胶134，就诸如通过使用可接受的蚀刻工艺去除晶种层132的暴露的部分，诸如通过湿蚀刻或干蚀刻。晶种层132的剩余部分和导电材料形成导电部件136。可将导电部件136称为穿孔136或模制穿孔(TMV)136。随后的图未示出晶种层132。如在图7中示出的，四个穿孔136形成在集成电路管芯114上方并连接至集成电路管芯114，并且在其他实施例中，更多或更少的穿孔136可形成在集成电路管芯114上方并连接至集成电路管芯114。
在图8中，将集成电路管芯138粘合在集成电路管芯114上方，例如，粘附至集成电路管芯114的介电层128。可通过粘合剂140粘合集成电路管芯138，粘合剂140可与上述粘合剂116类似，并且在本文不重复描述。如图8示出的，将一个集成电路管芯138粘合在集成电路管芯114上方，并且在其他实施例中，可在集成电路管芯114上方粘合更多或更少集成电路管芯。
集成电路管芯138可与上述集成电路管芯114类似，并且在本文不重复描述，尽管集成电路管芯114和138不必相同。集成电路管芯138的元件142、144、146、148和150可与上述集成电路管芯114的元件118、122、124、126和128类似，并且在本文不重复描述，尽管集成电路管芯114和138不必相同。
在图9中，在各个元件上形成密封剂152。密封剂152可为模塑料、环氧树脂等，并且可通过压缩模制、传递模制等应用。在固化后，密封剂152可经历研磨工艺以暴露穿孔136和管芯连接件148。在研磨工艺之后，穿孔136、管芯连接件148和密封剂152的顶面共面。在一些实施例中，例如，如果已经将穿孔136和管芯连接件126暴露，则省略研磨。
在图10至图20中，形成前侧再分布结构172。如图20示出的，前侧再分布结构172包括介电层154、162、166和170以及金属化图案158、160、164和168。
在图10中，在密封剂152、穿孔136和管芯连接件148上沉积介电层154。在一些实施例中，介电层154由可使用光刻掩模图案化的聚合物形成，聚合物可为诸如PBO、聚酰亚胺、BCB等的感光材料。在其他实施例中，介电层154由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋转涂覆、层压、CVD等或它们的组合形成介电层154。
在图11中，然后将介电层154图案化。图案化形成开口以暴露穿孔136和管芯连接件148的部分。当介电层154为感光材料时，诸如通过将介电层154暴露于光的可接受的工艺实施图案化，或者例如，通过使用各向异性蚀刻的蚀刻实施图案化。如果介电层154为感光材料，可在暴露后将介电层154显影。
在图12A中，在介电层154上形成具有通孔的金属化图案158和160。作为形成金属化图案158和160的实例，在介电层上方以及在介电层中的开口中形成晶种层(未示出)。在一些实施例中，晶种层为金属层，金属层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。例如，可使用物理汽相沉积(PVD)等形成晶种层。然后，在晶种层上形成光刻胶并将光刻胶图案化。可通过旋转涂覆等形成光刻胶并且可将光刻胶暴露于光以用于图案化。光刻胶的图案对应于金属化图案158和160。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中以及在晶种层的暴露的部分上形成导电材料。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。然后，将光刻胶和晶种层的在其上没有形成导电材料的部分去除。可通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，就诸如通过使用可接受的蚀刻工艺去除晶种层的暴露的部分，诸如通过湿蚀或干蚀刻。晶种层的剩余部分和导电材料形成金属化图案158和160以及通孔。例如，在穿过介电层154的开口中形成至穿孔136和/或管芯连接件148的通孔。
图12B是图12A中的结构的顶视图，其中图12A中的结构沿着图12B的线A-A。可将金属化图案160称为布线160。在一些实施例中，布线160通过邻近的金属化图案158之间，金属化图案158连接至邻近的穿孔136。
在一些实施例中，将邻近的穿孔136的侧壁隔开间距S1并且相应的邻近的金属化图案158的侧壁隔开间距S2，其中间距S2大于间距S1。换言之，金属化图案158小于穿孔136(至少在从穿孔136的中心的直径内)(参见图12B)。通过具有更大的间距S2，有更大的空间以用于布线160通过邻近的金属化图案158之间。这可允许更多和/或更宽的布线160通过邻近的金属化图案158之间。
在图13中，在金属化图案158和160以及介电层154上沉积介电层162。在一些实施例中，介电层162由可使用光刻掩模图案化的聚合物形成，聚合物可为诸如PBO、聚酰亚胺、BCB等的感光材料。在其他实施例中，介电层162由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋转涂覆、层压、CVD等或它们的组合形成介电层162。
在图14中，然后将介电层162图案化。图案化形成开口以暴露金属化图案158的部分。当介电层为感光材料时，诸如通过将介电层162暴露于光的可接受的工艺实施图案化，或者例如，通过使用各向异性蚀刻的蚀刻实施图案化。如果介电层162为感光材料，可在暴露后将介电层162显影。
在图15中，在介电层162上形成具有通孔的金属化图案164。作为形成金属化图案164的实例，在介电层162上方以及穿过介电层162的开口中形成晶种层(未示出)。在一些实施例中，晶种层为金属层，金属层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。例如，可使用PVD等形成晶种层。然后，在晶种层上形成光刻胶并将光刻胶图案化。可通过旋转涂覆等形成光刻胶并且可将光刻胶暴露于光以用于图案化。光刻胶的图案对应于金属化图案164。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中以及在晶种层的暴露的部分上形成导电材料。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。然后，将光刻胶和晶种层的在其上没有形成导电材料的部分去除。可通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，就诸如通过使用可接受的蚀刻工艺去除晶种层的暴露的部分，诸如通过湿或干蚀刻。晶种层的剩余部分和导电材料形成金属化图案164以及通孔。例如，在穿过介电层162的开口中形成至金属化图案158的部分的通孔。
在图16中，在金属化图案164和介电层162上沉积介电层166。在一些实施例中，介电层166由聚合物形成，聚合物可为诸如PBO、聚酰亚胺、BCB等的感光材料，并且可使用光刻掩模图案化。在其他实施例中，介电层166由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋转涂覆、层压、CVD等或它们的组合形成介电层166。
在图17中，然后将介电层166图案化。图案化形成开口以暴露金属化图案164的部分。当介电层154为感光材料时，诸如通过将介电层166暴露于光的可接受的工艺实施图案化，或者例如，通过使用各向异性蚀刻的蚀刻实施图案化。如果介电层166为感光材料，可在暴露后将介电层166显影。
在图18中，在介电层166上形成具有通孔的金属化图案168。作为形成金属化图案168的实例，在介电层166上方以及在穿过介电层166的开口中形成晶种层(未示出)。在一些实施例中，晶种层为金属层，金属层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。例如，可使用PVD等形成晶种层。然后，在晶种层上形成光刻胶并将光刻胶图案化。可通过旋转涂覆等形成光刻胶并且可将光刻胶暴露于光用于图案化。光刻胶的图案对应于金属化图案168。图案化形成通过光刻胶的开口以暴露晶种层。在光刻胶的开口中以及在晶种层的暴露的部分上形成导电材料。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。然后，将光刻胶和晶种层的在其上没有形成导电材料的部分去除。可通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，就诸如通过使用可接受的蚀刻工艺去除晶种层的暴露的部分，诸如通过湿或干蚀刻。晶种层的剩余部分和导电材料形成金属化图案168和通孔。例如，在穿过介电层166的开口中形成至金属化图案164的部分的通孔。
在图19中，在金属化图案168和介电层166上沉积介电层170。在一些实施例中，介电层170由聚合物形成，聚合物可为诸如PBO、聚酰亚胺、BCB等的感光材料，并且可使用光刻掩模图案化。在其他实施例中，介电层170由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋转涂覆、层压、CVD等或它们的组合形成介电层170。
在图20中，然后将介电层170图案化。图案化形成开口以暴露金属化图案168的部分。当介电层为感光材料时，诸如通过将介电层170暴露于光的可接受的工艺实施图案化，或者例如，通过使用各向异性蚀刻的蚀刻实施图案化。如果介电层170为感光材料，可在暴露后将介电层170显影。
示出前侧再分布结构172作为实例。可在前侧再分布结构172中形成更多或更少的介电层和金属化图案。如果将要形成更少的介电层和金属化图案，则可省略上述步骤和工艺。如果将要成形更多的介电层和金属化图案，则可重复上述步骤和工艺。本领域普通技术人员容易理解将省略或重复哪个步骤和工艺。
在图21中，在前侧再分布结构172的外侧上形成可被称为凸块下金属(UBM)的焊盘174。在示出的实施例中，通过开口形成焊盘174，该开口穿过介电层170至金属化图案168。作为形成焊盘174的实例，在介电层170上方中形成晶种层(未示出)。在一些实施例中，晶种层为金属层，金属层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。例如，可使用PVD等形成晶种层。然后，在晶种层上形成光刻胶并将光刻胶图案化。可通过旋转涂覆等形成光刻胶并且可将光刻胶暴露于光用于图案化。光刻胶的图案对应于焊盘174。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中以及在晶种层的暴露的部分上形成导电材料。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。然后，将光刻胶和晶种层的在其上没有形成导电材料的部分去除。可通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，就诸如通过使用可接受的蚀刻工艺去除晶种层的暴露的部分，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分和导电材料形成焊盘174。
在图22中，在焊盘174上形成外部电连接件176，诸如焊球，如球栅阵列(BGA)球。外部电连接件176可包括无铅或含铅的诸如焊料的低温可回流材料。可通过使用合适的落球(ball drop)工艺形成外部电连接件176。在一些实施例中，可省略焊盘174，并且可穿过开口在金属化图案168上直接形成外部电连接件176，开口穿过介电层170。
在图22之后，可实施载体衬底去接合以从封装结构分离(去接合)载体衬底100。根据一些实施例，去接合包括在释放层102上投射诸如激光或UV光的光使得释放层102在光的热量下分解并且可去除载体衬底100。
例如，结构还可经历通过沿着相邻封装结构之间的切割线区锯切的分割工艺。可将在载体去接合和任选的分割之后产生的封装结构称为集成扇出式(InFO)封装件。
图23至图28、图29A至图29B和图30是根据另一个实施例的用于形成封装结构的工艺期间的中间步骤的视图。该实施例与前面图1至图11、图12A至图12B和图13至图22的实施例类似，除了在本实施例中，穿孔136具有第一部分136A和第二部分136B，其中，第二部分具有比第一部分136A更小的宽度之外。此外，该实施例的视图仅示出所形成的封装结构的部分(例如，封装结构的左侧部分并且除了下面的载体衬底之外)但可形成邻近该结构的类似的工艺和结构，类似的工艺和结构将导致与在前面图22的实施例中示出的类似的整体结构。此处不重复与前面描述的实施例的那些类似的关于该实施例的详细描述。
图23处于与上述图4类似的加工处，并且此处不重复直至该处所实施的工艺和步骤。图23包括集成电路管芯114、管芯连接件126、介电材料128、密封剂130和晶种层132。
在图24中，然后，在晶种层132上形成光刻胶134A并将光刻胶134A图案化。可通过旋转涂覆等形成光刻胶134A并且可将光刻胶134A暴露于光以用于图案化。光刻胶134A的图案对应于管芯连接件126。图案化形成开口以暴露位于管芯连接件126上方的晶种层132，开口穿过光刻胶134A。
在图25中，在光刻胶134A的开口中以及在晶种层132的暴露的部分上形成导电材料从而形成导电部件136A。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。
在图26中，然后，在光刻胶134A和导电部件136A上形成光刻胶134B并将光刻胶134B图案化。可通过旋转涂覆等形成光刻胶134B并且可将光刻胶134B暴露于光以用于图案化。光刻胶134B的图案对应于导电部件136A。图案化形成开口以暴露导电部件136A，开口穿过光刻胶134B。
在图27中，在光刻胶134B的开口中以及在导电部件136A的暴露的部分上形成导电材料从而形成导电部件136B。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。导电部件136A和136B一起形成导电部件136(穿孔136)。在该实施例中，第一部分136A比穿孔136的第二部分136B宽。穿孔136的该较小的第二部分(上部)136B允许在邻近的第二部分136B的侧壁之间存在更大的间隔S1(参见图29B)，这还能实现在相应的邻近的金属化图案158的侧壁之间存在更大的间隔S2。如图27示出的，两个穿孔136可在集成电路管芯114上方形成并电连接至集成电路管芯114，并且在其他实施例中，更多或更少穿孔136可在集成电路管芯114上方形成并电连接至集成电路管芯114。
在图28中，如上述在图8和图9中描述的，已附接集成电路管芯138和密封剂152以及形成集成电路管芯138和密封剂152，并且此处不重复描述。在图29A和图29B中，如上述参考图10、图11和图12A至图12B描述的，形成介电层154、金属化图案158、通孔156和布线160，除了在该实施例中，由于穿孔136的第二部分136B的较小的宽度，因此间距S1和S2可能大于图12A至图12B中的间距。因此，在该实施例中，由于间距S1和S2增大，在邻近的金属化图案158之间可能有更多布线160。
在图30中，加工继续以形成前侧再分布结构172、焊盘174和连接件176。形成前侧再分布结构172、焊盘174和连接件176的步骤和工艺可与上述图13至图22中描述的步骤和工艺类似，并且此处不重复描述。
图31至图37、图38A至图38B和图39是根据另一个实施例的用于形成封装结构的工艺期间的中间步骤的视图。该实施例与前述实施例类似，除了在该实施例中，在再分布层(参见图37中的190)上形成至少一个穿孔136。此外，如在前述实施例中，该实施例的视图仅示出所形成的封装结构的部分(例如，封装结构的左侧部分而没有下面的载体衬底)，但可形成邻近该结构的类似的工艺和结构，类似的工艺和结构将导致与在前面图22的实施例中示出的类似的整体结构。此处不重复与前面描述的实施例的那些类似的关于该实施例的详细描述。
图31处于与上述图4类似的加工点，并且此处不重复直至该加工点所实施的工艺和步骤。图31包括集成电路管芯114、管芯连接件126、介电材料128、密封剂130和晶种层132。
在图32中，然后，在晶种层132上形成光刻胶180并将光刻胶180图案化。可通过旋转涂覆等形成光刻胶180并且可将光刻胶180暴露于光以用于图案化。光刻胶180的图案对应于具有至少一个开口的管芯连接件126，开口比至少一个其他的开口宽以对应于随后形成的再分布层190。图案化形成开口以暴露位于管芯连接件126上方的晶种层132，开口穿过光刻胶180。
在图33中，在光刻胶180的开口中以及在晶种层132的暴露的部分上形成导电材料从而形成导电部件190和192。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。在一些实施例中，导电部件190比导电部件192大(例如，在图33的截面图中更宽和/或具有更大的顶面面积)。导电部件190形成再分布层190以允许随后形成的相应的穿孔136横向移动并且在邻近的穿孔136之间提供更大的空间，这允许更大的间距S1和S2(参见图38A至图38B)。
在图34中，将光刻胶180去除。可通过可接受的灰化或剥离工艺去除光刻胶180，诸如使用氧等离子体等。
在图35中，然后，在导电部件190和192上形成光刻胶134并将光刻胶134图案化。可通过旋转涂覆等形成光刻胶134并且可将光刻胶134暴露于光以用于图案化。光刻胶134的图案对应于导电部件190和192。图案化形成穿过光刻胶134的开口以暴露导电部件190和192。
在图36中，在光刻胶134的开口中以及在导电部件190和192的暴露的部分上形成导电材料从而形成穿孔136。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。
在图37中，将光刻胶134和晶种层132的在其上没有形成导电部件190和192的部分去除。可通过可接受的灰化或剥离工艺去除光刻胶134，诸如使用氧等离子体等。一旦去除光刻胶134，就诸如通过使用可接受的蚀刻工艺去除晶种层132的暴露的部分，诸如通过湿蚀刻或干蚀刻。晶种层132的剩余部分和导电材料形成穿孔136以及导电部件190和192。如图37示出的，两个穿孔136和一个再分布层190形成在集成电路管芯114上方并连接至集成电路管芯114，并且在其他实施例中，更多或更少穿孔136和/或再分布层190形成在集成电路管芯114上方并连接至集成电路管芯114。
导电部件190形成再分布层190以允许相应的穿孔136横向移动并且在邻近的穿孔136之间提供更大的空间。该邻近的穿孔136之间更大的空间允许邻近的穿孔136的侧壁之间更大的间距S1(参见图38B)，这还能实现相应的邻近的金属化图案158的侧壁之间更大的间距S2。此外，在该实施例中，再分布层190可用于再分布一些输入/输出(I/O)，例如，诸如电力线和接地线(参见例如，图46A至图46C)。
在图38A和图38B中，如上述在图8和图9中描述的，已附接以及形成集成电路管芯138和密封剂152，并且此处不重复描述。此外，如上述参考图10、图11和图12A至图12B描述的，形成介电层154、金属化图案158、通孔156和布线160，除了在该实施例中，由于再分布层190在穿孔136的至少一个处横向移动，因此间距S1和S2可能大于图12A至图12B中的间距。因此，在该实施例中，由于间距S1和S2增大，在邻近的金属化图案158之间可能有更多布线160。
在图39中，加工继续以形成前侧再分布结构172、焊盘174和连接件176。形成前侧再分布结构172、焊盘174和连接件176的步骤和工艺可与上述图13至图22中描述的步骤和工艺类似，并且此处不重复描述。
图40至图43、图44A至图44B和图45是根据另一个实施例的用于形成封装结构的工艺期间的中间步骤的视图。该实施例与前述实施例类似，除了在该实施例中，管芯连接件126的至少一个形成为再分布层(参见图40中的198)。此外，如在前述实施例中，该实施例的视图仅示出所形成的封装结构的部分(例如，封装结构的左侧部分并且排除下面的载体衬底)，但可形成邻近该结构的类似的工艺和结构，类似的工艺和结构将导致与在前面图22的实施例中示出的类似的整体结构。此处不重复与前面描述的实施例的那些类似的关于该实施例的详细描述。
图40处于与上述图2类似的加工点，并且此处不重复直至该加工点所实施的工艺和步骤。图40包括半导体衬底118、焊盘122、管芯连接件126和钝化膜124。如示出的，管芯连接件126的一个包括与管芯连接件126同时形成的导电部件198。可通过在钝化膜124的开口中并且在焊盘122的暴露的部分上形成导电材料来形成管芯连接件126和导电部件198。可通过诸如电镀或化学镀的镀等形成导电材料。导电材料可包括金属，金属例如铜、钛、钨、铝等。在一些实施例中，导电部件198比不包括导电部件198的管芯连接件126大(例如，在图40的截面图中更宽和/或具有更大的顶面面积)。导电部件198形成再分布层198以允许随后形成的相应穿孔136横向移动并且在邻近的穿孔136之间提供更大的空间，这允许更大的间距S1和S2(参见图44A至图44B)。
在图41中，在集成电路管芯114的有源侧上，诸如在钝化膜124、管芯连接件126和再分布层198上，形成介电材料128。
在图42中，在形成介电材料128之后，可诸如通过锯切或切割来分割集成电路管芯114，并且例如，使用拾取和放置工具粘合至载体衬底(未示出，但参见图2中的载体衬底100)。在各个元件上形成密封剂130。密封剂130可为模塑料、环氧树脂等，并且可通过压缩模制、传递模制等应用密封剂130。在固化后，密封剂130可经历研磨工艺(例如，CMP工艺)以暴露管芯连接件126和再分布层198。在研磨工艺之后，管芯连接件126、再分布层198和密封剂130的顶面共面。在一些实施例中，例如，如果已经将管芯连接件126和再分布层19暴露，则省略研磨。
在图43中，在管芯连接件126和再分布层198上形成穿孔136。再分布层198允许相应的穿孔136横向移动并且在邻近的穿孔136之间提供更大的空间。该邻近的穿孔136之间更大的空间允许邻近的穿孔136的侧壁之间更大的间距S1(参见图44B)，这还能实现相应的邻近的金属化图案158的侧壁之间更大的间距S2。此外，在该实施例中，再分布层198可用于再分布一些输入/输出(I/O)，例如，电力线和接地线(参见例如，图46A至图46C)。
如图43中示出的，两个穿孔136和一个再分布层198形成在集成电路管芯114上方并连接至集成电路管芯114，并且在其他实施例中，更多或更少的穿孔136和/或再分布层198可形成在集成电路管芯114上方并连接至集成电路管芯114。
在图44A和图44B中，已附接以及形成集成电路管芯138和密封剂152，并且此处不重复描述。此外，如上述参考图10、图11和图12A至图12B描述的，形成介电层154、金属化图案158、通孔156和布线160，除了在该实施例中，由于再分布层198在穿孔136的至少一个处横向移动，因此间距S1和S2可能大于图12A至图12B中的间距。因此，在该实施例中，由于间距S1和S2增大，在邻近的金属化图案158之间可能有更多布线160。
在图45中，加工继续以形成前侧再分布结构172、焊盘174和连接件176。形成前侧再分布结构172、焊盘174和连接件176的步骤和工艺可与上述图13至图22中描述的步骤和工艺类似，并且此处不重复描述。
图46A、图46B和图46C是根据一些实施例的输入/输出配置的顶视图。例如，在图46A中，将管芯连接件126布置在栅格图案中，其中相应的穿孔136在管芯连接件126上方并且与管芯连接件126对齐。在该实例中，排成行的每个管芯连接件126是用于特定功能(例如，接地连接件、信号连接件、电源连接件等)，其中将特定功能管芯连接件126的每一行与相同特定功能管芯连接件126的另一行分隔。例如，如示出的，两个信号功能行由电源功能行隔开。
图46B和46C示出其中将穿孔136的至少一些连接至再分布层190/198的实例。这些再分布层190/198允许连接至它们的穿孔136移动，因此可允许在不横向移动的穿孔136之间的更大的布线间隔。在一些实施例中，再分布层190/198允许电源和接地信号被固定至更少的穿孔136，例如，这可在连接至信号连接件的穿孔136之间释放更多的布线空间。
管芯连接件126、穿孔136和再分布层190/198的这些配置仅仅是示例性实施例，并且管芯连接件126、穿孔136和再分布层190/198的其他配置在本发明预期的范围内。
尽管公开的实施例包括堆叠的管芯结构，但实施例的教导可适用于在封装件中仅具有一层管芯的封装结构。例如，在图22中，可将集成电路管芯114省略并且穿孔136可形成用于仅具有一层管芯(例如，包括集成电路管芯138的层)的封装结构的背侧再分布结构。
本发明的实施例增大邻近的穿孔136的侧壁之间的间隔(例如，间距S1)，这增大相应的邻近的金属化图案158的侧壁之间的间隔(例如，间距S2)。通过具有更大的间隔S2，存在更大的空间以用于布线160通过邻近的金属化图案158之间。这可允许更多和/或更宽的布线160通过邻近的金属化图案158之间。
一个实施例是方法，方法包括形成第一封装件。形成第一封装件包括邻近第一管芯形成穿孔，利用密封剂至少横向地密封第一管芯和穿孔，以及在第一管芯、穿孔和密封剂上方形成第一再分布结构。形成第一再分布结构包括在穿孔上形成第一通孔以及在第一通孔上形成第一金属化图案。第一金属化图案的至少一个侧壁直接位于穿孔上面。
另一个实施例是方法，方法包括形成第一封装件。形成第一封装件包括邻近第一管芯形成第一穿孔和第二穿孔，第一通孔和第二通孔的相邻侧壁隔开第一距离，利用密封剂至少横向地密封第一管芯、第一穿孔和第二穿孔，并且在第一管芯、第一穿孔、第二穿孔和密封剂上方形成第一再分布结构。形成第一再分布结构包括在第一穿孔上形成第一通孔，在第二穿孔上形成第二通孔，在第一通孔上形成第一金属化图案，以及在第二通孔上形成第二金属化图案，第一金属化图案和第二金属化图案的相邻侧壁隔开第二距离，第二距离大于第一距离。
另外的实施例为一种结构，结构包括邻近第一管芯的第一穿孔和第二穿孔，第一穿孔和第二穿孔的相邻侧壁隔开第一距离，至少横向围绕第一管芯、第一穿孔和第二穿孔的密封剂，以及在第一穿孔上的第一通孔，在第二穿孔上的第二通孔，在第一通孔上的第一金属化图案，以及在第二通孔上的第二金属化图案，第一金属化图案和第二金属化图案的相邻侧壁隔开第二距离，第二距离大于第一距离。
根据本发明的一个实施例，提供了一种方法，包括：形成第一封装件，形成所述第一封装件包括：邻近第一管芯形成穿孔；利用密封剂至少横向地密封所述第一管芯和所述穿孔；在所述第一管芯、所述穿孔和所述密封剂上方形成第一再分布结构，形成所述第一再分布结构包括：在所述穿孔上形成第一通孔；以及在所述第一通孔上形成第一金属化图案，所述第一金属化图案的至少一个侧壁直接位于所述穿孔的上面。
在上述方法中，形成所述穿孔还包括：形成所述穿孔的具有第一宽度的第一部分，在第一平面中测量所述第一宽度，所述第一平面平行于所述第一管芯的主要表面；以及在所述穿孔的所述第一部分上形成所述穿孔的第二部分，所述第二部分具有第二宽度，在所述第一平面中测量所述第二宽度。
在上述方法中，所述穿孔的所述第一部分的底面与所述第一管芯的背侧表面共面，并且其中，所述穿孔的所述第二部分的顶面与所述第一管芯的有源表面共面。
在上述方法中，还包括：邻近所述第一金属化图案形成第二金属化图案，所述第二金属化图案与所述第一金属化图案在同一水平处，所述第一再分布结构的介电材料插入在所述第一金属化图案和所述第二金属化图案之间。
在上述方法中，还包括：在邻近所述第一管芯形成所述穿孔之前，将所述第一管芯的第一侧附接至第二管芯的第一侧。
在上述方法中，所述第一管芯的所述第一侧为所述第一管芯的背侧表面，并且其中，所述第二管芯的所述第一侧为所述第二管芯的有源表面。
在上述方法中，还包括：在邻近所述第一管芯形成所述穿孔之前，在所述第二管芯上方形成再分布层并且所述再分布层电连接至所述第二管芯，其中，在所述再分布层上形成所述穿孔。
在上述方法中，邻近所述第一管芯形成所述穿孔还包括在所述第二管芯上方形成所述穿孔，所述穿孔电连接至所述第二管芯。
在上述方法中，所述第一管芯通过所述穿孔和至少部分所述第一再分布结构电连接至所述第二管芯。
在上述方法中，所述第一金属化图案的至少一个侧壁插入在所述第一通孔的最近侧壁和所述穿孔的侧壁之间。
根据本发明的另一实施例，还提供了包括：形成第一封装件，形成所述第一封装件包括：邻近第一管芯形成第一穿孔和第二穿孔，所述第一穿孔和所述第二穿孔的相邻侧壁隔开第一距离；利用密封剂至少横向地密封所述第一管芯、所述第一穿孔和所述第二穿孔；在所述第一管芯、所述第一穿孔、所述第二穿孔和所述密封剂上方形成第一再分布结构，形成所述第一再分布结构包括：在所述第一穿孔上形成第一通孔；在所述第二穿孔上形成第二通孔；在所述第一通孔上形成第一金属化图案；以及在所述第二通孔上形成第二金属化图案，所述第一金属化图案和所述第二金属化图案的相邻侧壁隔开第二距离，所述第二距离大于所述第一距离。
在上述方法中，还包括：在邻近所述第一管芯形成所述第一穿孔和所述第二穿孔之前，将所述第一管芯的背侧表面附接至第二管芯的有源表面，所述密封剂邻接所述第二管芯的侧壁。
在上述方法中，在所述第一管芯上方形成所述第一再分布结构还包括：在所述第一穿孔、所述第二穿孔和所述第一管芯上方形成第一介电层，其中，所述第一穿孔和所述第二穿孔延伸穿过所述第一介电层。
在上述方法中，所述第一金属化图案和所述第二金属化图案位于所述第一介电层的顶面上。
在上述方法中，还包括：在所述第一金属化图案和所述第二金属化图案之间形成第三金属化图案，所述第一介电层的部分将所述第三金属化图案与所述第一金属化图案和所述第二金属化图案隔开。
在上述方法中，形成所述穿孔还包括：形成所述穿孔的具有第一宽度的第一部分，在第一平面中测量所述第一宽度，所述第一平面平行于所述第一管芯的主要表面；以及在所述穿孔的所述第一部分上形成所述穿孔的第二部分，所述第二部分具有第二宽度，在所述第一平面中测量所述第二宽度。
根据本发明的又一实施例，还提供了一种结构，包括：第一穿孔和第二穿孔，所述第一穿孔和第二穿孔邻近第一管芯，所述第一穿孔和所述第二穿孔的相邻侧壁隔开第一距离；密封剂，至少横向地围绕所述第一管芯、所述第一穿孔和所述第二穿孔；第一通孔，位于所述第一穿孔上；第二通孔，位于所述第二穿孔上；第一金属化图案，位于所述第一通孔上；以及第二金属化图案，位于所述第二通孔上，所述第一金属化图案和所述第二金属化图案的相邻侧壁隔开第二距离，所述第二距离大于所述第一距离。
在上述结构中，所述第一穿孔还包括：所述第一穿孔的具有第一宽度的第一部分，在第一平面中测量所述第一宽度，所述第一平面平行于所述第一管芯的主要表面；以及所述第一穿孔的第二部分，所述第二部分位于所述第一穿孔的所述第一部分上，所述第二部分具有第二宽度，在所述第一平面中测量所述第二宽度。
在上述结构中，所述穿孔的所述第一部分的底面与所述第一管芯的背侧表面共面，并且其中，所述穿孔的所述第二部分的顶面与所述第一管芯的有源表面共面。
在上述结构中，还包括：第二管芯，所述第一管芯的背侧表面附接至所述第二管芯的有源表面，其中，所述第一穿孔和所述第二穿孔电连接至所述第二管芯。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (17)

1.一种形成半导体封装结构的方法，包括：
形成第一封装件，形成所述第一封装件包括：
将第一管芯的第一侧附接至第二管芯的第一侧；
邻近所述第一管芯并且在所述第二管芯上方形成穿孔，其中，所述穿孔电连接至所述第二管芯；
利用密封剂至少横向地密封所述第一管芯和所述穿孔；
在所述第一管芯、所述穿孔和所述密封剂上方形成第一再分布结构，形成所述第一再分布结构包括：
在所述穿孔上形成第一通孔；以及
在所述第一通孔上形成第一金属化图案，所述第一金属化图案的至少一个侧壁直接位于所述穿孔的上面，
其中，所述第一管芯通过所述穿孔和至少部分所述第一再分布结构电连接至所述第二管芯。
2.根据权利要求1所述的方法，其中，形成所述穿孔还包括：
形成所述穿孔的具有第一宽度的第一部分，在第一平面中测量所述第一宽度，所述第一平面平行于所述第一管芯的主要表面；以及
在所述穿孔的所述第一部分上形成所述穿孔的第二部分，所述第二部分具有第二宽度，在所述第一平面中测量所述第二宽度。
3.根据权利要求2所述的方法，其中，所述穿孔的所述第一部分的底面与所述第一管芯的背侧表面共面，并且其中，所述穿孔的所述第二部分的顶面与所述第一管芯的有源表面共面。
4.根据权利要求1所述的方法，还包括：
邻近所述第一金属化图案形成第二金属化图案，所述第二金属化图案与所述第一金属化图案在同一水平处，所述第一再分布结构的介电材料插入在所述第一金属化图案和所述第二金属化图案之间。
5.根据权利要求1所述的方法，其中，所述第一管芯的所述第一侧为所述第一管芯的背侧表面，并且其中，所述第二管芯的所述第一侧为所述第二管芯的有源表面。
6.根据权利要求1所述的方法，还包括：
在邻近所述第一管芯形成所述穿孔之前，在所述第二管芯上方形成再分布层并且所述再分布层电连接至所述第二管芯，其中，在所述再分布层上形成所述穿孔。
7.根据权利要求1所述的方法，其中，所述第一金属化图案的至少一个侧壁插入在所述第一通孔的最近侧壁和所述穿孔的侧壁之间。
8.一种形成半导体封装结构的方法，包括：
形成第一封装件，形成所述第一封装件包括：
邻近第一管芯形成第一穿孔和第二穿孔，所述第一穿孔和所述第二穿孔的相邻侧壁隔开第一距离；
利用密封剂至少横向地密封所述第一管芯、所述第一穿孔和所述第二穿孔；
在所述第一管芯、所述第一穿孔、所述第二穿孔和所述密封剂上方形成第一再分布结构，形成所述第一再分布结构包括：
在所述第一穿孔上形成第一通孔；
在所述第二穿孔上形成第二通孔；
在所述第一通孔上形成第一金属化图案；以及
在所述第二通孔上形成第二金属化图案，所述第一金属化图案和所述第二金属化图案的相邻侧壁隔开第二距离，所述第二距离大于所述第一距离。
9.根据权利要求8所述的方法，还包括：
在邻近所述第一管芯形成所述第一穿孔和所述第二穿孔之前，将所述第一管芯的背侧表面附接至第二管芯的有源表面，所述密封剂邻接所述第二管芯的侧壁。
10.根据权利要求8所述的方法，其中，在所述第一管芯上方形成所述第一再分布结构还包括：
在所述第一穿孔、所述第二穿孔和所述第一管芯上方形成第一介电层，其中，所述第一穿孔和所述第二穿孔延伸穿过所述第一介电层。
11.根据权利要求10所述的方法，其中，所述第一金属化图案和所述第二金属化图案位于所述第一介电层的顶面上。
12.根据权利要求11所述的方法，还包括：
在所述第一金属化图案和所述第二金属化图案之间形成第三金属化图案，所述第一介电层的部分将所述第三金属化图案与所述第一金属化图案和所述第二金属化图案隔开。
13.根据权利要求8所述的方法，其中，形成所述穿孔还包括：
形成所述穿孔的具有第一宽度的第一部分，在第一平面中测量所述第一宽度，所述第一平面平行于所述第一管芯的主要表面；以及
在所述穿孔的所述第一部分上形成所述穿孔的第二部分，所述第二部分具有第二宽度，在所述第一平面中测量所述第二宽度。
14.一种半导体封装结构，包括：
第一穿孔和第二穿孔，所述第一穿孔和第二穿孔邻近第一管芯，所述第一穿孔和所述第二穿孔的相邻侧壁隔开第一距离；
密封剂，至少横向地围绕所述第一管芯、所述第一穿孔和所述第二穿孔；
第一通孔，位于所述第一穿孔上；
第二通孔，位于所述第二穿孔上；
第一金属化图案，位于所述第一通孔上；以及
第二金属化图案，位于所述第二通孔上，所述第一金属化图案和所述第二金属化图案的相邻侧壁隔开第二距离，所述第二距离大于所述第一距离。
15.根据权利要求14所述的结构，其中，所述第一穿孔还包括：
所述第一穿孔的具有第一宽度的第一部分，在第一平面中测量所述第一宽度，所述第一平面平行于所述第一管芯的主要表面；以及
所述第一穿孔的第二部分，所述第二部分位于所述第一穿孔的所述第一部分上，所述第二部分具有第二宽度，在所述第一平面中测量所述第二宽度。
16.根据权利要求15所述的结构，其中，所述穿孔的所述第一部分的底面与所述第一管芯的背侧表面共面，并且其中，所述穿孔的所述第二部分的顶面与所述第一管芯的有源表面共面。
17.根据权利要求15所述的结构，还包括：
第二管芯，所述第一管芯的背侧表面附接至所述第二管芯的有源表面，其中，所述第一穿孔和所述第二穿孔电连接至所述第二管芯。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11445617B2 (en) 2011-10-31 2022-09-13 Unimicron Technology Corp. Package structure and manufacturing method thereof
KR102319186B1 (ko) * 2015-06-12 2021-10-28 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US20170338204A1 (en) * 2016-05-17 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for UBM/RDL Routing
US10163834B2 (en) * 2016-09-09 2018-12-25 Powertech Technology Inc. Chip package structure comprising encapsulant having concave surface
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US9966361B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10700035B2 (en) * 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
DE102017127920A1 (de) 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
US10510631B2 (en) * 2017-09-18 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fan out package structure and method of manufacturing the same
US10622302B2 (en) 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same
DE102018126130B4 (de) 2018-06-08 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
US11158775B2 (en) 2018-06-08 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10992100B2 (en) 2018-07-06 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11063019B2 (en) * 2019-07-17 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, chip structure and method of fabricating the same
KR20210028398A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 재배선 패턴을 가지는 집적회로 소자
KR20210095442A (ko) 2020-01-23 2021-08-02 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20220014492A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 팬-아웃 반도체 패키지
GB2618627A (en) * 2022-05-06 2023-11-15 Cirrus Logic Int Semiconductor Ltd Electronic circuit fabrication

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377192A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 多芯片结构及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP2005332896A (ja) * 2004-05-19 2005-12-02 Oki Electric Ind Co Ltd 半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US8138014B2 (en) * 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US8318541B2 (en) * 2010-08-10 2012-11-27 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect in FO-WLCSP using leadframe disposed between semiconductor die
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
US20130049218A1 (en) * 2011-08-31 2013-02-28 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation
US9391041B2 (en) * 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9087832B2 (en) 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9543373B2 (en) * 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US10325853B2 (en) * 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US10115647B2 (en) * 2015-03-16 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Non-vertical through-via in package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377192A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 多芯片结构及其形成方法

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