KR101750143B1 - 반도체 패키지 구조물 및 형성 방법 - Google Patents

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Abstract

패키지의 형성 방법 및 구조물이 여기에서 설명된다. 실시예에서, 방법은 후면 재배선 구조물을 형성하는 단계, 및 후면 재배선 구조물을 형성한 후에, 후면 재배선 구조물에 제1 집적 회로 다이를 접착하는 단계를 포함한다. 방법은, 후면 재배선 구조물 상의 제1 집적 회로 다이를 봉지재로 봉지하는 단계, 봉지재 상에 전면 재배선 구조물을 형성하는 단계, 및 제2 집적 회로 다이를 제1 집적 회로 다이에 전기적으로 연결하는 단계를 더 포함한다. 제2 집적 회로 다이는 전면 재배선 구조물에 기계적으로 부착된 제1 외부 전기적 커넥터를 통해 제1 집적 회로 다이에 전기적으로 연결된다.

Description

반도체 패키지 구조물 및 형성 방법{SEMICONDUCTOR PACKAGE STRUCTURES AND METHODS OF FORMING}
본 발명은 패키지 구조물 및 형성 방법에 관한 것이다.
반도체 디바이스는 예로서 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연성 또는 유전체 재료 층, 전도성 재료 층, 및 반도성 재료 층을 순차적으로 성막하고, 리소그래피를 사용해 다양한 재료 층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다. 통상적으로 수십 또는 수백 개의 집적 회로가 단일 반도체 웨이퍼 상에 제조된다. 스크라이브 라인을 따라 집적 회로를 쏘잉(sawing)함으로써 개별 다이들이 단일화(singulated)된다. 그 다음, 개별 다이들은 개별적으로, 예를 들어 멀티칩 모듈에 또는 다른 유형의 패키징에 패키징된다.
반도체 산업은 최소 특징부 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 개선하기를 계속해왔으며, 이는 보다 많은 컴포넌트들이 주어진 영역 안으로 집적될 수 있게 해준다. 집적 회로 다이와 같은 이의 더 작은 전자 컴포넌트는 또한, 일부 애플리케이션에서 과거의 패키지보다 적은 면적을 이용하는 더 작은 패키지를 요구할 수 있다.
패키지의 형성 방법 및 구조물이 여기에서 설명된다. 실시예에서, 방법은 후면 재배선 구조물을 형성하는 단계, 및 후면 재배선 구조물을 형성한 후에, 후면 재배선 구조물에 제1 집적 회로 다이를 접착하는 단계를 포함한다. 방법은, 후면 재배선 구조물 상의 제1 집적 회로 다이를 봉지재로 봉지하는 단계, 봉지재 상에 전면 재배선 구조물을 형성하는 단계, 및 제2 집적 회로 다이를 제1 집적 회로 다이에 전기적으로 연결하는 단계를 더 포함한다. 제2 집적 회로 다이는 전면 재배선 구조물에 기계적으로 부착된 제1 외부 전기적 커넥터를 통해 제1 집적 회로 다이에 전기적으로 연결된다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소될 수 있다.
도 1 내지 도 13은 일부 실시예에 따라 패키지-온-패키지(package-on-package) 구조물을 형성하는 프로세스 중의 중간 단계들의 단면도이다.
도 14는 일부 실시예에 따른 패키지-온-패키지 구조물이다.
도 15는 일부 실시예에 따른 패키지-온-패키지 구조물이다.
도 16은 일부 실시예에 따른 패키지-온-패키지 구조물이다.
도 17은 일부 실시예에 따른 패키지-온-패키지 구조물이다.
도 18은 일부 실시예에 따른 다이-온-패키지 구조물이다.
다음의 개시는 제공하는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 구성요소 또는 특징부의 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 마찬가지로, "전면(front side)" 및 "후면(back side)"과 같은 용어는 다양한 컴포넌트들을 보다 쉽게 식별하도록 여기에서 사용될 수 있고, 이의 컴포넌트가 예를 들어 또다른 컴포넌트의 대향 면에 있음을 식별할 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 이외에도 사용시 또는 동작시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나, 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 그에 따라 마찬가지로 해석될 수 있다.
여기에서 설명되는 실시예는 구체적 상황, 즉 팬아웃(fan-out) 또는 팬인(fan-in) 웨이퍼 레벨 패키지를 갖는 패키지-온-패키지(package-on-package) 또는 다이-온-패키지(die-on-package) 구성으로 설명될 수 있다. 다른 실시예로, 본 개시를 읽으면 당해 기술 분야에서의 통상의 지식을 가진 자에게 용이하게 명백할 다른 패키지 유형 또는 다른 구성과 같은 다른 애플리케이션도 생각해볼 수 있다. 여기에서 설명되는 실시예가 반드시 구조물에 존재할 수 있는 모든 컴포넌트 또는 특징부를 예시한 것은 아닐 수 있음을 유의하여야 한다. 예를 들어, 컴포넌트의 하나의 설명이 본 실시예의 양상을 전달하는데 충분할 때와 같이, 그 컴포넌트의 복수 개는 도면으로부터 생략될 수 있다. 또한, 여기에서 설명되는 방법 실시예는 특정 순서로 수행되는 것으로 설명되었을 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 13은 일부 실시예에 따라 패키지-온-패키지 구조물을 형성하기 위한 프로세스 중의 중간 단계들의 단면도를 예시한다. 도 1은 캐리어 기판(20), 캐리어 기판(20) 상에 형성된 이형(release) 층(22), 및 이형 층(22) 상에 형성된 유전체 층(24)을 예시한다. 캐리어 기판(20)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(20)은 웨이퍼일 수 있다. 이형 층(22)은 폴리머계 재료로 형성될 수 있으며, 이는 후속 단계에서 형성될 위의 구조물들로부터 캐리어 기판(20)과 함께 제거될 수 있다. 일부 실시예에서, 이형 층(22)은, LTHC(Light-to-Heat-Conversion) 이형 코팅과 같이 가열되면 자신의 접착 특성을 잃는 에폭시계 열 박리(thermal-release) 재료이다. 다른 실시예에서, 이형 층(22)은 UV 광에 노출되면 자신의 접착 특성을 잃는 UV 글루일 수 있다. 이형 층(22)은 액상으로서 디스펜싱되어 경화될 수 있거나, 캐리어 기판(20) 위에 적층되는 적층 막일 수 있거나, 또는 기타 등등일 수 있다. 이형 층(22)의 상부 표면은 평평하게 될 수 있으며, 고도의 동일평면성(co-planarity)을 가질 수 있다.
유전체 층(24)이 이형 층(22) 상에 형성된다. 유전체 층(24)의 하부 표면은 이형 층(22)의 상부 표면과 접촉할 수 있다. 일부 실시예에서, 유전체 층(24)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(24)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass) 등과 같은 산화물; 또는 기타로 형성된다. 유전체 층(24)은 스핀 코팅, 화학적 기상 증착(CVD; chemical vapor deposition), 적층, 기타, 또는 이들의 조합과 같은 임의의 수용가능한 성막 프로세스에 의해 형성될 수 있다.
도 2를 참조하면, 후면 재배선 구조물(40)이 형성된다. 후면 재배선 구조물(40)은 임의의 수의 유전체 층(28), 금속화 패턴(26), 및 비아(30)를 포함할 수 있다. 예시된 바와 같이, 후면 재배선 구조물(40)은 각각이 각자의 금속화 패턴(26)을 갖는 3개의 유전체 층(28)을 포함한다.
먼저 금속화 패턴(26)이 유전체 층(24) 상에 형성된다. 금속화 패턴(26)을 형성하기 위한 예로서, 유전체 층(24) 위에 시드 층(도시되지 않음)이 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단층 또는 상이한 재료로 형성된 복수의 부층을 포함한 복합층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 물리적 기상 증착(PVD; Physical Vapor Deposition) 등을 사용하여 형성될 수 있다. 그 다음, 시드 층 상에 포토 레지스트가 형성되어 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(26)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토 레지스트를 관통하는 개구를 형성한다. 포토 레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 포토 레지스트와, 전도성 재료가 그 위에 형성되지 않는 시드 층의 부분이 제거된다. 포토 레지스트는 수용가능항 애싱 또는 스트리핑 프로세스에 의해, 예를 들어 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토 레지스트가 제거되면, 시드 층의 노출된 부분이 예를 들어 습식 또는 건식 에칭에 의한 것과 같은 수용가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료는 금속화 패턴(26)을 형성한다.
유전체 층(28)이 금속화 패턴(26) 및 유전체 층(24) 상에 형성된다. 일부 실시예에서, 유전체 층(28)은 PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성되며, 이는 리소그래피 마스크를 사용하여 패터닝될 수 있다. 다른 실시예에서, 유전체 층(28)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 또는 기타로 형성된다. 유전체 층(28)은 스핀 코팅, 적층, CVD, 기타, 또는 이들의 조합에 의해 형성될 수 있다. 그 다음, 금속화 패턴(26)의 일부를 노출시킬 개구를 형성하도록 유전체 층(28)이 패터닝된다. 패터닝은 수용가능한 프로세스에 의해, 예를 들어 유전체 층이 감광 재료인 경우 유전체 층(28)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해 행해질 수 있다.
금속화 패턴(26) 및 유전체 층(28)을 형성하는 프로세스를 반복함으로써 하나 이상의 추가의 금속화 패턴(26) 및 유전체 층(28)이 후면 재배선 구조물(40)에 형성될 수 있다. 아래의 유전체 층(28)의 개구에 시드 층 및 금속화 패턴(26)의 전도성 재료를 형성함으로써 금속화 패턴(26)의 형성 동안 비아(30)가 형성될 수 있다. 따라서 비아(30)는 다양한 금속화 패턴들을 상호접속 시키고 전기적으로 연결할 수 있다.
도 3을 참조하면, 쓰루 비아(through via)(42)가 형성된다. 쓰루 비아(42)를 형성하기 위한 예로서, 시드 층이 후면 재배선 구조물(40) 위에, 예를 들어 예시된 바와 같이 가장 위의 유전체 층(28) 및 가장 위의 금속화 패턴(26)의 노출된 부분 위에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단층 또는 상이한 재료로 형성된 복수의 부층을 포함한 복합층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 시드 층 상에 포토 레지스트가 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등 에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 쓰루 비아에 대응한다. 패터닝은 시드 층을 노출시키도록 포토 레지스트를 관통하는 개구를 형성한다. 포토 레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토 레지스트 및 그 위에 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토 레지스트는 수용가능한 애싱 또는 스트리핑 프로세스에 의해, 예를 들어 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토 레지스트가 제거되면, 시드 층의 노출된 부분은 예를 들어 습식 또는 건식 에칭에 의한 것과 같은 수용가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료가 쓰루 비아(42)를 형성한다.
도 4에서, 접착제(46)에 의해 집적 회로 다이(44)가 유전체 층(28)에 접착된다. 예시된 바와 같이, 2개의 집적 회로 다이(44)가 접착되고, 다른 실시예에서 하나의 집적 회로 다이 또는 더 많은 수의 집적 회로 다이가 접착될 수 있다. 유전체 층(28)에 접착되기 전에, 집적 회로 다이(44)는 집적 회로 다이(44)에 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(44)는 각각 도핑되거나 도핑되지 않은 실리콘, 또는 SOI 기판의 활성 층과 같은 반도체 기판을 포함한다. 반도체 기판은, 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 트랜지스터, 다이오드, 커패시터, 저항 등과 같은 디바이스들이 반도체 기판에 그리고/또는 반도체 기판 상에 형성될 수 있으며, 이는 집적 회로를 형성하도록 반도체 기판 상의 하나 이상의 유전체 층에서의 예를 들어 금속화 패턴에 의해 형성된 상호접속 구조물에 의해 상호접속된다.
집적 회로 다이(44)는 외부 접속이 이루어질 알루미늄 패드와 같은 패드(48)를 더 포함한다. 패드(48)는 집적 회로 다이(44)의 각자의 활성 면(active side)으로 지칭될 수 있는 것 상에 있다. 패시베이션 막(50)이 집적 회로 다이(44) 상에 그리고 패드(48)의 일부 상에 있다. 패시베이션 막(50)을 통해 패드(48)로 개구가 이루어진다. 전도성 필라(pillar)(예를 들어, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(52)가 패시베이션 막(50)을 통한 개구에 있으며, 각자의 패드(48)에 기계적으로 그리고 전기적으로 연결된다. 다이 커넥터(52)는 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(52)는 집적 회로 다이(44)의 각자의 집적 회로를 전기적으로 연결한다. 명확하고 단순하게 하기 위해 하나의 다이 커넥터(52)가 각각의 집적 회로 다이(44) 상에 도시되어 있으며, 당해 기술 분야에서의 통상의 지식을 가진 자라면 하나보다 많은 수의 다이 커넥터(52)가 존재할 수 있다는 것을 용이하게 이해할 것이다.
유전체 재료(54)가 패시베이션 막(50) 및 다이 커넥터(52) 상과 같은 집적 회로 다이(44)의 활성 면 상에 있다. 유전체 재료(54)는 다이 커넥터(52)를 측방으로 봉지하고(encapsulate), 유전체 재료(54)는 각자의 집적 회로 다이(44)와 측방으로 공동 종결된다(co-terminus). 유전체 재료(54)는, PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 기타, 또는 이들의 조합일 수 있고, 예를 들어 스핀 코팅, 적층, CVD 등에 의해 형성될 수 있다.
접착제(46)가 집적 회로 다이(44)의 후면 상에 있으며, 도면에서 가장 위의 유전체 층(28)과 같은 후면 재배선 구조물(40)에 집적 회로 다이(44)를 접착한다. 접착제(46)는 임의의 적합한 접착제, 에폭시 등일 수 있다. 접착제(46)는 각자의 반도체 웨이퍼의 후면과 같이 집적 회로 다이(44)의 후면에 적용될 수 있다. 집적 회로 다이(44)는 예를 들어 쏘잉 또는 다이싱에 의해 단일화될 수 있고, 예를 들어 픽앤플레이스(pick-and-place) 툴을 사용하여 접착제(46)에 의해 유전체 층(28)에 접착될 수 있다.
도 5에서, 다양한 컴포넌트들 상에 봉지재(encapsulant)가 형성된다. 봉지재(60)는 몰딩 컴파운드, 에폭시 등일 수 있고, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 도 6에서, 경화 후에, 봉지재(60)는 쓰루 비아(42) 및 다이 커넥터(52)를 노출시키도록 그라인딩 프로세스를 겪는다. 그라인딩 프로세스 후에 쓰루 비아(42), 다이 커넥터(52), 및 봉지재(60)의 상부 표면은 공면을 이룬다. 일부 실시예에서, 예를 들어 쓰루 비아(42) 및 다이 커넥터(52)가 이미 노출되어 있는 경우 그라인딩은 생략될 수 있다.
도 7에서, 전면 재배선 구조물(80)이 형성된다. 전면 재배선 구조물(80)은 임의의 수의 유전체 층(70 및 76), 금속화 패턴(72), 및 비아(74)를 포함할 수 있다. 예시된 바와 같이, 전면 재배선 구조물(80)은 유전체 층(70) 및 각자의 금속화 패턴(72)을 각각 갖는 2개의 유전체 층(76)을 포함한다.
유전체 층(70)은 봉지재(60), 쓰루 비아(42) 및 다이 커넥터(52) 상에 형성된다. 일부 실시예에서, 유전체 층(70)은 PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성되며, 이는 리소그래피 마스크를 사용하여 쉽게 패터닝될 수 있다. 다른 실시예에서, 유전체 층(70)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 또는 기타로 형성된다. 유전체 층(70)은 스핀 코팅, 적층, CVD, 기타, 또는 이들의 조합에 의해 형성될 수 있다. 그 다음,쓰루 비아(42)의 일부를 노출시킬 개구를 형성하도록 유전체 층(70)이 패터닝된다. 패터닝은 수용가능한 프로세스에 의해, 예를 들어 유전체 층이 감광 재료인 경우 유전체 층(70)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해, 행해질 수 있다.
먼저 비아(74)를 갖는 금속화 패턴(72)이 유전체 층(70) 상에 형성된다. 금속화 패턴(72)을 형성하기 위한 예로서, 시드 층(도시되지 않음)이 유전체 층(70) 위에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단층 또는 상이한 재료로 형성된 복수의 부층을 포함한 복합층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 그 다음, 포토 레지스트가 시드 층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(72)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토 레지스트를 관통하는 개구를 형성한다. 포토 레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는 예를 들어 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 포토 레지스트 및 그 위에 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용한 것과 같은 수용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 시드 층의 노출된 부분은 예를 들어 습식 또는 건식 에칭에 의한 것과 같은 수용가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료가 금속화 패턴(72) 및 비아(74)를 형성한다. 비아(74)는 아래의 층, 예를 들어 유전체 층(70)의 개구에 형성된다.
유전체 층(76)이 금속화 패턴(72) 및 유전체 층(70) 상에 형성된다. 일부 실시예에서, 유전체 층(76)은 PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성되며, 이는 리소그래피 마스크를 사용하여 쉽게 패터닝될 수 있다. 다른 실시예에서, 유전체 층(76)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 또는 기타로 형성된다. 유전체 층(76)은 스핀 코팅, 적층, CVD, 기타, 또는 이들의 조합에 의해 형성될 수 있다. 그 다음, 유전체 층(76)은 금속화 패턴(72)의 일부를 노출시킬 개구를 형성하도록 패터닝된다. 패터닝은 수용가능한 프로세스에 의해, 예를 들어 유전체 층이 감광 재료인 경우 유전체 층(76)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해 행해질 수 있다.
금속화 패턴(72) 및 유전체 층(76)을 형성하는 프로세스를 반복함으로써 하나 이상의 추가의 금속화 패턴(72) 및 유전체 층(76)이 전면 재배선 구조물(80)에 형성될 수 있다. 아래의 유전체 층(76)의 개구에 금속화 패턴(72)의 시드 층 및 전도성 재료를 형성함으로써 금속 패턴(72)의 형성 동안 비아(74)가 형성될 수 있다. 따라서 비아(74)는 다양한 금속 패턴들을 상호접속시키고 전기적으로 연결할 수 있다.
도 8에서, 언더 범프 금속부(UBM; Under Bump Metallurgies)라 지칭될 수 있는 패드(82)가 전면 재배선 구조물(80)의 외부 표면 상에 형성된다. 예시된 실시예에서, 패드(82)는 가장 위의 유전체 층(76) 상의 개구를 통한 비아를 포함한다. 패드(82)를 형성하기 위한 예로서, 시드 층(도시되지 않음)이 가장 위의 유전체 층(76) 위에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단층 또는 상이한 재료로 형성된 복수의 부층을 포함한 복합층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 그 다음, 포토 레지스트가 시드 층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 패드(82)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토 레지스트를 관통하는 개구를 형성한다. 포토 레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는 예를 들어 전해 도금 또는 무전해 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 포토 레지스트 및 그 위에 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용한 것과 같은 수용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 시드 층의 노출된 부분은 예를 들어 습식 또는 건식 에칭에 의한 것과 같은 수용가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료가, 비아를 포함할 수 있는 패드(82)를 형성한다. 비아는 아래의 층, 예를 들어 가장 위의 유전체 층(76)의 개구에 형성된다.
편의상, 도 8에 예시된 구조물은 제1 패키지(100)라 지칭할 것이다. 예시된 실시예에서, 제1 패키지는 후면 재배선 구조물(40), 집적 회로 다이(44), 봉지재(60), 전면 재배선 구조물(80), 및 그 안의 다양한 전기적 상호접속 및 연결부를 포함한다. 제1 패키지의 전면, 예를 들어 그 위에 전면 재배선 구조물(80)이 있는 면은 또한 제1 패키지의 "겉면(face)" 또는 "정면(face side)"이라 지칭될 수 있는데, 전면은 집적 회로 다이(44)의 활성 면이 마주하는 패키지의 면이기 때문이다. 예시된 바와 같이, 프로세싱이 계속될 수 있고, 제1 패키지(100)에 대해 수행될 수 있다.
도 9에서, 제2 패키지(102)가 제1 패키지(100)에 부착된다. 제2 패키지(102)는 임의의 패키지 컴포넌트일 수 있고 그리고/또는 임의의 패키지 컴포넌트를 포함할 수 있다. 예를 들어, 예시된 바와 같이, 제2 패키지(102)는, 기판, 기판 상의 2개의 적층된 집적 회로 다이, 기판에 집적 회로 다이를 전기적으로 연결하는 와이어 본드, 및 적층된 집적 회로 다이와 와이어 본드를 봉지하는 봉지재를 포함한다. 예에서, 제2 패키지(102)의 집적 회로 다이는 DRAM(dynamic random access memory) 다이와 같은 메모리 다이이다. 제2 패키지(102)는 패드(82)에 부착된 외부 전기적 커넥터(84)에 의해 제1 패키지에 전기적으로 그리고 기계적으로 연결된다. 일부 실시예에서, 외부 전기적 커넥터(84)는 저온 리플로우 가능 재료, 예를 들어 무연 솔더와 같은 솔더를 포함할 수 있고, 추가의 실시예에서, 외부 전기적 커넥터(84)는 금속 필라를 포함할 수 있다. 일부 실시예에서, 외부 전기적 커넥터(84)는 C4(controlled collapse chip connection) 범프, 마이크로범프 등이다. 일부 실시예에서, 외부 전기적 커넥터(84)는 제2 패키지(102)를 제1 패키지의 패드(82)에 부착하도록 리플로우될 수 있다. 제2 패키지(102)의 집적 회로 다이는, 예를 들어 제2 패키지(102)의 와이어 본드 및 기판, 외부 전기적 커넥터(84), 및 전면 재배선 구조물(80)을 통해, 제1 패키지(100)의 집적 회로 다이(44)에 전기적으로 그리고 통신 가능하게 연결된다.
도 10에서, 캐리어 기판(20)을 제1 패키지로부터 탈착(본딩 분리)하도록 캐리어 기판 본딩 분리(de-bonding)가 수행된다. 일부 실시예에 따르면, 본딩 분리는, 광의 가열 하에 이형 층(22)이 분해하여 캐리어 기판(20)이 제거될 수 있도록, 이형 층(22)에 대해 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 그 다음, 구조물이 뒤집어지고 테이프(110) 상에 배치된다. 그 다음, 유전체 층(24)과 같은 후면 재배선 구조물(40) 상에 후면 막(112)이 선택적으로 형성될 수 있다. 후면 막(112)은 폴리머형 막, 수지, 에폭시 등일 수 있다. 후면 막(112)은 리플로우 프로세스 동안 열 사이클링(thermal cycling)과 같은 후속 처리 중의 휨(warpage)을 보상할 수 있다.
도 11에서, 가장 위의 금속화 패턴(26)의 일부를 노출시키도록 유전체 층(24)을 통해 개구(114)가 형성된다. 개구(114)는 예를 들어 드릴링, 에칭 등을 사용하여 형성될 수 있다.
도 12에서, UBM과 같은 패드(116), 그리고 BGA(ball grid array) 볼 같은 솔더 볼과 같은 외부 전기적 커넥터(118)가 개구(114)를 통해 가장 위의 금속화 패턴(26) 상에 형성된다. 패드(116)는 개구(114)에 그리고 가장 위의 금속화 패턴(26)과 전기적으로 접촉하여 형성될 수 있다. 패드(116)는 티타늄 층, 구리 층, 및 니켈 층과 같은 3개의 전도성 재료 층을 포함할 수 있다. 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 다른 배열의 재료 및 층이 패드(116)의 형성에 사용될 수 있다. 패드(116)는 유전체 층(24) 및/또는 후면 막(112) 위에 그리고 가장 위의 금속화 패턴(26)에의 개구(114)의 내부를 따라 각각의 층을 형성함으로써 형성될 수 있다. 각각의 층은 전해 도금 또는 무전해 도금과 같은 도금 프로세스를 사용하여 형성될 수 있지만, 스퍼터링, 증발 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 사용될 수 있다. 원하는 층이 형성되었다면, 원치않는 재료를 제거하고 원하는 형상으로 패드(116)를 남기도록 적합한 포토리소그래피 마스킹 및 에칭 프로세스를 통해 층의 일부가 제거될 수 있다. 다른 실시예에서, 패드(116)는 생략될 수 있다.
외부 전기적 커넥터(118)가 패드(116) 상에 형성된다. 외부 전기적 커넥터(118)는 무연 또는 납 함유일 수 있는 솔더와 같은 저온 리플로우 가능 재료를 포함할 수 있다. 외부 전기적 커넥터(118)는 적합한 볼 드롭 프로세스를 사용함으로써 형성될 수 있다. 패드(116)가 생략되는 다른 실시예에서, 외부 전기적 커넥터는 개구(114)를 통해 금속화 패턴(26) 바로 위에 형성될 수 있다.
도 13 및 도 14에서, 제1 패키지(100) 및 제2 패키지(102)가 테이프(110)로부터 제거된다. 그리하여 패키지-온-패키지 구조물이 형성된다. 도 13은 패드(116)를 갖는 실시예를 예시하고, 도 14는 패드(116)가 생략되는 실시예를 예시한다.
도 15 및 도 16은, 외부 전기적 커넥터(118)를 둘러싸는 영역에 그리고 외부 전기적 커넥터(118)와 후면 막(112)(예를 들어, 존재하는 경우) 및/또는 후면 재배선 구조물(40)의 유전체 층(24) 사이에 에폭시 플럭스(120)를 포함하도록 수정된, 도 13 및 도 14의 패키지-온-패키지 구조물을 각각 예시한다. 에폭시 플럭스(120)는 외부 전기적 커넥터(118), 패드(116), 후면 막(112) 및/또는 유전체 층(24) 사이의 접합부에 수분 또는 기타 오염물이 침투하는 것을 막도록 돕기 위해 외부 전기적 커넥터(118) 둘레에 시일(seal)을 형성할 수 있다. 에폭시 플럭스(120)는 도 12 및 도 13에서 외부 전기적 커넥터(118)가 형성된 후에 그리고 테이프(110)로부터 패키지가 제거되기 전에 적용될 수 있다.
도 17은, 전면 막(130)을 포함하도록 수정된, 도 15의 패키지-온-패키지 구조물을 예시한다. 전면 막(130)은 후면 막(112)과 유사할 수 있고, 유전체 층(76)과 같은 전면 재배선 구조물(80) 상에 형성될 수 있다. 전면 막(130)은 폴리머형 막, 수지, 에폭시 등일 수 있고, 도 9에서 제2 패키지를 부착하기 전에 스핀온 또는 적층 기술에 의해 형성될 수 있다. 예시되지 않았지만, 전면 막(130)은 도 16의 패키지-온-패키지 구조물에 형성될 수 있다.
도 18은 또다른 실시예를 예시한다. 이 실시예에서, 집적 회로 다이(140 및 142)는 외부 전기적 커넥터(84)에 의해 제1 패키지(100)의 전면 재배선 구조물(80)에 직접 부착된다. 따라서, 다이-온-패키지 구조물이 형성될 수 있다. 도 13 내지 도 17에서 설명된 패키지의 다양한 수정들이 포함될 수 있다.
패키지-온-패키지 구조물 또는 다이-온-패키지 구조물에 대한 다양한 수정이 여기에서 설명되었다. 그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 다른 수정이 행해질 수 있고 다양한 수정들이 다양한 조합으로 포함되거나 생략될 수 있다는 것을 용이하게 이해할 것이다. 예를 들어, (1) 패드(82 및 116)의 어느 하나 또는 둘 다가 포함되거나 생략될 수 있고; (2) 후면 막(112)과 전면 막(130) 중 어느 하나 또는 둘 다가 포함되거나 생략될 수 있고; (3) 에폭시 플럭스(120)가 포함되거나 생략될 수 있고; 또는 (4) 기타 또는 이들의 조합이 가능하다. 패드(82 및/또는 116)가 생략되는 경우, 외부 전기적 커넥터(84 및/또는 118)는 각각 금속화 패턴(72 및 26) 바로 위에 형성될 수 있으며, 이는 범프 또는 볼 온 트레이스 구성으로 지칭될 수 있다.
실시예는 이점을 달성할 수 있다. 제1 패키지의 하나 이상의 집적 회로 다이는 제1 패키지에 직접 부착된 하나 이상의 집적 회로 다이 또는 제1 패키지에 부착된 제2 패키지에 내장된 하나 이상의 집적 회로 다이에 통신 가능하게 연결될 수 있다. 제1 패키지의 전면, 또는 "정면"에 부착된 제2 패키지 및/또는 집적 회로 다이로써, 집적 회로 다이, 즉 제1 패키지 내의 그리고 제1 패키지 외의 집적 회로 다이들을 전기적으로 연결하는 전기적 상호접속이 더 짧아질 수 있다. 전기적 접속이 더 짧아짐으로써, 접속의 총 저항이 감소될 수 있다. 감소된 저항으로, 접속의 RC(resistance-capacitance) 상수가 감소되며, 이는 전기적 접속을 통해 전달되는 전기 신호의 속도를 증가시킬 수 있다. 따라서, 집적 회로 다이는 증가된 속도로 동작할 수 있다.
제1 실시예는 방법이다. 방법은 후면 재배선 구조물을 형성하는 단계, 및 후면 재배선 구조물을 형성한 후에, 후면 재배선 구조물에 제1 집적 회로 다이를 접착하는 단계를 포함한다. 방법은, 후면 재배선 구조물 상의 제1 집적 회로 다이를 봉지재로 봉지하는 단계, 봉지재 상에 전면 재배선 구조물을 형성하는 단계, 및 제2 집적 회로 다이를 제1 집적 회로 다이에 전기적으로 연결하는 단계를 더 포함한다. 제2 집적 회로 다이는 전면 재배선 구조물에 기계적으로 부착된 제1 외부 전기적 커넥터를 통해 제1 집적 회로 다이에 전기적으로 연결된다.
또다른 실시예는 방법이다. 방법은, 제1 재배선 구조물을 형성하는 단계, 제1 재배선 구조물에 제1 집적 회로의 후면을 접착하는 단계, 접착 후에 제1 재배선 구조물 상의 제1 집적 회로 다이를 봉지재로 봉지하는 단계, 봉지재 상에 제2 재배선 구조물을 형성하는 단계 - 제1 집적 회로 다이의 활성 면은 제2 재배선 구조물과 마주함 - , 및 제2 재배선 구조물에 기계적으로 부착된 제1 외부 전기적 커넥터를 사용하여 제2 재배선 구조물에 제2 집적 회로 다이를 부착하는 단계를 포함한다.
부가의 실시예는 구조물이다. 구조물은, 제1 집적 회로 다이, 제1 집적 회로 다이를 측방으로 봉지하는 봉지재, 봉지재의 제1 표면 상의 제1 재배선 구조물, 및 봉지재의 제2 표면 상의 제2 재배선 구조물을 포함한 제1 패키지를 포함한다. 제1 집적 회로 다이는 활성 면 및 활성 면과 반대인 후면을 갖는다. 봉지재의 제1 표면은 제1 집적 회로 다이의 활성 면 상의 다이 커넥터의 표면과 공면을 이룬다. 봉지재의 제2 표면은 봉지재의 제1 표면과 반대이다. 구조물은, 제1 외부 전기적 커넥터를 통해 제1 집적 회로 다이에 전기적으로 연결된 제2 집적 회로 다이를 더 포함한다. 제1 외부 전기적 커넥터는 제1 재배선 구조물에 기계적으로 부착되어 있다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 패키지 구조물을 형성하기 위한 방법에 있어서,
    후면(back side) 재배선 구조물(redistribution structure)을 형성하는 단계:
    상기 후면 재배선 구조물을 형성한 후에, 상기 후면 재배선 구조물에 제1 집적 회로 다이를 접착하는 단계;
    상기 후면 재배선 구조물 상에 쓰루 비아(through via)를 형성하는 단계;
    상기 후면 재배선 구조물 상의 상기 제1 집적 회로 다이 및 상기 쓰루 비아를 봉지재(encapsulant)로 봉지하는(encapsulate) 단계;
    상기 봉지재 상에 전면(front side) 재배선 구조물을 형성하는 단계 - 상기 쓰루 비아는 상기 봉지재를 관통해 연장하고 상기 전면 재배선 구조물 및 상기 후면 재배선 구조물을 전기적으로 연결함 - ;
    상기 전면 재배선 구조물 위에 제2 집적 회로 다이를 형성하는 단계; 및
    상기 제2 집적 회로 다이를 상기 제1 집적 회로 다이에 전기적으로 연결하는 단계를 포함하고,
    상기 제2 집적 회로 다이는 상기 전면 재배선 구조물에 기계적으로 부착된 제1 외부 전기적 커넥터를 통해 상기 제1 집적 회로 다이에 전기적으로 연결되고, 상기 제1 외부 전기적 커넥터는 상기 제2 집적 회로 다이에 직접적으로 연결되는 것인, 반도체 패키지 구조물을 형성하기 위한 방법.
  2. 청구항 1에 있어서, 상기 전면 재배선 구조물을 형성하는 단계 후에, 상기 제1 집적 회로 다이의 활성 면(active side)은 상기 전면 재배선 구조물과 마주하는(face) 것인 반도체 패키지 구조물을 형성하기 위한 방법.
  3. 삭제
  4. 청구항 1에 있어서, 상기 후면 재배선 구조물 상에 제2 외부 전기적 커넥터를 형성하는 단계를 더 포함하는 반도체 패키지 구조물을 형성하기 위한 방법.
  5. 청구항 4에 있어서, 상기 제2 외부 전기적 커넥터를 형성하는 단계는, 상기 제2 집적 회로 다이를 상기 제1 집적 회로 다이에 전기적으로 연결하는 단계 후에 수행되는 것인 반도체 패키지 구조물을 형성하기 위한 방법.
  6. 청구항 4에 있어서, 상기 제2 외부 전기적 커넥터 둘레에 에폭시 플럭스를 형성하는 단계를 더 포함하는 반도체 패키지 구조물을 형성하기 위한 방법.
  7. 청구항 1에 있어서, 상기 제2 집적 회로 다이는, 상기 제1 외부 전기적 커넥터에 의해 상기 전면 재배선 구조물에 기계적으로 부착되어 있는 패키지에 있는 것인 반도체 패키지 구조물을 형성하기 위한 방법.
  8. 청구항 1에 있어서, 상기 제2 집적 회로 다이는 상기 제1 외부 전기적 커넥터에 의해 상기 전면 재배선 구조물에 직접 기계적으로 부착되는 것인 반도체 패키지 구조물을 형성하기 위한 방법.
  9. 반도체 패키지 구조물을 형성하기 위한 방법에 있어서,
    제1 재배선 구조물을 형성하는 단계;
    상기 제1 재배선 구조물에 제1 집적 회로의 후면을 접착하는 단계;
    상기 제1 재배선 구조물 상에 쓰루 비아를 형성하는 단계;
    상기 쓰루 비아를 형성한 후에, 상기 제1 재배선 구조물 상의 상기 제1 집적 회로 다이 및 상기 쓰루 비아를 봉지재로 봉지하는 단계;
    상기 봉지재 상에 제2 재배선 구조물을 형성하는 단계 - 상기 제1 집적 회로 다이의 활성 면은 상기 제2 재배선 구조물과 마주하고, 상기 쓰루 비아는 상기 봉지재를 관통해 연장하고 상기 제1 재배선 구조물 및 상기 제2 재배선 구조물을 전기적으로 연결하며, 상기 제2 재배선 구조물은 상기 쓰루 비아에 의해 상기 제1 재배선 구조물과 전기적으로 연결됨 - ; 및
    상기 제2 재배선 구조물에 기계적으로 부착된 제1 외부 전기적 커넥터를 사용하여 상기 제2 재배선 구조물에 제2 집적 회로 다이를 부착하는 단계
    를 포함하는 반도체 패키지 구조물을 형성하기 위한 방법.
  10. 반도체 패키지 구조물에 있어서,
    제1 패키지로서,
    활성 면 및 상기 활성 면과 반대인 후면을 갖는 제1 집적 회로 다이,
    상기 제1 집적 회로 다이를 측방으로(laterally) 봉지하는 봉지재 - 상기 봉지재의 제1 표면은 상기 제1 집적 회로 다이의 활성 면 상의 다이 커넥터의 표면과 공면(coplanar)을 이루고, 상기 봉지재의 제2 표면은 상기 봉지재의 제1 표면과 반대임 - ,
    상기 봉지재의 제1 표면 상의 제1 재배선 구조물,
    상기 봉지재의 제2 표면 상의 제2 재배선 구조물, 및
    상기 봉지재를 관통해 연장하고 상기 제1 재배선 구조물 및 상기 제2 재배선 구조물을 전기적으로 연결하는 쓰루 비아
    를 포함하는, 제1 패키지와;
    상기 제1 재배선 구조물에 기계적으로 부착된 제1 외부 전기적 커넥터를 통해 상기 제1 집적 회로 다이에 전기적으로 연결된 제2 집적 회로 다이
    를 포함하는 반도체 패키지 구조물.
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