KR20190055703A - 반도체 패키지 및 방법 - Google Patents

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추-숭 후앙
하오-이 차이
밍-훙 쳉
틴-하오 쿠오
옌-리앙 린
시우-젠 린
충-시엔 치앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/8181—Soldering or alloying involving forming an intermetallic compound at the bonding interface
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    • H01L2224/818—Bonding techniques
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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Abstract

실시예에서, 디바이스는, 제1 유전체층 상의 금속화 패턴과 금속화 패턴 상의 제2 유전체층을 포함하는 후면 재배선 구조물; 금속화 패턴에 접촉하도록 제1 유전체층을 관통해 연장되는 관통 비아; 제1 유전체층 상의 관통 비아에 인접한 집적 회로 다이; 제1 유전체층 상의 몰딩 화합물 - 몰딩 화합물은 관통 비아와 집적 회로 다이를 캡슐화함 -; 금속화 패턴에 접촉하도록 제2 유전체층을 관통해 연장되는 전도성 커넥터 - 전도성 커넥터는 관통 비아에 전기적으로 접속됨 -; 및 전도성 커넥터와 금속화 패턴의 계면에 있는 금속간 화합물을 포함하며, 금속간 화합물은 금속화 패턴 내로 단지 부분적으로만 연장된다.

Description

반도체 패키지 및 방법{SEMICONDUCTOR PACKAGE AND METHOD}
우선권 주장 및 교차 참조
본 출원은 2017년 11월 15일에 출원된 미국 가출원 일련번호 62/586,413의 이익을 주장하며, 그 출원은 참조로서 그 전체가 본 명세서에 병합된다.
본 발명은 반도체 패키지 및 그 제조 방법에 대한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항들, 커패시터들 등)의 집적 밀도에서 계속적인 향상에 기인한 급속한 성장을 경험하였다. 보통, 집적 밀도의 개선은 최소 피처(feature) 크기의 반복적인 감소로부터 비롯되었으며, 이는 주어진 영역 내에 더 많은 컴포넌트들이 집적되게 한다. 수축되는 전자 디바이스들을 위한 수요가 증가함에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술을 위한 필요가 발생했다. 이러한 패키징 시스템의 예시는 패키지-온-패키지(Package-on-Package; PoP) 기술이다. PoP 디바이스에서, 상단의 반도체 패키지는, 고 레벨의 집적과 컴포넌트 밀도를 제공하도록 하단의 반도체 패키지 위에 적층된다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board; PCB) 상에 작은 풋프린트와 향상된 기능을 가진 반도체 디바이스의 생산을 가능케 한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 피처들은 비율대로 작성된 것은 아님을 밝힌다. 실제로, 다양한 피처의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 및 16은 일부 실시예에 따라 디바이스 패키지를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도를 예증한다.
도 17, 18a, 18b, 18c, 19, 및 20은 일부 실시예들에 따라 패키지 구조물을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도를 예증한다.
이하의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 구성요소 및 디바이스의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 피처가 제1 및 제2 피처 사이에 형성될 수도 있어, 제1 및 제2 피처가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예시에서 참조 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 피처(들)에 대한 일 요소 또는 피처의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예에 따라, 전도성 커넥터는 디바이스 패키지를 재배선 구조물의 금속화 패턴에 본딩하도록 형성된다. 금속화 패턴을 노출시키는 개구가 형성되고, 전도성 커넥터는 개구 내에 형성된다. 그런 다음, 전도성 커넥터는 금속화 패턴을 디바이스 패키지에 본딩하도록 리플로우(reflow)된다. 개구와 전도성 커넥터의 폭을 제어함으로써, 리플로우 동안에 형성된 IMC의 두께가 제어될 수 있다. 특히, IMC의 두께는 금속화 패턴의 두께보다 작게 되도록 제어된다. 따라서, 하부의 시드층의 층간 박리(delamination)가 후속 테스팅 동안에 회피될 수 있다.
도 1 내지 16은 일부 실시예들에 따라 제1 패키지(200)를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도를 예증한다. 제1 패키지 영역(600)과 제2 패키지 영역(602)이 예증되고, 제1 패키지(200)는 각 패키지 영역 내에 형성된다. 제1 패키지(200)는 집적 팬아웃(integrated fan-out; InFO) 패키지라고 또한 지칭될 수 있다.
도 1에서, 캐리어 기판(100)이 제공되고, 릴리스층(102)이 캐리어 기판(100) 상에 형성된다. 캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100)은 웨이퍼일 수 있어서 다수의 패키지들이 동시에 캐리어 기판(100) 상에 형성될 수 있다. 릴리스층(102)은, 후속 단계에서 형성될 상부 구조물로부터 캐리어 기판(100)과 함께 제거될 수 있는 중합체 기반 물질로 형성될 수 있다. 일부 실시예에서, 릴리스층(102)은, 예컨대, 광 대 열 변환(light-to-heat-conversion; LTHC) 릴리스 코팅과 같이, 가열될 때 그 자신의 접착 특성을 잃어버리는 에폭시-기반 열-릴리스 물질이다. 다른 실시예에서, 릴리스층(102)은 자외선(ultra-violet; UV) 광에 노출될 때 그 자신의 접착 특성을 잃어버리는 UV 접착제일 수 있다. 릴리스층(102)은 액체 및 경화된 채로 제공(dispense)될 수 있거나, 캐리어 기판(100)상으로 라미네이트된 라미네이트막일 수 있다. 릴리스층(102)의 상단 표면은 평평하게 될 수 있고, 고도의 동일 평면성(a high degree of coplanarity)을 가질 수 있다.
도 2에서, 유전체층(104), 금속화 패턴(106)(때때로, 재배선층 또는 재배선 라인이라고 지칭됨)과 유전체층(108)이 형성된다. 유전체층(104)은 릴리스층(102) 상에 형성된다. 유전체층(104)의 하단 표면은 릴리스층(102)의 상단 표면과 접촉할 수 있다. 일부 실시예에서, 유전체층(104)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 중합체로 형성된다. 다른 실시예에서, 유전체층(104)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물), PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등으로 형성된다. 유전체층(104)은, 스핀 코팅, 화학적 기상 퇴적(chemical vapor deposition; CVD), 라미네이팅 등, 또는 이것들의 조합과 같은 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있다.
금속화 패턴(106)은 유전체층(104) 상에 형성된다. 금속화 패턴(106)을 형성하는 예시로서, 시드층(미도시됨)은 유전체층(104) 위에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(106)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용해서 제거된다. 시드층의 잔여 부분과 전도성 물질은 금속화 패턴(106)을 형성한다.
유전체층(108)은 금속화 패턴(106)과 유전체층(104) 상에 형성된다. 일부 실시예에서, 유전체층(108)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(108)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물), PSG, BSG, BPSG 등으로 형성된다. 유전체층(108)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 그런 다음, 유전체층(108)은 금속화 패턴(106)의 부분을 노출시키기 위해 개구(109)를 형성하도록 패터닝된다. 패터닝은, 예컨대, 유전체층이 감광재일 때 유전체층(108)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용하여 에칭하는 것과 같은 허용가능한 프로세스에 의한 것일 수 있다.
유전체층(104 및 108)과 금속화 패턴(106)은 후면 재배선 구조물(110)이라고 지칭될 수 있다. 도시된 실시예에서, 후면 재배선 구조물(110)은 두 개의 유전체층들(104 및 108)과 하나의 금속화 패턴(106)을 포함한다. 다른 실시예에서, 후면 재배선 구조물(110)은 임의의 개수의 유전체층들, 금속화 패턴들, 및 전도성 비아들을 포함할 수 있다. 하나 이상의 추가적인 금속화 패턴 및 유전체층은 금속화 패턴들(106)과 유전체층(108)을 형성하기 위한 프로세스를 반복함으로써 후면 재배선 구조물(110) 내에 형성될 수 있다. 전도성 비아(미도시됨)는 하부 유전체층의 개구 내에 금속화 패턴의 전도성 물질과 시드층을 형성함으로써 금속화 패턴의 형성 동안 형성될 수 있다. 그러므로, 전도성 비아는 다양한 금속화 패턴을 상호접속시키고 전기적으로 결합시킬 수 있다.
도 3에서, 관통 비아(112)가 형성된다. 관통 비아(112)를 형성하기 위한 예시로서, 시드층(113)(이하에서 도 18에 도시됨)은, 예를 들면, 개구(109)에 의해 노출되는 금속화 패턴(106)의 부분과 유전체층(108) 상에 후면 재배선 구조물(110) 위에 형성된다. 일부 실시예에서, 시드층(113)은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층(113)은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층(113)은 예를 들면, PVD 등을 사용해 형성될 수 있다. 포토 레지스트는 시드층(113) 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 관통 비아에 대응한다. 패터닝은 시드층(113)을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질은 포토 레지스트의 개구 내에 그리고 시드층(113)의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 위에 전도성 물질이 형성되지 않는 시드층(113)의 부분과 포토 레지스트가 제거된다. 포토 레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층(113)의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용해서 제거된다. 시드층(113)의 잔여 부분과 전도성 물질은 관통 비아(112)를 형성한다.
도 4에서, 집적 회로 다이(114)는 접착제(116)에 의해 유전체층(108)에 부착된다. 집적 회로 다이(114)는 논리 다이(예컨대, 중앙 프로세싱 유닛, 마이크로제어기 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로-전기 기계적 시스템(micro-electro mechanical system; MEMS) 다이, 신호 프로세싱 다이(예컨대, 디지털 신호 프로세싱(digital signal processing; DSP) 다이), 프론트 엔드 다이(예컨대, 아날로그 프론트 엔드(analog front-end; AFE) 다이) 등, 또는 이것들의 조합일 수 있다. 또한, 일부 실시예에서, 집적 회로 다이(114)는 상이한 크기들(예컨대, 상이한 높이들 및/또는 표면적들)일 수 있고, 다른 실시예에서, 집적 회로 다이(114)는 동일 크기(예컨대, 동일 높이 및/또는 표면적)일 수 있다.
유전체층(108)에 부착되기 전에, 집적 회로 다이(114)는, 집적 회로 다이(114) 내에 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예를 들면, 집적 회로 다이들(114) 각각은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(118), 또는 반도체-온-인슐레이터(silicon-on-insulator; SOI) SOI 기판의 활성층일 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 예를 들면, 다층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 예컨대, 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 디바이스는 예를 들면, 반도체 기판(118) 내에 그리고/또는 그 위에 형성될 수 있고, 예를 들면, 집적 회로를 형성하도록 반도체 기판(118) 상의 하나 이상의 유전체층 내의 금속화 패턴에 의해 형성된 상호접속 구조물(120)에 의해 상호접속될 수 있다.
집적 회로 다이(114)는 예컨대, 알루미늄 패드와 같은 패드(122)를 더 포함하고, 이 알루미늄 패드에 외부 접속이 이루어진다. 패드(122)는 집적 회로 다이(114)의 제각각의 활성 측부라고 지칭되는 것 상에 있다. 패시베이션막(124)은 집적 회로 다이(114) 상에와 패드(122)의 부분 상에 있다. 개구는 패시베이션막(124)을 관통해 패드(122)에 이어진다. 전도성 필라(예를 들면, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(126)가 패시베이션막(124)을 관통해 개구 내에 있고, 제각각의 패드(122)에 기계적으로 그리고 전기적으로 결합된다. 다이 커넥터(126)는 예를 들면, 도금 등에 의해 형성될 수 있다. 다이 커넥터(126)는 집적 회로 다이(114)의 제각각의 집적 회로들을 전기적으로 결합시킨다.
유전체 물질(128)은 예컨대, 패시베이션막(124)과 다이 커넥터(126) 상에서와 같이, 집적 회로 다이(114)의 활성 측부 상에 있다. 유전체 물질(128)은 다이 커넥터(126)를 측방향으로 캡슐화하고, 유전체 물질(128)은 제각각의 집적 회로 다이(114)와 측방향으로 접해 있다. 유전체 물질(128)은 예컨대, PBO, 폴리이미드, BCB 등과 같은 중합체; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등, 또는 이들 물질들의 조합일 수 있고, 예를 들면, 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다.
접착제(116)는 집적 회로 다이(114)의 후면 상에 있고, 집적 회로 다이(114)를 예컨대, 유전체층(108)과 같은 후면 재배선 구조물(110)에 부착시킨다. 접착제(116)는 임의의 적절한 접착제, 에폭시, 다이 부착막(die attach film; DAF) 등일 수 있다. 접착제(116)는, 예컨대, 제각각의 반도체 웨이퍼의 후면과 같은, 집적 회로 다이(114)의 후면에 도포될 수 있거나, 캐리어 기판(100)의 표면 위에 도포될 수 있다. 집적 회로 다이(114)는 예컨대, 쏘잉 또는 다이싱에 의해 싱귤레이팅되고, 예를 들면, 픽 앤 플레이스 툴(pick-and-place tool)을 사용해 접착제(116)에 의해 유전체층(108)에 부착될 수 있다.
두 개의 집적 회로 다이들(114)이 제1 패키지 영역(600)과 제2 패키지 영역(602) 각각 내에 부착되어 있는 것으로 예증되고 있지만, 더 많거나 더 적은 집적 회로 다이들(114)이 각 패키지 영역 내에 부착될 수 있다는 것이 인식되어야 한다. 예를 들면, 단지 하나의 집적 회로 다이(114)만이 각 영역 내에 부착될 수 있다. 또한, 집적 회로 다이(114)는 크기가 다양할 수 있다. 일부 실시예에서, 집적회로 다이(114)는 예를 들면, 시스템 온 칩(system-on-chip; SoC) 디바이스와 같은, 큰 풋프린트를 갖는 다이일 수 있다. 집적회로 다이(114)가 큰 풋프린트를 갖는 실시예에서, 패키지 영역 내의 관통 비아(112)를 위해 이용가능한 공간은 제한될 수 있다. 패키지 영역이 관통 비아(112)를 위해 이용가능한 제한된 공간을 가질 때, 후면 재배선 구조물(110)의 사용은, 향상된 상호접속 배치를 허용한다.
도 5에서, 봉합재(130)가 다양한 컴포넌트들 상에 형성된다. 봉합재(130)는 몰딩 컴파운드, 에폭시 등일 수 있고, 압축 몰딩, 전사(transfer) 몰딩 등에 의해 도포될 수 있다. 관통 비아(112) 및/또는 집적회로 다이(114)의 다이 커넥터(126)가 매립되거나 덮히도록, 봉합재(130)가 캐리어 기판(100) 위에 형성될 수 있다. 그런 다음, 봉합재(130)가 경화된다.
도 6에서, 관통 비아(112)와 다이 커넥터(126)를 노출시키도록 평탄화 프로세스가 봉합재(130)에 대해 수행된다. 평탄화 프로세스는 유전체 물질(128)을 또한 연마할 수 있다. 관통 비아(112), 다이 커넥터(126), 유전체 물질(128), 및 봉합재(130)의 상단 표면은 평탄화 프로세스 후에 공면이다. 평탄화 프로세스는 예를 들면, 화학 기계적 폴리싱(chemical-mechanical polish; CMP), 연마 프로세스 등일 수 있다. 일부 실시예에서, 예를 들면, 관통 비아(112)와 다이 커넥터(126)가 이미 노출되면 평탄화가 생략될 수 있다.
도 7 내지 14에서, 전면 재배선 구조물(132)이 형성된다. 예증되는 바와 같이, 전면 재배선 구조물(132)은 유전체층(134, 140, 146 및 152)을 포함하고, 금속화 패턴(138, 144, 및 150)을 또한 포함한다. 금속화 패턴은 또한 재배선층 또는 재배선 라인으로서 지칭될 수 있고, 전도성 비아와 전도성 라인을 포함한다(별도로 라벨 표시되지 않음).
도 7에서, 유전체층(134)은 봉합재(130), 관통 비아(112), 및 다이 커넥터(126) 상에 퇴적된다. 일부 실시예에서, 유전체층(134)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(134)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG, BSG, BPSG) 등으로 형성된다. 유전체층(134)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
그런 다음, 유전체층(134)이 패터닝된다. 관통 비아(112)와 다이 커넥터(126)의 부분을 노출시키도록 패터닝은 개구(136)를 형성한다. 패터닝은, 예컨대, 유전체층(134)이 감광재일 때 유전체층(134)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용하여 에칭함으로써와 같은 허용가능한 프로세스에 의한 것일 수 있다. 유전체층(134)이 감광재이면, 유전체층(134)은 노출 후에 현상될 수 있다.
도 8에서, 비아를 구비한 금속화 패턴(138)이 유전체층(134) 상에 형성된다. 금속화 패턴(138)을 형성하는 예시로서, 시드층(미도시됨)은 유전체층(134) 위에 그리고 유전체층(134)을 관통하는 개구(136) 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(138)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용해서 제거된다. 시드층과 전도성 물질의 잔여 부분은 금속화 패턴(138)과 비아를 형성한다. 비아는 유전체층(134)을 관통해 예를 들면, 관통 비아(112) 및/또는 다이 커넥터(126)쪽으로 개구(136) 내에 형성된다.
도 9에서, 유전체층(140)이 금속화 패턴(138)과 유전체층(134) 상에 퇴적된다. 일부 실시예에서, 유전체층(140)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(140)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물), PSG, BSG, BPSG 등으로 형성된다. 유전체층(140)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
그런 다음, 유전체층(140)이 패터닝된다. 패터닝은 금속화 패턴(138)의 부분을 노출시키도록 개구(142)를 형성한다. 패터닝은, 예컨대, 유전체층이 감광재일 때 유전체층(140)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용하여 에칭함으로써와 같은, 허용가능한 프로세스에 의한 것일 수 있다. 유전체층(140)이 감광재이면, 유전체층(140)은 노출 후에 현상될 수 있다.
도 10에서, 비아를 구비한 금속화 패턴(144)이 유전체층(140) 상에 형성된다. 금속화 패턴(144)을 형성하는 예시로서, 시드층(미도시됨)은 유전체층(140) 위에 그리고 유전체층(140)을 관통하는 개구(142) 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(144)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용해서 제거된다. 시드층과 전도성 물질의 잔여 부분은 금속화 패턴(144)과 비아를 형성한다. 비아는 유전체층(140)을 관통해 예를 들면, 금속화 패턴(138)의 부분쪽으로 개구(142) 내에 형성된다.
도 11에서, 유전체층(146)이 금속화 패턴(144)과 유전체층(140) 상에 퇴적된다. 일부 실시예에서, 유전체층(146)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(146)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG, BSG, BPSG) 등으로 형성된다. 유전체층(146)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
그런 다음, 유전체층(146)이 패터닝된다. 패터닝은 금속화 패턴(144)의 부분을 노출시키도록 개구(148)를 형성한다. 패터닝은, 예를 들면, 유전체층(146)이 감광재일 때 유전체층(146)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용하여 에칭함으로써와 같은 허용가능한 프로세스에 의한 것일 수 있다. 유전체층(146)이 감광재이면, 유전체층(146)은 노출 후에 현상될 수 있다.
도 12에서, 비아를 구비한 금속화 패턴(150)이 유전체층(146) 상에 형성된다. 금속화 패턴(150)을 형성하는 예시로서, 시드층(미도시됨)은 유전체층(146) 위에 그리고 유전체층(146)을 관통하는 개구(148) 내에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(150)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용해서 제거된다. 시드층과 전도성 물질의 잔여 부분은 금속화 패턴(150)과 비아를 형성한다. 비아는 유전체층(146)을 관통해 예를 들면, 금속화 패턴(144)의 부분쪽으로 개구 내에 형성된다.
도 13에서, 유전체층(152)이 금속화 패턴(150)과 유전체층(146) 상에 퇴적된다. 일부 실시예에서, 유전체층(152)은 중합체로 형성되고, 이 중합체는 리소그래피 마스크를 사용해 패터닝될 수 있는, 예컨대, PBO, 폴리이미드, BCB 등과 같은 감광재일 수 있다. 다른 실시예에서, 유전체층(152)은, 질화물(예컨대 실리콘 질화물), 산화물(예컨대 실리콘 산화물, PSG, BSG, BPSG) 등으로 형성된다. 유전체층(152)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
그런 다음, 유전체층(152)이 패터닝된다. 패터닝은 금속화 패턴(150)의 부분을 노출시키도록 개구(154)를 형성한다. 패터닝은, 예를 들면, 유전체층(152)이 감광재일 때 유전체층(152)을 광에 노출시킴으로써, 또는 예를 들면, 이방성 에칭을 사용하는 에칭에 의한 것과 같은 허용가능한 프로세스에 의한 것일 수 있다. 유전체층(152)이 감광재이면, 유전체층(152)은 노출 후에 현상될 수 있다. 개구(154)는 개구(136, 142, 148)보다 넓을 수 있다.
도 14에서, UBM(under bump metallurgies)(156)이 유전체층(152) 상에 형성된다. 예증된 실시예에서, UBM(156)은 금속화 패턴 쪽으로 개구(154)를 관통하고 유전체층(152)을 관통해 형성된다. UBM(156)을 형성하기 위한 예시로서, 시드층(미도시됨)이 유전체층(152) 위에 형성된다. 일부 실시예에서, 시드층은 금속층이고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 시드층은 티타늄층과 이 티타늄층 위에 구리층을 포함한다. 시드층은 예를 들면, PVD 등을 사용해 형성될 수 있다. 그런 다음, 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 UBM(156)에 대응한다. 패터닝은 시드층을 노출시키도록 포토 레지스트를 관통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트와 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거된다. 포토 레지스트는 허용가능한 애싱 또는, 예컨대, 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 시드층의 노출된 부분은, 예컨대, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용해서 제거된다. 시드층의 잔여 부분과 전도성 물질은 UBM(156)을 형성한다. UBM(156)이 상이하게 형성되는 실시예에서, 더 많은 포드 레지스트 및 패너닝 단계들이 활용될 수 있다.
전면 재배선 구조물(132)이 예시로서 도시된다. 더 많거나 더 적은 유전체층과 금속화 패턴이 전면 재배선 구조물(132) 내에 형성될 수 있다. 더 적은 유전체층과 금속화 패턴이 형성되면, 위에서 논의된 단계 및 프로세스가 생략될 수 있다. 더 많은 유전체층과 금속화 패턴이 형성되면, 위에서 논의된 단계 및 프로세스가 반복될 수 있다. 당업자는 어느 단계 및 프로세스가 생략되거나 반복될지를 쉽게 이해할 것이다.
도 15에서, 전도성 커넥터(158)가 UBM(156) 상에 형성된다. 전도성 커텍터(158)는 BGA 커넥터, 솔더 볼, 금속 필러(pillar), 제어형 붕괴 칩 접속(controlled collapse chip connection; C4) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술에 의해 형성된 범프 등일 수 있다. 전도성 커넥터(158)는 예를 들면, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들 물질의 조합과 같은, 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(158)는 증발, 전기 도금, 프린팅, 솔더 전사(transfer), 볼 배치(ball placement) 등과 같은 일반적으로 사용되는 방법을 통해 솔더층을 초기에 형성함으로써 형성된다. 일단 솔더층이 이 구조물 상에 형성되었으면, 물질을 원하는 범프 형상 내로 성형하도록 리플로우(reflow)가 수행될 수 있다. 또 다른 실시예에서, 전도성 커넥터(158)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예를 들면, 구리 필라)이다. 금속 필라는 솔더가 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층(미도시됨)은 금속 필아의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들 물질의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 16에서, 캐리어 기판 디본딩(de-bonding)이, 후면 재배선 구조물, 예를 들면, 유전층(104)으로부터 캐리어 기판(100)을 분리(디본딩)시키도록 수행된다. 이에 따라, 제1 패키지(200)가 제1 패키지 영역(600)과 제2 패키지 영역(602) 각각 내에 형성된다. 일부 실시예에 따라, 릴리스층(102)이 광의 열 하에서 분해되고 캐리어 기판(100)이 제거될 수 있도록, 디본딩은 릴리스층(102) 상에 예를 들면, 레이저 광 또는 UV 광과 같은, 광을 투사하는 것을 포함한다. 그런 다음, 구조물이 뒤집혀지거나 테이프(160) 상에 배치된다. 또한, 금속화 패턴(106)의 부분을 노출시키도록 개구(162)가 유전층(104)을 관통해 형성된다. 개구(162)는 예를 들면, 레이저 드릴링, 에칭 등을 사용해 형성될 수 있다.
도 17 내지 20은 일부 실시예들에 따라 패키지 구조물(500)을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도를 예증한다. 패키지 구조물(500)은 패키지-온-패키지(package-on-package; PoP) 구조물이라고 지칭될 수 있다.
도 17에서, 제2 패키지(300)는 제1 패키지(200)에 부착된다. 제2 패키지(300)는 기판(302)과, 기판(302)에 결합된 하나 이상의 적층된 다이(308)((308A 및 308B)를 포함한다. 비록 다이들(308)(308A 및 308B)의 단일 적층이 예증되지만, 다른 실시예에서, 복수의 적층된 다이들(308)(각각은 하나 이상의 적층된 다이들을 가짐)이 기판(302)의 동일 표면에 나란히 배치될 수 있다. 기판(302)은 실리콘 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 일부 실시예에서, 실리콘, 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이 물질들의 조합 등과 같은 복합 물질들이 또한 사용될 수 있다. 또한, 기판(302)은 실리콘-온-인슐레이터(semiconductor-on-insulator; SOI) 기판일 수 있다. 일반적으로, SOI 기판은 예컨대, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI) 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 하나의 대안적인 실시예에서, 기판(302)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 물질은 예를 들면, FR4와 같은 유리섬유 수지이다. 코어 물질을 위한 대체재는 BT(bismaleimide-triazine) 수지, 또는 대안적으로 다른 인쇄 회로 기판(printed circuit board; PCB) 물질 또는 막을 포함한다. 예를 들면, ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드 업(build up) 막이 기판(302)을 위해 사용될 수 있다.
기판(302)은 능동 디바이스와 수동 디바이스를 포함할 수 있다(도시되지 않음). 당업자는, 트랜지스터, 캐패시터, 저항기, 이들의 조합들 등과 같은 매우 다양한 디바이스들이 제2 패키지(300)를 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 사용될 수 있다는 것을 인식할 것이다. 디바이스는 임의의 적절한 방법을 사용해 형성될 수 있다.
기판(302)은 금속화층(미도시됨) 및 관통 비아(306)를 또한 포함할 수 있다. 금속화층은 능동 디바이스와 수동 디바이스 위에 형성될 수 있고, 기능적 회로를 형성하기 위해 다양한 디바이스들을 접속시키기 위해 설계된다. 금속화층은 전도성 물질의 층들을 상호접속하는 비아와 함께 유전체(예컨대, 로우-k 유전체 물질)와 전도성 물질(예컨대, 구리)의 교번층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판(302)은 실질적으로 능동 디바이스와 수동 디바이스를 포함하지 않는다.
기판(302)은 적층된 다이(308)에 결합하도록 기판(202)의 제1 측부 상의 본드 패드(303)와, 전도성 커넥터(314)에 결합시키도록 기판(302)의 제2 측부 - 제2 측부는 기판(302)의 제1 측부에 대향함 - 상에 본드 패드(304)를 구비할 수 있다. 일부 실시예에서, 본드 패드(303 및 304)는 리세스(미도시됨)를 기판(302)의 제1 측부 및 제2 측부 상의 유전층(미도시됨) 안으로 형성함으로써 형성된다. 리세스는 본드 패드(303 및 304)가 유전층안으로 임베드(embed)되게 하도록 형성될 수 있다. 다른 실시예에서, 본드 패드(303 및 304)가 유전층 상에 형성될 수 있으므로 리세스가 생략된다. 일부 실시예에서, 본드 패드(303 및 304)는 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이 물질들의 조합으로 이루어진 얇은 씨드층(미도시됨)을 포함한다. 본드 패드(303 및 304)의 전도성 물질은 얇은 씨드층 위에 퇴적될 수 있다. 전도성 물질은 전기 화학 도금 프로세스, CVD, ALD, PVD 등 또는 이것들의 조합에 의해 형성될 수 있다. 실시예에서, 본드 패드(303 및 304)의 전도성 물질은 구리, 텅스턴, 알루미늄, 은, 금 등 또는 이 물질들의 조합이다.
실시예에서, 본드 패드들(303 및 304)은, 예컨대, 티타늄층, 구리층 및 니켈층과 같은 전도성 물질의 3개의 층들을 포함하는 UBM이다. 예를 들면, 본드 패드(304)는 구리로부터 형성될 수 있고, 티타늄층 상에 형성될 수 있으며(미도시됨), 니켈 피니쉬(finish, 305)를 가질 수 있다. 니켈 피니쉬(305)는 디바이스 패키지(300)의 유통 기한을 향상시킬 수 있는데, 이는 디바이스 패키지(300)가 예를 들면, DRAM 모듈과 같은 메모리 디바이스일 때 특히 이로울 수 있다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본드 패드(303 및 304)의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티나튬-텅스텐/구리의 배열 또는 구리/니켈/금의 배열과 같은 물질 및 층의 많은 적합한 배열이 있다는 것을 인식할 것이다. 본드 패드(303 및 304)에 대하여 사용될 수 있는 임의의 적합한 물질 또는 물질층은 본 출원의 범위 내에서 포함되는 것으로 전적으로 의도된다. 일부 실시예에서, 관통 비아(306)는 기판(302)을 관통해 연장되고, 적어도 하나의 본드 패드(303)를 적어도 하나의 본드 패드(304)에 결합시킨다.
예증된 실시예에서, 비록 예컨대, 전도성 범프와 같은 다른 접속부들이 사용될 수 있지만, 적층된 다이(308)는 와이어 본드(310)에 의해 기판(302)에 결합된다. 일 실시예에서, 적층된 다이(308)는 적층된 메모리 다이이다. 예를 들면, 적층된 다이(308)는 예컨대, LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈과 같은 저전력(low-power; LP) 더블 데이터 레이트(double data rate; DDR) 메모리 모듈일 수 있다. 위에서 지적된 바와 같이, 이러한 실시예에서, 본드 패드(304)는 니켈 피니쉬(305)를 가질 수 있다.
적층된 다이(308)와 와이어 본드(310)는 몰딩 물질(312)에 의해 캡슐화될 수 있다. 몰딩 물질(312)은 예를 들면, 압축 몰딩을 사용해 적층된 다이(308)와 와이어 본드(310) 상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 물질(312)은 몰딩 화합물, 중합체, 에폭시, 실리콘 산화물 필러 물질 등, 또는 이들 물질들의 조합이다. 경화 프로세스는 몰딩 물질(312)을 경화시키도록 수행될 수 있으며, 경화 프로세스는 열 경화, UV 경화 등 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층된 다이(308)와 와이어 본드(310)는 몰딩 물질(312) 내에 매립되고, 몰딩 물질(312)의 경화 후에, 연마와 같은 평탄화 단계가 수행되어 몰딩 물질(312)의 과잉 부분을 제거시키고 제2 패키지(300)를 위해 실질적으로 평면인 표면을 제공한다.
제2 패키지(300)가 형성된 후에, 제2 패키지(300)는 전도성 커넥터(314), 본드 패드(304), 및 금속화 패턴(106)을 경유해 제1 패키지(200)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시예에서, 적층된 다이(308)는 와이어 본드(310), 본드 패드(303 및 304), 관통 비아(306), 전도성 커넥터(314), 및 관통 비아(112)를 통해 집적 회로 다이(114)에 결합될 수 있다. 도 18a 내지 18c는 전도성 커넥터(314)를 사용해 제1 패키지(200)와 제2 패키지(300)를 본딩하기 위한 프로세스 동안의 영역(650)의 더 많은 세부 사항을 예증하는 단면도이다.
도 18a에서, 리플로우 가능층(402)은 개구(162) 내의 노출된 금속화 패턴(106) 각각 상에 형성된다. 리플로우 가능층(402)은 솔더층(때때로 사전-솔더층(pre-solder layer)이라고 알려짐), 솔더 페이스트 등일 수 있다. 실시예에서, 비록 예를 들면, 전기 도금 또는 무전해 도금과 같은, 다른 프로세스가 활용될 수 있지만, 리플로우 가능층(402)은 예를 들면, SnCu, SnAgCu 등 또는 이들 물질의 조합과 같은, Cu-함유 사전-솔더 물질이며, 노출된 금속화 패턴(106) 상으로 프린팅될 수 있다. 리플로우 가능층(402)의 Cu 농도는 약 5% 내지 약 10%일 수 있다. 일부 실시예에서, 리플로우 가능층(402)은 개구(162)를 완전히 충전하거나 과충전하며, 다른 실시예에서, 리플로우 가능층(402)은 개구(162)를 단지 부분적으로만 충전한다. 개구(162)는 약 230 μm 내지 약 260 μm의 예를 들면, 약 250 μm의 폭 W1로 형성된다. 따라서, 각 개구(162) 내의 리플로우 가능층(402)의 부분은 또한 폭 W1를 가진다.
도 18b에서, 리플로우 가능 커넥터(404)는 후면 재배선 구조물(110)의 후면 위에, 리플로우 가능층(402) 상에 형성된다. 리플로우 가능 커넥터(404)는 전도성 커넥터(158)와 유사할 수 있다. 예를 들면, 리플로우 가능 커넥터(404)는 증발, 전기 도금, 프린팅, 솔더 전사(transfer), 볼 배치(ball placement) 등과 같은 그러한 일반적으로 사용되는 방법을 통해 솔더층을 초기에 형성함으로써 형성된다. 일단 솔더층이 이 구조물 상에 형성되었으면, 물질을 요구되는 범프 형상 내로 성형하도록 리플로우가 수행될 수 있다. 리플로우 가능 커넥터(404)는 실질적으로 어떠한 Cu도 함유하지 않거나 매우 적은 Cu를 함유한다. 특히, 리플로우 가능층(402)의 Cu 농도는 리플로우 가능 커넥터(404)의 Cu 농도보다 크다. 형성 후에, 리플로우 가능 커넥터(404)는 약 250 μm 내지 약 320 μm, 예를 들면 약 300 μm의 폭 W2를 가진다.
일부 실시예에서, 형성 후에, 리플로우 가능 커넥터(404)는 예컨대, 무세척 플럭스와 같은 플럭스(미도시됨)로 코팅된다. 리플로우 가능 커넥터(404)는 플럭스 내에 담거질 수 있거나 플럭스는 리플로우 가능 커넥터(404) 상으로 분사될 수 있다. 또 다른 실시예에서, 플럭스는 금속화 패턴(106)의 표면에 도포될 수 있다.
도 18c에서, 리플로우 프로세스는 예를 들면, 솔더 본딩에 의해 제2 패키지(300)를 제1 패키지(200)에 본딩하도록 수행된다. 이 리플로우 프로세스 동안에, 리플로우 가능층(402)과 리플로우 가능 커넥터(404)는 전도성 커넥터(314)를 형성하도록 리플로우된다. 리플로우 프로세스 후에, 리플로우 가능층(402)과 리플로우 가능 커넥터(404)는 섞일 수 있고, 분리된 구조물들로서 구별되게 보이지 않을 수 있다. 이 리플로우 프로세스 동안에, 전도성 커넥터(314)는, 제2 패키지(300)를 물리적으로 그리고 전기적으로 제1 패키지(200)에 결합시키도록 본드 패드(304) 및 금속화 패턴(106)에 접촉한다. 전도성 커넥터(314)는 개구(162) 내의 적층된 다이(308)로서 기판(302)의 대향 측부 상에 배치될 수 있다. 본딩 프로세스 후에, 금속간 화합물(intermetallic compound; IMC)(미도시됨)은 전도성 커넥터(314)와 본드 패드(304) 사이의 계면에서 형성될 수 있다. IMC(164)는 또한 금속화 패턴(106)과 전도성 커넥터(314)의 계면에서 형성된다. 형성 후에, 각각의 IMC(164)는 약 245 μm 내지 약 275 μm, 예를 들면 약 255 μm의 폭 W3을 가진다. IMC(164)의 폭 W3은 전도성 커넥터(314)의 폭 W2보다 작고, 개구(162)의 폭 W1보다 클 수 있다.
니켈 피니쉬(305)는 본드 패드(304) 상에 형성되는 실시예에서, 리플로우 프로세스는 더 많은 구리가 IMC(164)의 형성 동안에 금속화 패턴(106)으로부터 소모되는 것을 초래한다. 또한, 니켈 피니쉬(305)가 차단층으로서 작용하기 때문에 실질적으로 어떠한 Cu도 본도 패드(304)로부터 소모되지 않는다. 따라서, 픽의 법칙(Fick's law)에 따라, 전도성 커넥터(314)는, 니켈 피니쉬(305)가 형성되는 실시예에서 Cu의 단계적 농도를 가진다. 특히, Cu의 농도는 금속화 패턴(106)으로부터 니켈 피니쉬(305)로 연장되는 방향으로 전도성 커넥터(314)를 거쳐 감소할 수 있다.
IMC(164)는 두께 T1로 형성되고, 후면 재배선 구조물(110)의 금속화 패턴(106)은 두께 T2로 형성된다. 위에서 지적된 바와 같이, 개구(162)는 폭 W1로 형성되고, 리플로우 가능 커넥터(404)는 폭 W2으로 형성된다. 개구(162)와 리플로우 가능 커넥터(404)를 형성하는 프로세스 조건은, 폭 W2 대 폭 W1의 비가 특정 범위 내에 있도록 제어된다. 폭 W2 대 폭 W1의 비를 제어하는 것은 IMC(164)의 두께 T1이 제어되는 것을 허용한다. 특히, 폭 W2 대 폭 W1의 비는, 두께 T1이 두께 T3의 차이만큼 두께 T2보다 작게 되도록 제어된다. 실시예에서, 금속화 패턴(106)의 두께 T2는 약 6 μm 내지 약 10 μm, 예를 들면, 약 7 μm일 수 있다. 이러한 실시예에서, 폭 W2 대 폭 W1의 비를 약 1.53 보다 작게 제약하는 것은, IMC(164)의 두께 T1이 금속화 패턴(106)의 두께 T2보다 작게 되는 것을 허용한다. 예를 들면, IMC(164)의 두께 T1은 예를 들면, 3 μm 내지 약 6 μm와 같이, 약 6.5 μm보다 작을 수 있으며, 두께 T3의 차이는 예를 들면, 약 1 μm 내지 약 2.5 μm와 같이, 약 0.5 μm보다 클 수 있다.
전도성 커넥터(314)가 형성된 후에, 제1 패키지(200)와 제2 패키지(300)는 패키지의 신뢰도를 결정하기 위해 검사될 수 있다. 검사 프로세스는 패키지를 고수준의 열에 쬘(subject) 수 있다. IMC(164)가 금속화 패턴(106)을 통해 완전히 형성되면, 시드층(113)의 적층 박리가 고온 검사 동안에 발생할 수 있다. 따라서, 비록 신뢰성 있는 접속이 리플로우 동안 형성되었지만. 접속은 후속적으로 검사 동안 실패할 수 있다.
리플로우 가능층(402)의 Cu 농도가 리플로우 가능 커넥터(404)보다 크고, 리플로우 가능층(402)이 약 5% 내지 약 10%의 Cu 농도로 형성되기 때문에, 그 결과의 전도성 커넥터(314)는 중량으로 약 0.55 % 내지 중량으로 약 0.7 %, 예를 들면 중량으로 약 0.5%보다 큰 Cu 농도를 가질 수 있다. 이러한 농도는 IMC(164)가 형성되는 것을 허용하지만, 리플로우 동안 금속화 패턴(106)으로부터 소모되는 Cu의 양을 감소시킨다. 금속화 패턴(106)으로부터 소모되는 Cu의 양을 감소시키는 것은, 일부의 순수 Cu가 금속화 패턴(106)의 부분 내에 남는 것을 허용할 수 있어서, 검사 동안 시드층(113)의 적층 박리를 회피한다.
금속화 패턴(106)의 두께 T2보다 작은 두께 T1을 갖도록 IMC(164)를 형성함으로써, 일부 구리가 리플로우 프로세스 후에 IMC(164)와 시드층(113) 사이에 배치된 채로 남아 있다. 시드층(113)과 금속화 패턴(106) 사이의 접착은 시드층(113)과 IMC(164) 사이의 접착보다 더 강할 수 있다. 따라서, 시드층(113)까지 계속 연장되지 않도록 IMC(164)를 형성함으로써, 시드층(113)의 적층 박리가 검사 동안에 회피되거나 감소될 수 있다.
일부 실시예에서, 솔더 레지스트(미도시됨)는 적층된 다이(308)에 대향되는 기판(302)의 측부 상에 형성된다. 전도성 커넥터(314)는 기판(302) 내 전도성 피처(예컨대, 본드 패드(304))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트 내의 개구 내에 배치될 수 있다. 솔더 레지시트는 기판(302)의 영역을 외부 손상으로부터 보호하기 위해 사용될 수 있다.
일부 실시예에서, 전도성 커넥터(314)는, 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부를 가지고 그 자신이 리플로우되기 전에 그 자신 상에 형성된 에폭시 플럭스(미도시됨)를 가진다.
일부 실시예에서, 언더필(미도시됨)은 제1 패키지(200)와 제2 패키지(300) 사이에 그리고 전도성 커넥터(314) 주위에 형성된다. 언더필은 응력을 감소시키고, 전도성 커넥터(314)를 리플로우하는 것으로부터 초래되는 조인트(joint)를 보호할 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 플로우 프로세스(capillary flow process)에 의해 형성될 수 있거나, 제1 패키지(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시예에서, 에폭시 플럭스가 언더필로서 작용할 수 있다.
도 19에서, 싱귤레이션 프로세스(316)는 예를 들면, 제1 패키지 영역(600)과 제2 패키지 영역(602) 사이에서, 스크라이브 라인 영역을 따라 쏘잉함으로써 수행된다. 쏘잉은 제1 패키지 영역(600)을 제2 패키지 영역(602)으로부터 싱귤레이팅한다. 산출되는 싱귤레이팅된 제1 및 제2 패키지(200와 300)는 제1 패키지 영역(600) 또는 제2 패키지 영역(602) 중 하나로부터 유래한다. 일부 실시예에서, 싱귤레이션 프로세스(316)는 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 수행된다. 다른 실시예에서(미도시됨), 싱귤레이션 프로세스(306)는 제2 패키지(300)가 제1 패키지(200)에 부착되기 전에, 예를 들면, 캐리어 기판(100)이 디본딩되고 개구(162)가 형성된 후에 수행된다.
도 20에서, 제1 패키지(200)는 전도성 커넥터(158)를 사용해 패키지 기판(400)에 실장된다. 패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이 물질들의 조합 등과 같은 복합 물질들이 또한 사용될 수 있다. 또한, 패키지 기판(400)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 예컨대, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 하나의 대안적인 실시예에서, 패키지 기판(400)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 물질은 예를 들면, FR4와 같은 유리섬유 수지이다. 코어 물질을 위한 대체재는 BT(bismaleimide-triazine) 수지, 또는 대안적으로 다른 PCB 물질 또는 막을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드 업(build up) 막이 패키지 기판(400)을 위해 사용될 수 있다.
패키지 기판(400)은 능동 디바이스와 수동 디바이스(미도시됨)를 포함할 수 있다. 당업자가 인정하는 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합들 등과 같은 매우 다양한 디바이스들이 패키지 구조물(500)을 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용해 형성될 수 있다.
패키지 기판(400)은 금속화층과 비아(미도시됨)와, 금속화층 및 비아 위의 본드 패드(402)를 또한 포함할 수 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고, 기능적 회로를 형성하기 위해 다양한 디바이스들을 접속시키기 위해 설계된다. 금속화층은 전도성 물질의 층들을 상호접속하는 비아와 함께 유전체(예컨대, 로우-k 유전체 물질)와 전도성 물질(예컨대, 구리)의 교번층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 패키지 기판(400)은 실질적으로 능동 및 수동 디바이스들을 포함하지 않는다.
일부 실시예에서, 전도성 커넥터(158)는 제1 패키지(200)를 본드 패드(402)에 부착시키기 위해 리플로우된다. 전도성 커넥터(158)는, 패키지 기판(400) 내의 금속화층을 포함해서, 패키지 기판(400)을 제1 패키지(200)에 전기적으로 그리고/또는 물리적으로 결합시킨다. 일부 실시예에서, 수동 디바이스(예를 들면, 표면 실장 디바이스(surface mount devices; SMD), 예증되지 않음)는 패키지 기판(400) 상에 실장되기 전에 제1 패키지(200)(예를 들면, 본드 패드(402)에 본딩됨)에 부착될 수 있다. 이러한 실시예에서, 수동 디바이스는 제1 패키지(200)의, 전도성 커넥터(158)와 동일한 표면에 본딩될 수 있다.
전도성 커넥터(158)는, 제1 패키지(200)가 기판(400)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부를 가지고 그 자신이 리플로우되기 전에 그 자신 상에 형성된 에폭시 플럭스(미도시됨)를 가질 수 있다. 이 남아있는 에폭시 부분은 응력을 감소시키기 위한 언더필로서 작용하고, 전도성 커넥터(158)를 리플로우하는 것으로부터 초래되는 조인트(joint)를 보호할 수 있다. 일부 실시예에서, 언더필(미도시됨)은 제1 패키지(200)와 패키지 기판(400) 사이에 그리고 전도성 커넥터(158) 주위에 형성될 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있거나, 제1 패키지(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
실시예는 이점을 달성할 수 있다. 폭 W2 대 폭 W1의 비를 1.53보다 작게 제어하는 것은 IMC(164)의 두께가 제어되는 것을 허용할 수 있다. 특히, 금속화 패턴(106)의 두께보다 작은 두께를 갖도록 IMC(164)를 형성함으로써, 일부 Cu가 전도성 커넥터(314)와 시드층(113) 사이의 금속화 패턴(106) 내에 남을 수 있다. 그러므로, 검사 동안에 시드층(113)의 적층 박리가 감소되거나 회피될 수 있다.
실시예에서, 디바이스는, 제1 유전체층 상의 금속화 패턴과 상기 금속화 패턴 상의 제2 유전체층을 포함하는 후면 재배선 구조물; 금속화 패턴에 접촉하도록 제1 유전체층을 관통해 연장되는 관통 비아; 제1 유전체층 상의 관통 비아에 인접한 집적 회로 다이; 제1 유전체층 상의 몰딩 화합물 - 몰딩 화합물은 관통 비아와 집적 회로 다이를 캡슐화함 -; 금속화 패턴에 접촉하도록 제2 유전체층을 관통해 연장되는 전도성 커넥터 - 전도성 커넥터는 관통 비아에 전기적으로 접속됨 -; 및 전도성 커넥터와 금속화 패턴의 계면에 있는 금속간 화합물을 포함하며, 금속간 화합물은 금속화 패턴 내로 단지 부분적으로만 연장된다.
일부 실시예에서, 금속화 패턴은 약 6 μm 내지 약 10 μm의 두께를 가진다. 일부 실시예에서, 금속간 화합물은 약 6.5 μm보다 작은 거리만큼 금속화 패턴 내로 연장된다. 일부 실시예에서, 전도성 커넥터와 관통 비아 사이의 금속화 패턴의 부분은 약 0.5 μm보다 큰 두께를 가진다. 일부 실시예에서, 제2 유전체층을 관통해 연장되는 전도성 커넥터의 제1 부분은 제1 폭을 가지고, 제2 유전체층 외부의 전도성 커넥터의 제2 부분은 제2 폭을 가지며, 제2 폭 대 제1 폭의 비는 1.53보다 작다. 일부 실시예에서, 제2 유전체층을 관통해 연장되는 전도성 커넥터의 제1 부분은 제1 폭을 가지고, 금속간 화합물은 제2 폭을 가지며, 제2 폭은 제1 폭보다 크다. 일부 실시예에서, 금속화 패턴은 제3 폭을 가지고, 제2 폭은 상기 제3 폭보다 작다.
실시예에서, 방법은, 제1 유전체층과 제2 유전체층 사이에 금속화 패턴을 형성하는 단계; 제1 유전체층을 관통해 제1 개구 - 제1 개구는 금속화 패턴의 제1 측부를 노출시킴 - 를 패터닝하는 단계; 제1 개구 내에 시드층을 퇴적시키는 단계; 제2 유전체층을 관통해 제2 개구 - 제2 개구는 금속화 패턴의 제2 측부를 노출시킴 - 를 패터닝하는 단계; 금속화 패턴의 제2 측부 상의 제2 개구 내에 전도성 커넥터를 배치시키는 단계; 및 전도성 커넥터를 리플로우시켜, 전도성 커넥터와 상기 금속화 패턴의 계면에 금속간 화합물을 형성하는 단계 - 상기 금속화 패턴은 상기 금속간 화합물을 상기 시드층으로부터 분리시킴 - 을 포함한다.
일부 실시예에서, 방법은 집적 회로 다이를 제1 유전체층에 부착시키는 단계를 더 포함한다. 일부 실시예에서, 방법은, 집적 회로 다이를 캡슐화하는 몰딩 화합물을 형성하는 단계; 및 시드층 상에 전도성 물질을 도금하는 단계를 더 포함하고, 전도성 물질은 몰딩 화합물을 관통해 그리고 적어도 부분적으로 제1 유전체층 내로 연장된다. 일부 실시예에서, 전도성 커넥터를 리플로우하는 단계는 전도성 커넥터를 사용해 제1 기판을 금속화 패턴의 제2 측부에 본딩한다. 일부 실시예에서, 리플로우하는 단계 후에, 전도성 커넥터는 솔더와 구리를 포함한다. 일부 실시예에서, 전도성 커넥터는 구리의 단계적 농도를 가지고, 구리의 단계적 농도는 금속화 패턴으로부터 멀어지게 연장되는 방향으로 감소된다. 일부 실시예에서, 제2 유전체층을 관통해 연장되는 전도성 커넥터의 제1 부분은 제1 폭을 가지고, 제2 유전체층 외부의 전도성 커넥터의 제2 부분은 제2 폭을 가지며, 제2 폭 대 상기 제1 폭의 비는 1.53보다 작다.
실시예에 있어서, 방법은, 금속화 패턴을 제1 유전체층 상에 형성하는 단계; 금속화 패턴과 제1 유전체층 상에 제2 유전체층을 퇴적시키는 단계; 금속화 패턴의 제1 측부에 접촉하도록 제2 전체층을 관통해 연장되는 관통 비아를 형성하는 단계; 금속화 패턴의 제2 측부를 노출시키는 제1 개구를 제1 유전체층 내에 에칭하는 단계; 제1 리플로우 가능 물질을 제1 개구 내에 프린팅하는 단계 - 제1 리플로우 가능 물질과 제2 리플로우 가능 물질은 상이한 농도들의 전도성 물질을 포함함 -; 및 제1 리플로우 가능 물질과 제2 리플로우 가능 물질을 리플로우시켜, 제1 유전체층을 관통해 연장되는 전도성 커넥터와, 금속화 패턴과 전도성 커넥터의 계면에 금속간 화합물을 형성하는 단계를 포함한다.
일부 실시예에서, 비아를 형성하는 단계는, 금속화 패턴의 제1 측부를 노출시키는 제2 개구를 제2 유전체층 내에 에칭하는 단계; 시드층을 제2 개구 내에 퇴적시키는 단계; 및 전도성 물질을 시드층 상에 도금하는 단계를 포함하고, 전도성 물질과 시드층은 비아를 형성한다. 일부 실시예에서, 방법은, 집적 회로 다이 - 집적 회로 다이는 비아에 인접함 - 를 상기 제2 유전체층에 부착시키는 단계; 및 비아와 집적 회로 다이를 몰딩 화합물을 사용해 캡슐화하는 단계를 더 포함한다. 일부 실시예에서, 방법은, 전도성 커넥터를 사용해 기판을 금속화 패턴에 부착시키는 단계를 더 포함한다. 일부 실시예에서, 금속화 패턴은 약 6 μm 내지 약 10 μm의 두께를 가진다. 일부 실시예에서, 제1 개구는 제1 폭을 가지고, 전도성 커넥터는 제2 폭을 가지며, 제2 폭 대 제1 폭의 비는 1.53보다 작다.
위에서는 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며 그리고 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
제1 유전체층 상의 금속화 패턴과 상기 금속화 패턴 상의 제2 유전체층을 포함하는 후면 재배선 구조물;
상기 금속화 패턴에 접촉하도록 상기 제1 유전체층을 관통해 연장되는 관통 비아;
상기 제1 유전체층 상의 상기 관통 비아에 인접한 집적 회로 다이;
상기 제1 유전체층 상의 몰딩 화합물 - 상기 몰딩 화합물은 상기 관통 비아와 상기 집적 회로 다이를 캡슐화함 -;
상기 금속화 패턴에 접촉하도록 상기 제2 유전체층을 관통해 연장되는 전도성 커넥터 - 상기 전도성 커넥터는 상기 관통 비아에 전기적으로 접속됨 -; 및
상기 전도성 커넥터와 상기 금속화 패턴의 계면에 있는 금속간 화합물
을 포함하고,
상기 금속간 화합물은 상기 금속화 패턴 내로 단지 부분적으로만 연장되는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 금속화 패턴은 약 6 μm 내지 약 10 μm의 두께를 갖는 것인, 디바이스.
실시예 3. 실시예 2에 있어서,
상기 금속간 화합물은 약 6.5 μm보다 작은 거리만큼 상기 금속화 패턴 내로 연장되는 것인, 디바이스.
실시예 4. 실시예 2에 있어서,
상기 전도성 커넥터와 상기 관통 비아 사이의 상기 금속화 패턴의 부분은 약 0.5 μm보다 큰 두께를 갖는 것인, 디바이스.
실시예 5. 실시예 2에 있어서,
상기 제2 유전체층을 관통해 연장되는 상기 전도성 커넥터의 제1 부분은 제1 폭을 가지고, 상기 제2 유전체층 외부의 상기 전도성 커넥터의 제2 부분은 제2 폭을 가지며, 상기 제2 폭 대 상기 제1 폭의 비는 1.53보다 작은 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제2 유전체층을 관통해 연장되는 상기 전도성 커넥터의 제1 부분은 제1 폭을 가지고, 상기 금속간 화합물은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 큰 것인, 디바이스.
실시예 7. 실시예 6에 있어서,
상기 금속화 패턴은 제3 폭을 가지고, 상기 제2 폭은 상기 제3 폭보다 작은 것인, 디바이스.
실시예 8. 방법에 있어서,
제1 유전체층과 제2 유전체층 사이에 금속화 패턴을 형성하는 단계;
상기 제1 유전체층을 관통해 제1 개구 - 상기 제1 개구는 상기 금속화 패턴의 제1 측부를 노출시킴 - 를 패터닝하는 단계;
상기 제1 개구 내에 시드층을 퇴적시키는 단계;
상기 제2 유전체층을 관통해 제2 개구 - 상기 제2 개구는 상기 금속화 패턴의 제2 측부를 노출시킴 - 를 패터닝하는 단계;
상기 금속화 패턴의 상기 제2 측부 상의 상기 제2 개구 내에 전도성 커넥터를 배치시키는 단계; 및
상기 전도성 커넥터를 리플로우(reflow)시켜, 상기 전도성 커넥터와 상기 금속화 패턴의 계면에 금속간 화합물을 형성하는 단계 - 상기 금속화 패턴은 상기 금속간 화합물을 상기 시드층으로부터 분리시킴 -
을 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
집적 회로 다이를 상기 제1 유전체층에 부착시키는 단계를 더 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 집적 회로 다이를 캡슐화하는 몰딩 화합물을 형성하는 단계; 및
상기 시드층 상에 전도성 물질을 도금하는 단계
를 더 포함하고,
상기 전도성 물질은 상기 몰딩 화합물을 관통해 그리고 상기 제1 유전체층 내로 적어도 부분적으로 연장되는 것인, 방법.
실시예 11. 실시예 8에 있어서,
상기 전도성 커넥터를 리플로우시키는 단계는 상기 전도성 커넥터를 사용해 상기 제1 기판을 상기 금속화 패턴의 상기 제2 측부에 본딩하는 것인, 방법.
실시예 12. 실시예 8에 있어서,
상기 리플로우시키는 단계 후에, 상기 전도성 커넥터는 솔더와 구리를 포함하는 것인, 방법.
실시예 13. 실시예 12에 있어서,
상기 전도성 커넥터는 상기 구리의 단계적 농도(graded concentration)를 가지며, 상기 구리의 단계적 농도는 상기 금속화 패턴으로부터 멀어지게 연장되는 방향으로 감소하는 것인, 방법.
실시예 14. 실시예 12에 있어서,
상기 제2 유전체층을 관통해 연장되는 상기 전도성 커넥터의 제1 부분은 제1 폭을 가지고, 상기 제2 유전체층 외부의 상기 전도성 커넥터의 제2 부분은 제2 폭을 가지며, 상기 제2 폭 대 상기 제1 폭의 비는 1.53보다 작은 것인, 방법.
실시예 15. 방법에 있어서,
금속화 패턴을 제1 유전체층 상에 형성하는 단계;
상기 금속화 패턴과 상기 제1 유전체층 상에 제2 유전체층을 퇴적시키는 단계;
상기 금속화 패턴의 제1 측부에 접촉하도록 상기 제2 유전체층을 관통해 연장되는 관통 비아를 형성하는 단계;
상기 금속화 패턴의 제2 측부를 노출시키는 제1 개구를 상기 제1 유전체층 내에 에칭하는 단계;
제1 리플로우 가능(reflowable) 물질을 상기 제1 개구 내에 프린팅하는 단계;
상기 제1 리플로우 가능 물질 상에 제2 리플로우 가능 물질을 형성하는 단계 - 상기 제1 리플로우 가능 물질과 상기 제2 리플로우 가능 물질은 상이한 농도들의 전도성 물질을 포함함 -; 및
상기 제1 리플로우 가능 물질과 상기 제2 리플로우 가능 물질을 리플로우시켜, 상기 제1 유전체층을 관통해 연장되는 전도성 커넥터와, 상기 금속화 패턴과 상기 전도성 커넥터의 계면에 금속간 화합물을 형성하는 단계
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 비아를 형성하는 단계는,
상기 금속화 패턴의 제1 측부를 노출시키는 제2 개구를 상기 제2 유전체층 내에 에칭하는 단계;
시드층을 상기 제2 개구 내에 퇴적시키는 단계; 및
전도성 물질을 상기 시드층 상에 도금하는 단계
를 포함하고,
상기 전도성 물질과 상기 시드층은 상기 비아를 형성하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
집적 회로 다이 - 상기 집적 회로 다이는 상기 비아에 인접함 - 를 상기 제2 유전체층에 부착시키는 단계; 및
상기 비아와 상기 집적 회로 다이를 몰딩 화합물을 사용해 캡슐화하는 단계
를 더 포함하는, 방법.
실시예 18. 실시예 15에 있어서,
상기 전도성 커넥터를 사용해 기판을 상기 금속화 패턴에 부착시키는 단계를 더 포함하는, 방법.
실시예 19. 실시예 15에 있어서,
상기 금속화 패턴은 약 6 μm 내지 약 10 μm의 두께를 갖는 것인, 방법.
실시예 20. 실시예 19에 있어서,
상기 제1 개구는 제1 폭을 가지고, 상기 전도성 커넥터는 제2 폭을 가지며, 상기 제2 폭 대 상기 제1 폭의 비는 1.53보다 작은 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 유전체층 상의 금속화 패턴과 상기 금속화 패턴 상의 제2 유전체층을 포함하는 후면 재배선 구조물;
    상기 금속화 패턴에 접촉하도록 상기 제1 유전체층을 관통해 연장되는 관통 비아;
    상기 제1 유전체층 상의 상기 관통 비아에 인접한 집적 회로 다이;
    상기 제1 유전체층 상의 몰딩 화합물 - 상기 몰딩 화합물은 상기 관통 비아와 상기 집적 회로 다이를 캡슐화함 -;
    상기 금속화 패턴에 접촉하도록 상기 제2 유전체층을 관통해 연장되는 전도성 커넥터 - 상기 전도성 커넥터는 상기 관통 비아에 전기적으로 접속됨 -; 및
    상기 전도성 커넥터와 상기 금속화 패턴의 계면에 있는 금속간 화합물
    을 포함하고,
    상기 금속간 화합물은 상기 금속화 패턴 내로 단지 부분적으로만 연장되는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 금속화 패턴은 6 μm 내지 10 μm의 두께를 갖는 것인, 디바이스.
  3. 제2항에 있어서,
    상기 금속간 화합물은 6.5 μm보다 작은 거리만큼 상기 금속화 패턴 내로 연장되는 것인, 디바이스.
  4. 제2항에 있어서,
    상기 전도성 커넥터와 상기 관통 비아 사이의 상기 금속화 패턴의 부분은 0.5 μm보다 큰 두께를 갖는 것인, 디바이스.
  5. 제2항에 있어서,
    상기 제2 유전체층을 관통해 연장되는 상기 전도성 커넥터의 제1 부분은 제1 폭을 가지고, 상기 제2 유전체층 외부의 상기 전도성 커넥터의 제2 부분은 제2 폭을 가지며, 상기 제2 폭 대 상기 제1 폭의 비는 1.53보다 작은 것인, 디바이스.
  6. 제1항에 있어서,
    상기 제2 유전체층을 관통해 연장되는 상기 전도성 커넥터의 제1 부분은 제1 폭을 가지고, 상기 금속간 화합물은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 큰 것인, 디바이스.
  7. 제6항에 있어서,
    상기 금속화 패턴은 제3 폭을 가지고, 상기 제2 폭은 상기 제3 폭보다 작은 것인, 디바이스.
  8. 방법에 있어서,
    제1 유전체층과 제2 유전체층 사이에 금속화 패턴을 형성하는 단계;
    상기 제1 유전체층을 관통해 제1 개구 - 상기 제1 개구는 상기 금속화 패턴의 제1 측부를 노출시킴 - 를 패터닝하는 단계;
    상기 제1 개구 내에 시드층을 퇴적시키는 단계;
    상기 제2 유전체층을 관통해 제2 개구 - 상기 제2 개구는 상기 금속화 패턴의 제2 측부를 노출시킴 - 를 패터닝하는 단계;
    상기 금속화 패턴의 상기 제2 측부 상의 상기 제2 개구 내에 전도성 커넥터를 배치시키는 단계; 및
    상기 전도성 커넥터를 리플로우(reflow)시켜, 상기 전도성 커넥터와 상기 금속화 패턴의 계면에 금속간 화합물을 형성하는 단계 - 상기 금속화 패턴은 상기 금속간 화합물을 상기 시드층으로부터 분리시킴 -
    을 포함하는, 방법.
  9. 방법에 있어서,
    금속화 패턴을 제1 유전체층 상에 형성하는 단계;
    상기 금속화 패턴과 상기 제1 유전체층 상에 제2 유전체층을 퇴적시키는 단계;
    상기 금속화 패턴의 제1 측부에 접촉하도록 상기 제2 유전체층을 관통해 연장되는 관통 비아를 형성하는 단계;
    상기 금속화 패턴의 제2 측부를 노출시키는 제1 개구를 상기 제1 유전체층 내에 에칭하는 단계;
    제1 리플로우 가능(reflowable) 물질을 상기 제1 개구 내에 프린팅하는 단계;
    상기 제1 리플로우 가능 물질 상에 제2 리플로우 가능 물질을 형성하는 단계 - 상기 제1 리플로우 가능 물질과 상기 제2 리플로우 가능 물질은 상이한 농도들의 전도성 물질을 포함함 -; 및
    상기 제1 리플로우 가능 물질과 상기 제2 리플로우 가능 물질을 리플로우시켜, 상기 제1 유전체층을 관통해 연장되는 전도성 커넥터와, 상기 금속화 패턴과 상기 전도성 커넥터의 계면에 금속간 화합물을 형성하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 비아를 형성하는 단계는,
    상기 금속화 패턴의 제1 측부를 노출시키는 제2 개구를 상기 제2 유전체층 내에 에칭하는 단계;
    시드층을 상기 제2 개구 내에 퇴적시키는 단계; 및
    전도성 물질을 상기 시드층 상에 도금하는 단계
    를 포함하고,
    상기 전도성 물질과 상기 시드층은 상기 비아를 형성하는 것인, 방법.
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