KR20220070531A - 시스템-온-포일 디바이스 - Google Patents

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KR20220070531A
KR20220070531A KR1020227014905A KR20227014905A KR20220070531A KR 20220070531 A KR20220070531 A KR 20220070531A KR 1020227014905 A KR1020227014905 A KR 1020227014905A KR 20227014905 A KR20227014905 A KR 20227014905A KR 20220070531 A KR20220070531 A KR 20220070531A
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KR1020227014905A
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셰인 티. 맥마흔
그레임 하우서
루이스 알. 하버
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럭스 세미컨덕터스 인코포레이티드
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Abstract

디바이스는 전기 전도성 기판, 전기 전도성 기판과 접촉하는 하나 이상의 중간층(들) 및/또는 하나 이상의 상호연결층, 및 상호연결층과 접촉하는 표면 실장형 전기 컴포넌트를 포함한다.

Description

시스템-온-포일 디바이스
관련 출원에 대한 상호참조:
본 출원은 제PCT/US2018/032070호(출원일: 2018년 5월 10일)에 관한 것이고 미국 가출원 제62/910,076호(출원일: 2019년 10월 3일)의 우선권을 주장한다.
본 발명은 일반적으로 박막 및 디바이스의 집적화 및 구조 아키텍처, 더 구체적으로, 전기 전도성 기판 상의, 박막 중간층, 박막 반도체, 패터닝된 디바이스 및 표면 실장형 디바이스의 집적화 및 구조 아키텍처에 관한 것이다.
반도체 칩 내 트랜지스터의 밀도가 높기 때문에, 각각의 입력/출력(input/output: I/O) 연결부의 밀도가 높다. 이 I/O 연결부 간의 공간 또는 피치가 결과로서 감소됨에 따라, 칩을 외부 회로에 연결시키는 것이 점점 어려워진다. 인쇄 회로 기판(printed circuit board: PCB) 상호연결부를 생성하기 위해 사용되는 패터닝 과정은 칩 레벨 상호연결부의 미세 피치 해상도에 매칭될 수 없거나 또는 연결부를 형성하기 위해 사용되는 납땜 과정이 아닐 수 있다. 따라서 이 치수의 갭을 가교하기 위한 인터포저(interposer)를 포함하는, 진보된 칩 패키징 기법이 채용되어야 한다.
칩 레벨 상호연결부와 보드 레벨 상호연결부 간에 특정 치수의 가교를 제공하는 것에 더하여, 칩 패키징은 또한 환경 보호 및 열방출을 반도체 다이에 제공하는 역할을 한다. 모놀리식으로 집적화된 시스템-온-칩(System-on-Chip: SoC) 다이가 상당한 제작 비용에 직면하지만, 칩 패키징은 또한 다수의 더 작은 다이를 단일의 필적할 만한 시스템 인 패키지(System-in-Package: SiP)에 이종으로 집적화하는 더 경제적으로 유리한 기회를 제공한다. 하부 트랜지스터 노드에서의 증가된 제작 비용, 큰 다이 크기에 대한 감소된 수율, 및 SoC의 복합 비반복적 기술 비용에 기인하여, SiP의 비용 이점이 증가된다. 그러나, 트랜지스터 크기가 계속해서 감소되지만, 패키징 크기 기술은 보조를 맞추지 못한다. 이 패키징 크기의 경향은 이제 가끔 패키징의 무어의 법칙(Moore's Law)으로 지칭된다.
이종 다이 집적화의 하나의 흔한 방식은 인터포저의 사용이고, 고밀도 금속 상호연결부의 플랫폼은 기판, 예컨대, 실리콘 또는 유리에 패터닝된다. 특히, 이 상호연결부는 반도체 제조 기법을 사용하여 패터닝될 수 있고, 따라서 칩 레벨 상호연결부의 크기 및 피치에 더 면밀히 매칭될 수 있다. 그래서 인터포저의 역할은 이 상호연결부를 보드 레벨까지 스케일링하고 재분포시키는 것이다. 다수의 칩은 이 방식으로 단일의 인터포저 상에 집적화될 수 있다. 현대의 인터포저의 결함은 인터포저가 고가일 수 있고, 취성일 수 있고, 크기 제한될 수 있고, 단단할 수 있고, 온도 제한될 수 있고, 결국 여전히 인쇄 회로 기판에 장착되어야 한다는 것이다.
인쇄 회로 기판이 비교적 저비용이고, 제작 및 테스트하는 데 편리하지만, 인쇄 회로 기판은 크고, 두껍고, 종종 실리콘-기반 부품에 대해 미스매칭된 열팽창 계수를 갖는다. 플랫폼으로서 인터포저 아키텍처가 본질적으로 PCB와 동일한 회로망을 포함할 수 있지만, 지금까지, 인터포저는 교체품으로서 사용되는 데 너무 비싸고 부서지기 쉽다. 저비용이고 얇으며 내구성이 있는 인터포저-유사 플랫폼은 PCB를 함께 회피하는 기회를 제공할 것이다.
본 발명은 실시형태에서 전기 전도성 포일 기판을 가진 시스템-온-포일 디바이스(System-on-Foil device)의 아키텍처를 개시하고, 전기 전도성 포일 기판 상에 하나 이상의 중간층이 적용되고, 하나 이상의 패터닝된 고밀도 금속 상호연결층이 후속된다. 최상부 상호연결층은 연결 플랫폼을 제공하고, 연결 플랫폼 상에 하나 이상의 반도체 다이가 장착되고 집적화된다. 수동 전자 컴포넌트가 또한 이 플랫폼에 장착될 수도 있다. 패키지가 캡슐화되어 완전한 기능의 시스템-온-포일 디바이스를 생성한다. 기판 관통 구멍이 활용되어 시스템-온-포일 회로망을 전기 패드에 연결시켜서 외부 연결을 용이하게 할 수도 있다.
본 발명은 실시형태에서 전기 전도성 포일 기판을 가진 시스템-온-포일 디바이스의 아키텍처를 개시하고, 전기 전도성 포일 기판 상에 하나 이상의 중간층이 적용되고, 박막 반도체층이 후속된다. 반도체 제조 공정이 사용되어 트랜지스터를 포함하는, 기능적 능동 및 수동 특징부를 이 반도체층으로 패터닝할 수도 있다. 하나 이상의 금속 상호연결층이 반도체층의 상단부에서 제조되고 반도체층 내 능동 특징부에 연결된다. 최상부 상호연결층은 연결 플랫폼을 제공하고, 연결 플랫폼 상에 하나 이상의 반도체 다이가 장착되고 집적화된다. 수동 전자 컴포넌트가 또한 이 플랫폼에 장착될 수도 있다. 패키지가 캡슐화되어 완전한 기능의 시스템-온-포일 디바이스를 생성한다. 기판 관통 구멍이 활용되어 시스템-온-포일 회로망을 전기 패드에 연결시켜서 외부 연결을 용이하게 할 수도 있다.
도 1a는 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상에, 자체 패터닝될 수도 있는, 반도체막(들)(102)의 사시도;
도 1b는 명료성을 위해 서로로부터 분리된, 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상에, 자체 패터닝될 수도 있는, 반도체막(들)(102)의 사시도;
도 2a는 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의 상호연결층(들)(202)의 사시도;
도 2b는 명료성을 위해 서로로부터 분리된, 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의 상호연결층(들)(202)의 사시도;
도 3a는 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의 금속 상호연결층(들)(202) 상의 표면 장착되거나 또는 인쇄된 컴포넌트(들)(301)의 사시도;
도 3b는 명료성을 위해 서로로부터 분리된, 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의 금속 상호연결층(들)(202) 상의 표면 장착되거나 또는 인쇄된 컴포넌트(들)(301)의 사시도;
도 4a는 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의, 능동 특징부를 포함하도록 패터닝될 수도 있는, 반도체층(들)(102) 상의 금속 상호연결층(들)(202)의 사시도;
도 4b는 명료성을 위해 서로로부터 분리된, 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의, 능동 및/또는 수동 컴포넌트를 포함하도록 패터닝될 수도 있는, 반도체층(들)(102) 상의 상호연결층(들)(202)의 사시도;
도 5a는 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의, 상호연결층에 연결되는 능동 및/또는 수동 컴포넌트를 포함하도록 자체 패터닝될 수도 있는, 반도체층(들)(102) 상의 상호연결층(들)(202) 상의 표면 장착되거나 또는 인쇄된 컴포넌트(들)(301)의 사시도;
도 5b는 명료성을 위해 서로로부터 분리된, 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의, 상호연결층에 연결되는 능동 및/또는 수동 컴포넌트를 포함하도록 자체 패터닝될 수도 있는, 반도체층(들)(102) 상의 상호연결층(들)(202) 상의 표면 장착되거나 또는 인쇄된 컴포넌트(들)(301)의 사시도;
도 6a는 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의, 능동 및/또는 수동 컴포넌트를 포함하도록 자체 패터닝될 수도 있는, 반도체층(들)(102) 상의 상호연결층(들)(202) 상의 표면 장착되거나 또는 인쇄된 컴포넌트(들)(301) 상의 또는 주위의 캡슐화층(600)을 포함하는 시스템-온-포일 디바이스의 사시도;
도 6b는 명료성을 위해 서로로부터 분리된, 지지하는 전기 전도성 기판(100) 상의 중간막(들)(101) 상의, 능동 및/또는 수동 컴포넌트를 포함하도록 자체 패터닝될 수도 있는, 반도체층(들)(102) 상의 상호연결층(들)(202) 상의 표면 장착되거나 또는 인쇄된 컴포넌트(들)(301) 상의 또는 주위의 캡슐화층(600)을 포함하는 시스템-온-포일 디바이스의 사시도;
도 7a는 외부 구조체 또는 회로(700)에 장착되고 전기 연결부(들)(702)를 통해 연결되는 시스템-온-포일 디바이스(701)의 사시도; 및
도 7b는 명료성을 위해 서로로부터 분리된, 외부 구조체 또는 회로(700)에 장착되고 전기 연결부(들)(702)를 통해 연결되는 시스템-온-포일 디바이스(701)의 사시도.
본 발명의 수개의 양상이 본 명세서에서 설명되고 도시되었지만, 대안적인 양상이 당업자에 의해 수행되어 동일한 목적을 달성할 수도 있다. 따라서, 본 발명의 참된 정신 및 범위 내에 속하는 것으로 모든 이러한 대안적인 양상을 포함하는 것이 첨부된 청구범위에 의해 의도된다. 본 발명은 전기 전도성 지지 기판(100), 기판 상의 적어도 하나의 중간층(102), 적어도 하나의 상호연결층(101), 및 적어도 하나의 표면 실장형 전기 컴포넌트(301)를 포함하는 전기 디바이스에 관한 것이다.
도 1a 및 도 1b를 참조하면, 전기 전도성 기판(100)은, 예컨대, 실질적으로 Al, C, Co, Cu, Fe, Mo, W, Ta, Ti 또는 스테인리스 강으로 구성된 원소 또는 합금으로 제한되지 않는 전기 전도성 물질의 시트 또는 포일을 포함할 수도 있다. 전기 전도성 기판은 디바이스를 위한 기계적 지지부의 역할을 한다. 전기 전도성 물질은 5 내지 1000㎛(예를 들어, 5㎛ 내지 10㎛, 300　㎛ 내지 500㎛ 또는 임의의 다른 값 또는 값의 범위)의 두께를 가질 수도 있다. 바람직하게는, 전기 전도성 기판의 두께는 특정 정도의 기계적 가요성을 디바이스에 제공할 것이다. 이와 같이, 적합한 기판 물질은 후속층을 위해 공정 온도 초과의 연화점을 가져야 한다. 이 공정 온도는 350 내지 1450℃의 범위 내일 수도 있다. 전기 전도성 기판(100)은 임의의 형상, 예컨대, 원형, 정사각형, 직사각형, 타원형, 장방형 등을 가질 수도 있다. 전기 전도성 기판(100)은 또한 하나 이상의 구멍(들) 및/또는 갭(들), 예컨대, 전도층이 디바이스 내 다른 층 또는 컴포넌트와 접촉하게 하는 비아 또는 관통 구멍을 포함할 수도 있다. 전기 전도성 기판(100)의 평균 표면 거칠기(Ra)가 1um 미만이어서 후속층이 전기 전도성 기판(100)을 컨포멀하게 덮고 반도체 제조 공정의 성공적인 적용을 수행하게 해야 한다. 전기적, 기계적, 화학적 폴리싱 또는 이들의 조합이 채용되어 적합한 표면 거칠기를 달성할 수도 있다. 스핀-온-글래스(spin-on-glasses)가 또한 사용되어 적합한 표면 거칠기를 획득할 수도 있다. 디바이스 조립 전에, 전기 전도성 기판이 세척되어 표면 오염물질을 제거할 수도 있다. 적합한 표면 세척 기법은 유기 용매, 예컨대, 메탄올, 아이소프로판올 또는 아세톤 또는 산, 예컨대, 질산 또는 불산의 사용을 포함한다. 부가적으로, 초음파 진동은 전술한 세척 화학물질과 함께 사용될 수도 있다. 플라즈마 세척 기법, 예컨대, 스퍼터 플라즈마 세척 또는 반응성 이온 에칭이 또한 채용되어 전기 전도성 기판 상의 표면 오염물질을 제거할 수도 있다. 전기 전도성 기판은 또한 전력판 및/또는 접지판의 역할을 할 수 있고, 기판 바이어싱 및/또는 전력 게이팅을 수행하도록 사용될 수 있다.
도 1 및 도 2를 참조하면, 적어도 하나의 중간층(101)은 전기 전도성 기판(100)과 반도체층(들)(102) 또는 상호연결층(들)(202) 사이에 존재한다. 중간층(101)은, 예컨대, Al, AlN, Al2O3, CeO2, Cu, HfO2, In2O3, NiSi, SiC, SiN, SiO2, Ta, W, WC, W2N, ZrO2 등으로 제한되지 않는 하나 이상의 금속(들), 금속 합금(들), 탄화물(들), 규화물(들), 산화물(들), 질화물(들) 및/또는 산화질화물(들)로 구성될 수도 있다. 적합한 중간층(101) 물질은 최소 위상 또는 화학물질 변화와 함께, 디바이스 내 다른 물질에 따라, 350 내지 1450℃의 범위 내 공정 온도를 견뎌야 한다. 중간층(101)은 5㎚ 내지 50㎛의 범위 내 두께를 가질 수도 있다. 중간층(101)은, 예컨대, 전기 전도성 기판(100)을 전기적으로 절연시키는 것, 디바이스 내 층의 접착력을 개선시키는 것, 층 간의 확산종의 확산을 감소시키는 것, 층 간의 격자 불일치 응력을 변경하는 것, 열팽창 유도 응력을 관리하는 것, 신호 전송을 용이하게 하는 것, 및 전력 및 열 분포를 제공하는 것으로 제한되지 않는, 수개의 목적을 디바이스에 제공할 수도 있다. 중간층(101)은 또한 전력판 및/또는 접지판의 역할을 할 수 있고, 기판 바이어싱 및/또는 전력 게이팅을 수행하도록 사용될 수 있다. 중간층(101)은 증착 공정, 예컨대, 용액 기반 증착(즉, 스핀 코팅, 인쇄 등), 스퍼터링, 증발 증착, 펄스 레이저 증착, 수소화물 증기형 에피택시, 원자 레이저 증착, 화학적 기상 증착 또는 플라즈마 강화된 화학적 기상 증착에 의해 형성될 수도 있다. 중간층(101)은 디바이스의 상단부, 하단부 또는 상단부와 하단부 둘 다에 증착될 수도 있다. 증착 후, 어닐링은 메커니즘, 예컨대, 결함 제거, 탈기 및/또는 치밀화를 통해 중간층(들)의 품질을 개선시키기 위해 수행될 수도 있다.
도 1을 참조하면, 반도체층(102)은 중간층(101)의 상단부 상에 부가될 수도 있다. 반도체층(들)은, 예컨대, Si, Ge, SiGe, GaN, SiC, GaAs, InGaAs, 페로브스카이트(perovskite), 탄소 나노튜브 및 이들의 합금으로 제한되지 않는, 하나 이상의 반도체 물질로 구성될 수도 있다. 반도체층(들)은 비정질, 결정질, 나노결정질 또는 이들의 조합일 수도 있다. 반도체층 두께는 10㎚ 내지 100㎛일 수도 있다. 반도체층은 상단부 상에, 하단부 상에 또는 디바이스의 상단부와 하단부 둘 다 상에 존재할 수도 있다. 반도체층은 각각의 층 내 트랜지스터, 다이오드 또는 다른 능동 또는 수동 전기 디바이스로서 하나 이상의 디바이스의 형성이 스위치, 마이크로 제어기, 마이크로프로세서, 전압 조절기, 변환기, 인터페이스, 번역기, 레벨 시프터, 입력/출력 확장기, 전력 레일 등을 포함할 수도 있지만 이들로 제한되지 않는 컴포넌트를 형성하게 한다. 하나의 실시형태에서, 기판에 걸쳐 조성 및 두께가 균일한 적어도 하나의 반도체막은 도 1a 및 도 1b에 도시된 바와 같이, 용액 기반 증착(즉, 스핀 코팅, 인쇄 등), 스퍼터링, 증발 증착 또는 화학적 기상 증착을 통해 증착된다. 또 다른 실시형태에서, 반도체층(102)은 도 1a 및 도 1b에 도시된 바와 같이, 이전의 중간층(101) 상의 적어도 하나의 선택된 영역에 존재한다. 이 실시형태에서, 반도체층(102) 내 인접한 영역은 두께 및 조성이 상이할 수도 있다. 예를 들어, 반도체층(102)은 Si 500㎚ 두께의 하나의 영역, 및 SiGe 250㎚ 두께의 또 다른 영역으로 구성될 수도 있다.
도 1a 및 도 1b를 참조하면, 중간층이 또한 패터닝될 수도 있다. 이러한 실시형태에서, 하나 이상의 중간층 아키텍처가 서로 인접하게 존재할 수도 있다. 예시적인 실시형태에서, 100㎚ MgO 중간층(101)이 증착되어 전기 전도성 기판(101)의 영역을 덮을 수도 있다. 50㎚ Ta 중간층(101) 이 또한 증착되어 전기 전도성 기판 상의 상이한 영역을 덮을 수도 있다. 50㎚ Ta 중간층(101)으로 덮인 영역은 100㎚ MgO 중간층(101)으로 덮인 영역으로부터 분리될 수도 있거나, 또는 2개의 영역은 부분적으로 또는 완전히 중첩될 수도 있다. 예시적인 실시형태에서, 1㎛ 실리콘 반도체층(102)이 100㎚ MgO 중간층(101) 맨 위에 존재할 수도 있고, 반면에 2㎛ GaN 반도체층(102)이 50㎚ Ta 중간층(101) 맨 위에 존재할 수도 있다. 이러한 실시형태는 중간층(101)이 다수의 조성의 반도체층(들)(102)과 호환 가능하게 할 것이다. 이 실시형태에서, 하나의 기능, 예를 들어, RF 통신을 지원하는 디바이스는 1㎛ Si 반도체층(102) 내, 또 다른 기능, 예를 들어, 논리를 지원하는 디바이스와 인접한 2㎛ GaN 반도체층(102) 상에 존재할 수도 있다. 이 실시형태에서, 리소그래피 기법, 예컨대, 직접 기입 포토리소그래피, 마스크 기반 포토리소그래피, 및 나노임프린트 리소그래피, 및/또는 막 패터닝 기법, 예컨대, 리프트 오프 또는 에칭은 박막 증착 기법, 예컨대, 용액 기반 증착(즉, 스핀 코팅, 인쇄 등), 스퍼터링, 증발 증착, 펄스 레이저 증착, 수소화물 증기형 에피택시, 원자 레이저 증착, 화학적 기상 증착 또는 플라즈마 강화된 화학적 기상 증착과 협력하여 사용될 수도 있다. 증착 후, 열 어닐링이 수행되어 수단, 예컨대, 결정화, 결함 제거, 탈기 또는 치밀화에 의해 물질 특성을 향상시킬 수도 있다.
다른 실시형태에서, 적어도 하나의 반도체층(102)은 도 1a 및 도 1b에 도시된 바와 같이, 또 다른 반도체층 바로 맨 위에 존재할 수도 있다. 이 층이 패터닝될 수도 있고 가변 두께의 다수의 반도체로 구성될 수도 있다. 반도체층(들)은 이들의 고유 형태로 존재할 수도 있거나 또는 원하는 전기 특성을 달성하기 위해 도핑될 수도 있다. 반도체층(들)은 증착되는 바와 같은 도펀트를 포함할 수도 있거나, 또는 도펀트는 공정, 예컨대, 도펀트 이온 주입을 통해, 증착 후 층에 삽입될 수도 있다. 실시형태에서, SiC 반도체층(102)은 Si 반도체층(102) 바로 맨 위에 존재할 수도 있다. 이 실시형태에서, Si 반도체층(102)은 후속 SiC 층 반도체층(102)의 에픽택셜 성장을 위한 템플릿을 제공할 수도 있다. 이 실시형태에서, 반도체 디바이스는 Si 반도체층(102) 또는 SiC 반도체층(102)에서 또는 Si 반도체층(102)과 SiC 반도체층(102) 둘 다에서 제조될 수도 있다.
다른 실시형태에서, 적어도 하나의 상호연결층(202)은 도 2 및 도 4에 도시된 바와 같이, 또 다른 중간층 또는 반도체층 바로 맨 위에 존재할 수도 있다. 이 층이 패터닝될 수도 있고 가변 두께의 다수의 금속 및 유전체로 구성될 수도 있다. 상호연결층(들)(202)은 수동 전기 컴포넌트를 포함할 수도 있다. 실시형태에서, 패터닝된 Cu 금속 층(202)은 또 다른 패터닝된 Cu 층(202) 바로 맨 위에 존재할 수도 있다. 이 실시형태에서 그리고 도 3 및 도 5에 도시된 바와 같이, Cu 금속 층(들)(202)은 반도체층(102) 내 패터닝된 능동 또는 수동 전기 컴포넌트 간에, 표면 실장형 전기 컴포넌트(301) 간에, 또는 반도체층(102) 및 표면 실장형 전기 컴포넌트(301) 내 패터닝된 능동 또는 수동 전기 컴포넌트 둘 다 간에 전기 상호연결부의 역할을 할 수도 있다.
추가의 또 다른 실시형태에서, 표면 실장형 전기 컴포넌트는 도 5a 및 도 5b에 도시된 바와 같이, 중간층(들)(101) 또는 반도체층 맨 위에 존재할 수도 있다. 이 컴포넌트의 예는 센서, 마이크로 제어기, 마이크로프로세서, 무선 주파수 디바이스, 전력 관리 디바이스, 메모리, 필드 프로그래밍 가능한 게이트 어레이, 용액 증착식 통신 안테나, 발광 다이오드, 유기 발광 다이오드, 양자점 등을 포함하지만 이들로 제한되지 않는다. 이 실시형태에서, 전기 컴포넌트는 존재한다면 반도체층의 기능에 부가될 것이다. 하나의 예시적인 실시형태에서, 잉크젯 인쇄된 무선 안테나가 사용되어 반도체층 내 디바이스에 의해 생성된 데이터를 전송할 수도 있다. 전기 전도성 기판(100) 내 관통 구멍 또는 비아는 기판의 대향측의 디바이스 간의 연결을 허용한다.
위에서 설명된 디바이스는 기계적으로 내구성이 있는 플랫폼 상의 표면 실장형 전기 컴포넌트 및/또는 인쇄된 컴포넌트와 함께 반도체 기반 컴포넌트의 진보된 기능의 통합을 허용한다. 예를 들어, 반도체층 내 컴포넌트는 논리, 데이터 저장, 전력 관리, 에너지 수확, 또는 디스플레이 능력을 디바이스에 부가할 수도 있다. 반면에 디바이스 상의 표면 실장형 컴포넌트 또는 인쇄된 컴포넌트는 능력, 예컨대, 무선 통신, 감지를 부가할 수도 있거나 또는 디바이스 상의 다른 컴포넌트의 상호연결을 향상시킬 수도 있다.
추가의 또 다른 실시형태에서, 도 7a 및 도 7b를 참조하면, 디바이스(701)는 물리적으로 집적화될 수도 있고 외부 구조체 또는 회로(700)에 전기적으로 연결될 수도 있다. 하나의 예시적인 실시형태에서, 디바이스는 전기 연결부(들)(702)를 통해 보통의 인쇄 회로 기판 대신 가요성 기판 상의 가요성 회로 빌트(700)에 직접적으로 장착되고 연결된다. 집적화 방식은 테이프 자동 결합(tape automatic bonding: TAB), 칩-온-필름(chip on film) 등을 포함하지만 이들로 제한되지 않는다.

Claims (19)

  1. 디바이스로서,
    a. 전기 전도성 기판;
    b. 상기 전기 전도성 기판과 접촉하는 하나 이상의 중간층(들) 및/또는 하나 이상의 상호연결층;
    c. 상기 상호연결층과 접촉하는 표면 실장형 전기 컴포넌트
    를 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 전기 전도성 기판은 시트 또는 포일로 구성되고, 상기 기판은 실질적으로 Al, C, Co, Cu, Fe, Mo, W, Ta, Ti 및 스테인리스 강을 포함하는 금속 및 합금 중 하나 이상을 포함하는, 디바이스.
  3. 제2항에 있어서, 상기 중간층(들)은, 예컨대, Al, Ta, W, Cu, WC, SiC, NiSi, SiO2, Al2O3, CeO2, ZrO2, HfO2, In2O3, Si3N4, AlN 및 W2N으로 제한되지 않는 하나 이상의 금속(들), 금속 합금(들), 탄화물(들), 규화물(들), 산화물(들), 질화물(들) 및/또는 산화질화물(들)을 포함하는, 디바이스.
  4. 제3항에 있어서, 상기 중간층(들)은 상기 전기 전도성 기판의 상단부, 또는 하단부, 또는 상단부와 하단부 둘 다에 적용될 수도 있는, 디바이스.
  5. 제4항에 있어서, 상기 중간층(들)이 패터닝되고, 인쇄되거나 또는 선택적으로 증착되어 특정한 기하학적 구조를 형성할 수도 있는, 디바이스.
  6. 제5항에 있어서, 상기 상호연결층(들)은 Al, Co, Cu, Pt, Ru, Ti, Ta 및 W을 포함하지만 이들로 제한되지 않는 하나 이상의 금속, 규산염, SiO2, 도핑된 규산염 유리 및 미도핑된 규산염 유리, TaN 및 TiN을 포함하지만 이들로 제한되지 않는 하나 이상의 유전체, 및 규화물, 도핑된 Si 및 미도핑된 Si를 포함하지만 이들로 제한되지 않는 반도체를 포함할 수도 있는, 디바이스.
  7. 제6항에 있어서, 상기 상호연결층(들)은 상기 전기 전도성 기판의 상기 상단부, 또는 상기 하단부, 또는 상기 상단부와 상기 하단부 둘 다에 자체 적용되는 상기 중간층(들)의 상단부에 적용되는, 디바이스.
  8. 제7항에 있어서, 상기 상호연결층(들)이 패터닝되고, 인쇄되거나 또는 선택적으로 증착되어 특정한 기하학적 구조를 형성하는, 디바이스.
  9. 제8항에 있어서, 표면 장착되거나 또는 인쇄된 전기 컴포넌트(들)는 상기 상호연결층(들)에 전기적으로 연결되고, 상기 표면 장착되거나 또는 인쇄된 전기 컴포넌트는 인터포저(interposer), 멀티칩 모듈, 패키징된 칩, 이산 능동부 및 수동부, 베어 다이(bare die), 박형화 다이(thinned die), 칩렛(chiplet), 다이렛(dielet) 및/또는 다른 반도체 패키지를 포함하는, 디바이스.
  10. 제9항에 있어서, 상기 하나 이상의 중간층(들) 및/또는 상기 하나 이상의 상호연결층을 통한 비아 또는 관통 구멍을 더 포함하여 상기 전도성 기판이 상기 비아 또는 관통 구멍을 통해 전기 컴포넌트에 전기적으로 연결되게 하는, 디바이스.
  11. 제10항에 있어서, 상기 디바이스의 적어도 일부를 캡슐화하기 위한 캡슐화 물질을 더 포함하는, 디바이스.
  12. 제11항에 있어서, 하나 이상의 반도체층(들)이 상기 중간층(들)과 상호연결층(들) 간에 적용되고, 상기 하나 이상의 반도체층(들)은 Si, Ge, SiGe, SiC, GaAs, GaN, 탄소 나노튜브, 페로브스카이트(perovskite) 및/또는 이들의 합금을 포함하는, 디바이스.
  13. 제12항에 있어서, 상기 반도체층(들)은 전기 전도성 기판의 상기 상단층, 또는 상기 하단층, 또는 상기 상단층과 상기 하단층 둘 다에 자체 적용되는 상기 중간층(들)의 상단부에 적용되는, 디바이스.
  14. 제13항에 있어서, 동일하거나 또는 상이한 조성의 반도체막이 동일한 반도체층에서 서로 인접하게 존재하도록 상기 반도체층(들)이 패터닝되는, 디바이스.
  15. 제14항에 있어서, 능동 및/또는 수동 전기 컴포넌트가 상기 반도체층(들)으로 패터닝되는, 디바이스.
  16. 제15항에 있어서, 패터닝된 능동 및/또는 수동 전기 컴포넌트가 상기 상호연결층(들)을 통해 서로 그리고/또는 상기 표면 실장형 전기 컴포넌트(들)에 전기적으로 연결되는, 디바이스.
  17. 제16항에 있어서, 상기 반도체층이 상기 디바이스 내 또 다른 층(들) 또는 컴포넌트(들)에 전기적으로 연결되게 하기 위해 상기 반도체층을 통한 전기 비아 또는 관통 구멍을 더 포함하는, 디바이스.
  18. 제17항에 있어서, 상기 디바이스는 외부 회로에 전기적으로 연결되는, 디바이스.
  19. 제11항에 있어서, 상기 디바이스는 외부 회로에 전기적으로 연결되는, 디바이스.
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