KR20120110058A - 신뢰성 있는 칩 스케일 패키지 내의 솔더 범프 커플링 - Google Patents

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KR20120110058A
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recess
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에이. 링 메튜
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Abstract

본 발명의 일 측면에 있어서, 장치는 적어도 하나의 반도체 소자를 포함하는 반도체 기판, 및 상기 반도체 기판 상에 배치된 금속층을 포함할 수 있다. 상기 장치는 개구를 정의하는 비도전층을 포함할 수 있고, 상기 비도전층은 상기 금속층 내의 리세스 상부에 배치되는 돌출부를 정의하는 단면부를 구비할 수 있으며, 상기 장치는 상기 금속층 및 상기 비도전층에 의해 정의되는 상기 돌출부 사이에 배치되는 일부분을 구비하는 솔더 범프를 포함할 수 있다.

Description

신뢰성 있는 칩 스케일 패키지 내의 솔더 범프 커플링{Reliable solder bump coupling within a chip scale package}
본 발명은 신뢰성 있는 칩 스케일 패키지(chip scale package) 내의 솔더 범프 커플링(solder bump coupling)에 관한 것이다.
본 출원은 ″RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE″라는 발명의 명칭으로 2011년 3월 28일 출원된 미국 임시 특허 출원 번호 61/468,241의 우선권 및 이익을 주장하는, ″RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE″라는 발명의 명칭으로 2012년 3월 21일 출원된, 미국 정규 특허 출원 번호 13/426,338의 우선권 및 이익을 주장한다. 양 특허 출원들 모두 그 전체로서 본 명세서에 참조로서 원용된다.
본 출원은 또한 ″RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE″라는 발명의 명칭으로 2011년 3월 28일 출원된 미국 임시 특허 출원 번호 61/468,241의 우선권 및 이익을 주장하며, 이 출원은 그 전체로서 본 명세서에 참조로서 원용된다.
반도체 소자의 웨이퍼-레벨 칩 스케일 패키지(wafer-level chip scale package, WLCSP)에서 솔더 범프들의 커플링(예를 들면, 조인트(joint))의 신뢰성은 WLCSP 어셈블리(assembly)의 제조 과정에서 중요한 이슈가 된다. 솔더 범프들 및 그 나머지의 웨이퍼-레벨 칩 스케일 패키지 사이의 신뢰성 없는 커플링은 신뢰성 테스트(reliability testing) 및/또는 컴퓨팅 어플리케이션(computing application) 내에서의 WLCSP의 사용 과정에서 고장(failure)(예를 들면, 기계적 고장, 전자적 고장)을 유발할 수 있다. 예를 들면, WLCSP 내에서 알려진 어떤 솔더 범프 구성들(configurations)은 신뢰성 테스트 과정 및/또는 WLCSP의 솔더 범프의 사용 과정에서 바람직하지 않은 속도로 크랙(crack)이 발생하는 경향이 있다. 예를 들면, 보드-레벨 낙하 테스트(board-level drop test)와 같은 신뢰성 테스트는 솔더 범프가 본드 패드(bond pad)로부터 들어 올려질 수 있고 그리고/또는 솔더 범프의 모서리들에서, 인캡슐레이션층(encapsulation layer)(예를 들면, 폴리이미드(polyimide)층)의 개구(opening) 및 솔더 범프가 결합된 부분 아래의 본드 패드 사이의 접합부(junction)에서 바람직하지 않은 방법으로 솔더 범프의 크랙을 유발할 수 있다. 따라서, 현재 기술의 약점을 해결하고 다른 새롭고 독창적인 특성들을 제공하는 방법들 및 장치가 필요하다.
본 발명은 신뢰성이 향상된 칩 스케일 패키지 내의 솔더 범프 커플링 방법 및 그 장치를 제공한다.
본 발명의 일 측면에 있어서, 장치는 적어도 하나의 반도체 소자를 포함하는 반도체 기판, 및 상기 반도체 기판 상에 배치된 금속층(metal layer)을 포함할 수 있다. 상기 장치는 개구를 정의하는 비도전층(nonconductive layer)을 포함할 수 있고, 상기 비도전층은 상기 금속층 내의 리세스(recess) 상부에 배치되는 돌출부(protrusion)를 정의하는 단면부를 구비할 수 있으며, 상기 장치는 상기 금속층 및 상기 비도전층에 의해 정의되는 상기 돌출부 사이에 배치되는 일부분을 구비하는 솔더 범프를 포함할 수 있다.
본 발명의 다른 측면에 있어서, 방법은 반도체 기판 상에 금속층을 형성하는 단계, 상기 금속층 상에 개구를 포함하는 비도전층을 형성하는 단계를 포함한다. 상기 방법은 상기 개구 내 및 상기 비도전층 하부의 상기 금속층 내에 얼라인된(aligned) 캐비티(cavity)의 적어도 일부분을 정의하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 캐비티 내에 솔더 범프의 적어도 일부분을 배치하는 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 있어서, 상기 장치는 적어도 하나의 반도체 소자를 포함하는 반도체 기판, 및 개구를 정의하는 비도전층을 포함할 수 있다. 상기 장치는 상기 반도체 기판 및 상기 비도전층 사이에 배치된 금속층을 포함할 수 있다. 상기 금속층은, 상기 개구 아래에 배치된 일부분을 구비하며 상기 금속층 및 상기 비도전층 사이의 계면을 따라 얼라인된 상기 비도전층의 상기 개구의 일부분의 폭보다 큰 폭을 갖는 일부분을 구비하는 리세스를 정의할 수 있다.
하나 또는 그 이상의 세부사항들이 도면들 및 하기의 상세한 설명에 수반되어 설명된다. 다른 특성들은 상세한 설명 및 도면들로부터, 그리고 청구항들로부터 명확해질 것이다.
본 발명에 따른 장치는 솔더 범프의 크랙 발생을 방지할 수 있고, 신뢰성이 향상된 칩 스케일 패키지의 솔더 범프 커플링을 제공할 수 있다.
도 1A는 일 실시예들에 따른 칩 스케일 패키지의 일부분의 솔더 범프를 도시한 단면도이다.
도 1B는 도 1A에 도시된 칩 스케일 패키지의 일부분의 상부 단면을 나타낸 도면이다.
도 2A 내지 도 2E는 칩 스케일 패키지의 일부분을 제조하는 방법을 나타내는 단면도들이다.
도 3은 일 실시예들에 따른 칩 스케일 패키지의 일부분을 형성하는 방법을 나타내는 플로차트(flowchart)이다.
도 4는 일 실시예들에 따른 칩 스케일 패키지의 단면부의 스캐닝 전자 현미경(scanning electron microscopic, SEM) 이미지이다.
도 5는 일 실시예들에 따른 칩 스케일 패키지의 단면부의 다른 SEM 이미지이다.
도 1A는 일 실시예들에 따른 칩 스케일 패키지(CSP, 100)의 일부분의 솔더 범프(160)를 도시한 단면도이다. 도 1에 도시된 칩 스케일 패키지(100)의 상기 일부분은 웨이퍼-레벨 칩 스케일 패키지(WLCSP)일 수 있다. 솔더 범프(160)는 비도전층(130)(역시 인캡슐레이션층으로 지칭될 수 있는) 및/또는 언더 범프 메탈(under bump metallization, UBM)층(140)에 커플링되어 있다(예를 들면, 접촉하거나 본딩되어 있다). UBM층(140)(또한 도전층(conductive layer)으로 지칭될 수 있는)은 반도체 기판(150) 상에 배치된다. 반도체 기판(150)은 다양한 반도체 소자들 및/또는 트랜지스터들과 같은 피쳐들(features)(예를 들면, MOSFET들(metal-oxide-semiconductor field effect transistors), 수직형 MOSFET들(vertical MOSFETs), 수평형 MOSFET들(lateral MOSFETs), 바이폴라 정션 트랜지스터들(bipolar junction transistors, BJTs), 다이오드들(diodes), 레지스터들(resistors), 인덕터들(inductors), 비아들(vias), 금속층들 및/또는 등등)을 포함할 수 있다.
여기 설명된 여러 실시예들에서, 상부(top) 및 바닥(bottom)의 용어들은 도면들의 상부 및 바닥에 대응되며(오른쪽 면이 위로 위치할 때), 피쳐들(예를 들면, 칩 스케일 패키지(100)의 일부분의 피쳐들)을 언급하는 데 사용된다. 많은 상기 피쳐들이 칩 스케일 패키지(100)의 일부분 내에서 비춰지기(mirrored) 때문에, 단순화를 위하여 참조부호들은 칩 스케일 패키지(100)의 일부분의 한쪽 면에만 일반적으로 도시한다. 또한, 도면들에 나타난 일부 피쳐들은 여기에 정확한 스케일로 그려지지 않을 수 있다.
일 실시예들에 있어서, UBM층(140)은, 예를 들어 구리(Cu), 금(Au), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 바나듐(V), 백금(Pt), 및/또는 등등과 같은 다양한 타입들의 금속(또는 이들의 조합들)일 수 있거나, 또는 이들을 포함할 수 있다. 일 실시예들에 있어서, UBM층(140)은 폴리실리콘 물질과 같은 비금속 도전성 물질(nonmetallic conductive material)을 포함할 수 있다. 일 실시예들에 있어서, UBM층(140)은 예를 들어 반도체 퇴적 공정 기술들(예를 들면, 화학 기상 증착(chemical vapor deposition, CVD) 기술들, 서브-대기압 CVD(sub-atmospheric CVD) 기술들)을 사용하여 퇴적된 층일 수 있다. 일 실시예들에 있어서, UBM층(140)은 마이크로미터의 일부분(fraction of a micrometer)(예를 들어, 0.2 ㎛, 0.5 ㎛) 및 수 마이크로미터(예를 들면, 1 ㎛, 3 ㎛, 10 ㎛) 사이의 두께를 가질 수 있다. 일 실시예들에 있어서, UBM층(140)은 솔더 범프(160)의 적어도 일부분이 커플링될 수 있는 본드 패드들(예를 들면, 본드 패드 영역들)을 정의할 수 있다. 일 실시예들에 있어서, UBM층(140)은 각각 하나 이상의 다른 타입들의 도전성 물질들을 포함할 수 있는 하나 이상의 층들을 포함할 수 있다.
일 실시예들에 있어서, 비도전층(130)은 예를 들어 폴리이미드, 폴리벤조비스옥사졸(polybenzobisoxazole, PBO), 벤조시클로부텐(benzocyclobutene, BCB), 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 및/또는 등등일 수 있거나, 이들을 포함할 수 있다. 일 실시예들에 있어서, 비도전층(130)은 예를 들어 반도체 퇴적 공정 기술들을 사용하여 퇴적된 층일 수 있고, 또는 포토-디파인드(photo-defined) 층일 수 있다. 일 실시예들에 있어서, 비도전층(130)은 마이크로미터의 일부분(예를 들어, 0.2 ㎛, 0.5 ㎛) 및 수 마이크로미터(예를 들면, 1 ㎛, 3 ㎛, 10 ㎛, 15 ㎛, 20 ㎛) 사이의 두께를 가질 수 있다.
도 1A에 도시된 바와 같이, 솔더 범프(160)는 비도전층(130) 내의 개구(134)를 통해 UBM층(140)에 커플링될 수 있다. 특히, 솔더 범프(160)는 UBM층(140)에 의해 정의되는 리세스(144)(또한, 포켓(pocket)으로 지칭될 수 있는) 내에 배치된 바닥부(162)를 구비할 수 있다. 일 실시예들에 있어서, 솔더 범프(160)는 은(Ag), 주석(Sn), 구리(Cu), 니켈(Ni) 및/또는 등등을 포함하는 다양한 물질들(또는 이들의 조합들)(예를 들면, SAC, SNC, SACX, 및 다른 주석계 합금들)을 사용하여 형성될 수 있다. 일 실시예들에 있어서, 솔더 범프(160)는 비도전층(130)의 적어도 어떤 부분들(예를 들면, 상부들, 중앙 부분들)과 커플링되지 않을 수 있다(예를 들면, 접촉하지 않을 수 있다).
도 1A에 도시된 바와 같이, 리세스(144)는 경사벽(sloped wall, 143)(예를 들면, 측벽) 및 편평한(flat)(예를 들면, 실질적으로 편평한) 바닥면(145)에 의해 정의될 수 있다. 일 실시예들에 있어서, 리세스(144)는 등방성 식각 공정(isotropic etching process)(예를 들면, 습식 식각 공정(wet etch process)) 및/또는 이방성 식각 공정(anisotropic etching process)(예를 들면, 반응성 이온 식각(reactive ion etching, RIE) 공정)과 같은 식각 공정을 사용하여 UBM층(140) 내에 형성될 수 있다. 일 실시예들에 있어서, 리세스(144)를 제조하는 데 사용되는 상기 식각 공정은 역시 과식각(over-etch) 공정으로 지칭될 수 있는데, 이는 상기 식각이 비도전층(130)의 적어도 일부분 아래의 물질을 제거하기 때문이다.
일 실시예들에 있어서, 리세스(144)는 도 1A에 도시된 것과는 다른 프로파일(예를 들면, 단면 프로파일)을 구비할 수 있다. 예를 들어, 일 실시예들에 있어서, 리세스(144)의 상기 벽(143)은 도 1A에 도시된 것과는 다른 경사(slope)를 가질 수 있다. 일 실시예들에 있어서, 리세스(144)의 벽(143)은 실질적으로 수직할 수 있다. 일 실시예들에 있어서, 리세스(144)의 바닥은 커브질 수 있고(예를 들면, 아래로 볼록(concave up), 위로 볼록(concave down)), 편평할 수 있고, 경사진 부분들을 가질 수 있거나, 기타 등등일 수 있다.
도 1A에 도시된 바와 같이, 비도전층(130)에 의해 정의된 돌출부(132)는 비도전층(130) 및 UBM층(140) 사이의 계면(142)을 따라 얼라인된다. 계면(142)은 C 면을 따라 얼라인된다. 일 실시예들에 있어서, 비도전층(130)의 돌출부(132)는 오버행(overhang)으로 지칭될 수 있다. 돌출부(132)는 상기 돌출부 아래의 UBM층(140) 부분들이 상기 돌출부의 아래로부터 식각되어 제거(예를 들면, 등방성 식각 공정을 사용하여 식각)됨에 따라 형성될 수 있다. 상기 돌출부의 형성과 관련된 더욱 상세한 사항은 하기에, 예를 들어 도 2A 내지 도 5와 관련하여 설명한다.
이러한 실시예들에 있어서, 돌출부(132) 및 리세스(144)는 집합적으로 캐비티(164)(또는 크레비스(crevice))를 정의한다. 특히, 리세스(144)의 벽(143) 및 돌출부(132)의 바닥면이 집합적으로 캐비티(164)의 적어도 일부분을 정의한다. 리세스(144) 내의 솔더 범프(160)의 바닥부(162) 일부분은 캐비티(164) 내에 배치된다. 바닥부(162)의 상기 일부분은 돌출부(132)의 바닥면과 커플링된(또는 접촉하는) 상면을 구비한다. 일 실시예들에 있어서, 솔더 범프(160)의 바닥부(162)의 상기 일부분은 솔더 범프(160)의 리플로우 공정 동안에 캐비티(164) 내에 배치될 수 있다. 상기 리플로우 공정은 솔더 범프(160)의 적어도 일부분이 용융(melt)될 때까지 솔더 범프(160)를 가열(heating)하는 단계를 포함할 수 있다. 상기 캐비티(164) 내의 상기 솔더 범프의 형성과 관련된 더욱 상세한 사항은 하기에, 예를 들어 도 2A 내지 도 5와 관련하여 설명한다.
비도전층(130)의 돌출부(132)는 칩 스케일 패키지(100)의 상기 일부분 내에 솔더 범프(160)를 재빨리 홀드(hold)하도록 구성된 유지 부재(retention member)로 작용할 수 있다. 일 실시예들에 있어서, 비도전층(130)의 돌출부(132)는 솔더 범프(160)(및/또는 칩 스케일 패키지(100)의 상기 일부분)의 신뢰성 테스트(예를 들면, 스트레스 테스트) 과정에서, 및/또는 예를 들어 칩 스케일 패키지(100)의 상기 일부분이 컴퓨팅 어플리케이션에서 사용될 때의 신뢰성을 위한 유지 부재로 작용할 수 있다.
예를 들면, 돌출부(132)는 보드-레벨 낙하 테스트(board-level drop test, BLDT) 과정에서 솔더 범프(160)의 크랙킹(솔더 범프(160) 내에서)을 방지하거나 또는 칩 스케일 패키지(100)의 상기 일부분(예를 들어 UBM층(140) 및/또는 비도전층(130))으로부터 디커플링(decoupled)되는 것을 방지(또는 실질적으로 방지)할 수 있다. 보드-레벨 낙하 테스트 과정에서, 아래 방향으로의(A 방향을 따라) 힘들이 솔더 범프(160)에 대항하여(against) 인가될 수 있고(대상체를 사용하여), 이는 위 방향으로의(B 방향을 따라) 리바운드 힘들(rebound forces)(예를 들면, 스프링백 힘들(spring-back forces))을 유발하거나 일으킬 수 있다. 이러한 리바운드 힘들은 솔더 범프(160) 또는 그 일부분이 크랙되거나 또는 금속층(140)으로부터 들어올려지는 것을(B 방향을 따라) 유발할 수 있다. 돌출부(132)는 솔더 범프(160)를 안전하게 유지할 수 있고, 솔더 범프(160)가 크랙되거나 또는 위 방향으로의(B 방향을 따른) 힘들에 대응하여 들어 올려지는 것을 방지할 수 있다. 여기 설명된 기술들을 사용하여 많은 가능한 고장 메커니즘들이 방지될 수 있거나, 실질적으로 방지될 수 있으므로, 이러한 예시적인 메커니즘은 예시들을 한정하는 것으로 여겨져서는 안 된다.
돌출부(132)의 형성을 유발할 수 있는 리세스(144)의 형성이 없다면, UBM층(140)은 리세스(144) 내에 배치되고 C 면 아래에 배치된 바닥면(145)을 구비하지 않을 것이다. 대신에, 리세스되지 않은(non-recessed) UBM층 내에, 솔더 범프의 바닥 에지(edge)가 상기 UBM층(리세스되지 않고 완전히(또는 실질적으로) 일 면을 따라 편평한) 및 비도전층 사이의 접합부에서 끝날 것이고, 돌출부는 존재하지 않을 것이다. 이러한 리세스되지 않은 구성들에서, 신뢰성 테스트 동안에, 상기 솔더 범프는 아래 방향으로의 힘들 및 후속적인 위 방향으로의 힘들에 대응하여 상기 접합부에서 시작되어 크랙될 수 있다. 여기 설명된 기술들을 사용하여 많은 가능한 고장 메커니즘들이 방지될 수 있거나, 실질적으로 방지될 수 있으므로, 이러한 예시적인 메커니즘은 예시들을 한정하는 것으로 여겨져서는 안 된다.
리세스되지 않은 구성 내에서 설명된 접합부(예를 들면, 교차부(intersection))는 도 1A에 도시된 구성으로부터 제외된다. 대신에, 리세스(144)의 바닥면(145)을 따른 솔더 범프(160)의 바닥면(167)이 리세스(144)와 동일한 물질로 형성된 리세스(144)의 벽(143)에서 끝난다(terminate). 솔더 범프(160)의 바닥부(162)의 상기 일부분은 비도전층(130) 및 금속층(140) 사이의 접합부(예를 들면, 교차부)에서 끝나는 캐비티(164)의 상부 모서리 내의 일 지점(point)을 구비한다. 그러나, 이러한 접합부(예를 들면, 교차부)는 돌출부(132) 아래에 위치한다. 따라서, 아래 방향으로의(A 방향을 따른) 힘들 및/또는 위 방향으로의(B 방향을 따른) 힘들에 대응한 상기 접합부의 크랙킹은 방지될 수 있다(또는 실질적으로 방지될 수 있다). 그렇지 않다면, 리세스되지 않은 구성 내에서 솔더 범프(160) 내로 분산되거나(distributed) 인도되어(directed) 솔더 범프(160) 내의 크랙킹을 유발하였을 힘들(예를 들면, 힘 벡터들(force vectors))은, 대신에 비도전층(130)의 돌출부(132)에 대항하여 인가되어 도 1A에 도시된 칩 스케일 패키지(100) 구성의 상기 일부분의 솔더 범프(160) 내에서 크랙킹을 방지할 수 있다. 다시 말하면, 돌출부(132)는 솔더 범프(160) 내로(또는 대항한) 힘들의 인가를 바꿈으로써 신뢰성 테스트(및/또는 컴퓨팅 어플리케이션 내의 칩 스케일 패키지(100)의 상기 일부분을 사용하는) 과정에서 고장들을 방지 또는 실질적으로 방지하도록 구성될 수 있다. 다르게 말하면, 어떤 힘들은 비도전층(130)의 돌출부(132)에 대항하여 인가될 것이고, 솔더 범프(160) 내부 대신에 비도전층(130) 및/또는 UBM층(140) 내부의 다른 곳으로 분산될 것이다. 여기 설명된 기술들을 사용하여 많은 가능한 고장 메커니즘들이 방지될 수 있거나, 실질적으로 방지될 수 있으므로, 이러한 예시적인 메커니즘은 예시들을 한정하는 것으로 여겨져서는 안 된다.
리세스(144)의 형성으로, 솔더 범프(160)의 바닥부(162)가 커플링될 수 있는 표면적(surface area)은 또한 리세스(144)의 형성 없이 솔더 범프(160)가 커플링될 수 있는 표면적보다 크다. 또한, 힘들(예를 들면, 신뢰성 테스트 동안에 인가되는 힘)이 인가될 수 있는(그리고 퍼질 수 있는) 표면적은, 리세스(144)가 형성된 경우에 리세스되지 않은 칩 스케일 패키지 구성(도시되지 않음)의 표면적과 비교할 때 더 크다. 특히, 솔더 범프(160) 층은 리세스(144)의 벽(143), 리세스(144)의 바닥면(145), 돌출부(132)의 바닥면, 및/또는 비도전층(130) 내에서 개구(134)를 정의하는 벽에 커플링될 수 있다(예를 들면, 접촉하거나 본딩될 수 있다).
도 1B는 도 1A에 도시된 칩 스케일 패키지(100)의 일부분의 상부 단면을 나타낸 도면이다. 칩 스케일 패키지(100)의 일부분의 상면도는 도 1A에 도시된 C 면 바로 위에서 잘라진 칩 스케일 패키지(100)를 나타낸다. 돌출부(132)의 바닥면(상기 C 면 바로 위의)이 도 1B에 도시된다. 리세스(144)의 벽(143)의 에지(상기 C 면 바로 아래)는 점선으로서 도 1B에 도시된다.
이러한 실시예에서, 비도전층(130)의 개구(134) 및 리세스(144)의 벽(143)의 에지는 원형(circular shape)을 갖도록 도시된다. 일 실시예들에 있어서, 비도전층(130)의 개구(134) 및/또는 리세스(144)의 벽(143)의 상기 에지는 육각형, 정사각형, 커브진 형상, 타원형, 직사각형, 및/또는 등등과 같은 다양한 형상(또는 단면 프로파일)을 가질 수 있다. 일 실시예들에 있어서, 비도전층(130)의 개구(134) 및 리세스(144)의 벽(143)의 상기 에지는 다양한 형상들(또는 단면 프로파일들)을 가질 수 있다.
도 1B에 도시된 바와 같이, 돌출부(132)는 리세스(144) 상부로 연장된다. 도 1B에 도시된 바와 같이, 리세스(144)는 개구(134)의 폭(D)보다 큰 폭(E)을 갖는다. 일 실시예들에 있어서, 리세스(144)의 폭(E)은 리세스(144)의 최대 폭일 수 있고, 개구(134)의 폭(D)은 개구(134)의 최소 폭일 수 있다. 일 실시예들에 있어서, 폭(D) 및/또는 폭(E)은 50 ㎛ 및 500 ㎛ 사이일 수 있다(예를 들면, 100 ㎛, 175 ㎛, 220 ㎛, 400 ㎛). 일 실시예들에 있어서, 폭(D) 및/또는 폭(E)은 50 ㎛보다 작을 수 있거나 또는 500 ㎛보다 클 수 있다.
일 실시예들에 있어서, 폭(D) 및 폭(E)의 차이는 대략 수 마이크로미터(예를 들면, 1 ㎛, 10 ㎛) 및 수 밀리미터(예를 들어, 0.3 mm, 0.4 mm, 1 mm, 2 mm) 사이일 수 있다. 일 실시예들에 있어서, 폭(D) 및 폭(E)의 차이는 수 마이크로미터보다 작을 수 있거나, 수 밀리미터보다 클 수 있다. 일 실시예들에 있어서, 폭(D) 및 폭(E)의 차이는 대략 도 1A에 도시된 깊이(Q)와 동일할 수 있다. 일 실시예들에 있어서, 폭(D) 및 폭(E)의 차이는 깊이(Q)보다 클 수 있거나, 깊이(Q)보다 작을 수 있다.
일 실시예들에 있어서, 폭(D) 및/또는 폭(E)은 대략 솔더 범프(160)(도 1A에 도시된)의 직경의 대략 50% 및 150% 사이일 수 있다. 예를 들면, 폭(D) 및/또는 폭(E)은 솔더 범프(160)의 직경의 대략 65%일 수 있다. 일 실시예들에 있어서, 폭(D) 및/또는 폭(E)은 솔더 범프(160)의 직경의 대략 80%일 수 있다. 다른 예시로서, 폭(D) 및/또는 폭(E)은 솔더 범프(160)의 직경의 대략 105%일 수 있다.
도 1A를 다시 참조하면, 일 실시예들에 있어서, 리세스(144)의 벽(143)은 도 1A에 도시된 것보다 큰 경사를 가질 수 있거나, 경사지지 않을 수 있다(예를 들면, 수직하거나 실질적으로 수직할 수 있다). 일 실시예들에 있어서, 리세스(144)의 벽(143)은 도 1A에 도시된 것과 같이 개구(134)로부터 멀어지기보다는(바닥으로부터 상부까지) 개구(134)를 향하여 안쪽으로(바닥으로부터 상부까지) 경사질 수 있다(예를 들면, 바닥 폭보다 작은 상부 폭을 가질 수 있다). 일 실시예들에 있어서, UBM층(140)의 리세스(144)의 바닥면(145)은 편평하지 않을 수 있다(예를 들면, 커브지거나 울퉁불퉁할 수 있다). 일 실시예들에 있어서, 리세스(144)의 바닥면(145)은 개구(134)의 폭(예를 들면, 최소 폭)(도 1B에서 폭(D)로 표시된)보다 큰 폭(예를 들면, 최대 폭)을 가질 수 있다.
도 1A에 도시된 바와 같이, 돌출부(132)는 삼각형(또는 뾰족한(pointed)) 단면 형상을 가진다. 일 실시예들에 있어서, 돌출부(132)는 삼각형 단면 형상과는 다른 형상을 가질 수 있다. 다시 말하면, 개구(134)를 정의하는 벽들은 도 1A에 도시된 것과는 다른 프로파일을 가질 수 있다. 예를 들면, 비도전층(130) 내의 개구(134)를 정의하는 벽들은 수직할 수 있다(또는 실질적으로 수직할 수 있다). 이러한 실시예들에서, 돌출부(132)의 단면 형상은 실질적으로 정사각형, 직사각형, 커브진 형상 및/또는 등등일 수 있다. 일 실시예들에 있어서, 돌출부(132)는 개구(134)의 프로파일의 적어도 일부분을 정의할 수 있다. 일 실시예들에 있어서, 비도전층(130) 내의 개구(134)를 정의하는 벽들은 도 1A에 도시된 것과 같이 개구(134)로부터 멀어지기보다는(바닥으로부터 상부까지) 개구(134)의 바닥부로부터 개구(134)의 상부까지 안쪽으로 경사질 수 있다(바닥 폭보다 작은 상부 폭을 가질 수 있다). 일 실시예들에 있어서, 개구(134)를 정의하는 상기 벽들은 커브질 수 있고, 또는 등등일 수 있다.
일 실시예들에 있어서, 캐비티(164)의 적어도 일부분, 및 그 내부에 배치된 솔더 범프(160)의 바닥부(162)의 상기 일부분이 각각 삼각형 단면 형상을 가질 수 있다. 일 실시예들에 있어서, 캐비티(164) 및/또는 그 내부에 배치된 솔더 범프(160)의 바닥부(162)의 상기 일부분이 삼각형(또는 뾰족한) 단면 형상과 다른 형상을 가질 수 있다. 예를 들면, 캐비티(164) 및/또는 그 내부에 배치된 솔더 범프(160)의 바닥부(162)의 상기 일부분이 직사각형 또는 정사각형 단면 프로파일(만약 벽(143)이 경사지지 않는다면)을 가질 수 있다.
도 1A에 명시적으로 도시되지는 않았지만, 금속간층(intermetallic layer)이 솔더 범프(160) 및 UBM층(140) 사이의 계면들 어디에라도(또는 계면들을 따라) 형성될 수 있다. 일 실시예들에 있어서, 금속간층은 또한 솔더 범프(160) 및 비도전층(130) 사이의 계면들 어디에라도(또는 계면들을 따라) 형성될 수 있다. 따라서, 금속간층은 다수의 표면들(multiple surfaces)을 따라 형성될 수 있다. 예를 들면, 금속간층은 리세스(144)의 벽(143)을 따라, 리세스(144)의 바닥면(145)을 따라, 돌출부(132)의 바닥면을 따라(C 면을 따라 얼라인된), 및/또는 비도전층(130) 내의 개구(134)를 정의하는 벽을 따라 형성될 수 있다. 따라서, 솔더 범프(160)의 금속간층은 모두 C 면 아래에 배치된 리세스(144)의 벽(143), 돌출부(132)의 바닥면을 따라, 및/또는 리세스(144)의 바닥면(145)을 따라 형성될 수 있다.
일 실시예들에 있어서, 도 1A에 도시된 칩 스케일 패키지(100)는 다이(die) (반도체 기판(150)으로부터 형성된)와 대략 동일한 사이즈(또는 약간 큰 사이즈(예를 들면, 약 1.2배까지 큰))의 패키지를 정의할 수 있다. 따라서, 칩 스케일 패키지(100)의 상기 일부분이 예를 들면, 기판 또는 리드 프레임(lead frame), 및/또는 반도체 기판(150) 주위의 몰딩(molding)과 같은 칩 캐리어(chip carrier)를 포함하지 않는 단독의 개별적인 구성요소일 수 있다(또는 정의할 수 있다). 도시되지는 않았지만, 다수의 솔더 범프들(솔더 범프(160)와 유사한)은 비도전층(130) 및/또는 금속층(140)에 커플링될 수 있다(예를 들면, 솔더 범프(160)의 측부에 커플링될 수 있다). 상기 다수의 솔더 범프들 사이의 피치(pitch)는, 일 실시예들에 있어서, 1 밀리미터보다 작을 수 있다. 일 실시예들에 있어서, 상기 다수의 솔더 범프들 사이의 피치(pitch)는, 1 mm보다 크거나 같을 수 있다.
도 2A 내지 도 2E는 칩 스케일 패키지(200)의 일부분(예를 들면, 도 1A에 도시된 칩 스케일 패키지(100)의 일부분)을 제조하는 방법을 나타내는 단면도들이다. 도 2A 내지 도 2E에서, 다양한 작업들(예를 들면, 반도체 공정 작업들)이 수행되어 칩 스케일 패키지(200)의 일부분들(그리고 도 2A 내지 도 2E에 도시된 칩 스케일 패키지(200) 일부분의 측부에 위치하는 칩 스케일 패키지(200)의 다른 일부분들(도시되지 않음))을 형성한다.
도 2A 내지 도 2E는 칩 스케일 패키지(200)의 일부분을 형성(예를 들면, 제조, 공정)하는 데 요구될 수 있는 단계들 중 일부분만을 도시한 개략도들이다. 일 실시예들에 있어서, 부가적인 반도체 공정 작업들(예를 들면, 마스크 단계들, 식각 단계들, 퇴적 단계들, 연마 단계들)이 칩 스케일 패키지(200)의 일부분을 제조하는 데 사용될 수 있다. 일 실시예들에 있어서, 칩 스케일 패키지(200) 일부분 내에 포함된(또는 적어도 일부분을 정의하는) 다이는 많은 반도체 소자들(예를 들면, MOSFET 장치들)(서로에 대하여 측부에 배치할 수 있는) 및/또는 소정의 패턴을 통해 분산되며(dispersed) 도 2A 내지 도 2E에 도시된 것과 유사한 피쳐들을 구비할 수 있다. 단순화를 위하여, 도 2A 내지 도 2E를 통해 참조부호들은 칩 스케일 패키지(200)의 일부분의 한쪽 면에만 일반적으로 도시한다.
도 2A는 언더 범프 메탈(UBM) 층(240)(도전층으로 지칭될 수 있는) 상에 배치된 비도전층(230) 내에 개구(234)가 형성된 이후의 칩 스케일 패키지(200)의 일부분을 나타내는 단면도이다. 비도전층(230)(패시베이션(passivation)층 또는 인캡슐레이션층일 수 있는)은 폴리이미드, PBO, BCB, 실리콘 이산화물, 실리콘 질화물, 및/또는 등등을 포함할 수 있다. 비도전층(230)은 패터닝되어 개구(234)를 통해 금속층(240)이 접근할 수 있도록 개구(234)를 형성할 수 있다. 개구(234)는 포토리소그래피(photolithography) 기술들을 사용하여 비도전층(230) 내에 형성될 수 있다. 다시 말하면, 개구(234)는 비도전층(230) 내의 포토-디파인드 개구일 수 있다. 일 실시예들에 있어서, 비도전층(230)은 하나 이상의 다양한 타입들의 비도전형 물질들을 사용하여 형성된 하나 이상의 층들을 포함할 수 있다.
UBM층(240)은 MOSFET들, BJT들, 다이오드들, 레지스터들, 인덕터들, 비아들, 금속층들, 및/또는 등등과 같은 다양한 반도체 소자들 및/또는 피쳐들을 포함할 수 있는 반도체 기판(250) 상에 퇴적될 수 있다. 일 실시예들에 있어서, UBM층(240)은 마스크, 식각 및/또는 퇴적 기술들을 사용하여 형성될 수 있다. 일 실시예들에 있어서, UBM층(240)은 시드층(seed layer)일 수 있고, UBM층(240)은, 예를 들어 구리(Cu), 금(Au), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 바나듐(V), 백금(Pt), 및/또는 등등과 같은 다양한 타입들의 금속(또는 이들의 조합들)일 수 있거나, 또는 이들을 포함할 수 있다. 일 실시예들에 있어서, UBM층(240)은 예를 들면, 식각 기술들을 사용하여 패턴된 층일 수 있다. 일 실시예들에 있어서, UBM층(240)은 솔더 범프(260)(도 2D 및 도 2E에서 도시된 바와 같이 이후에 형성되는)의 용융된 솔더(molten solder)가 반도체 기판(250) 내부로 확산하는 것을 억제하는 솔더 확산 배리어(solder diffusion barrier)로 작용할 수 있고, 솔더 범프(260)가 커플링될 수 있는 컨덕터(conductor)로 작용할 수 있다.
일 실시예들에 있어서, 반도체 기판(250)은 UBM층(240) 및/또는 비도전층(230)의 공정(및/또는 아래에 설명되는 공정 단계들) 과정에서 실리콘 웨이퍼(silicon wafer) 내에 포함될 수 있다(예를 들면, 그 일부일 수 있다). 다시 말하면, UBM층(240) 및/또는 비도전층(230)과 관련된 공정(및/또는 아래에 설명되는 공정 단계들)이 반도체 기판(250)을 포함하는 실리콘 웨이퍼 상에 수행될 수 있다. 일 실시예들에 있어서, 반도체 기판(250)은, 이에 한정되는 것은 아니지만, 예를 들어 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 실리콘 카바이드(SiC), III-V족 반도체 기판들, II-VI족 반도체 기판들, 및/또는 등등을 포함하는 반도체 기판들일 수 있고, 또는 이와 관련된 다양한 타입의 반도체 공정 기술들을 포함할 수 있다.
도 2B는 UBM층(240) 내의 리세스(244)의 형성을 나타내는 도면이다. 리세스(244)는 식각 공정(또한 에칭 공정으로 지칭될 수 있는)을 사용하여 UBM층(240) 내에 형성된다. 일 실시예들에 있어서, 리세스(244)는 등방성 식각(예를 들면, 습식 식각) 공정을 사용하여 형성될 수 있다. 일 실시예들에 있어서, 다양한 이방성 식각 기술들(예를 들면, 반응성 이온 식각(RIE)) 및/또는 등방성 식각 기술들이 리세스(244)를 형성하는 데 사용될 수 있다. UBM층(240) 내의 리세스의 식각은 비도전층(230)의 돌출부(232) 형성을 유발할 수 있고, 돌출부(232)는 UBM층(240)의 리세스(244) 상부로 연장할 수 있다. 다시 말하면, 돌출부(232) 아래의 UBM층(240) 부분들이 식각되어 제거된 후에도 비도전층(230)의 돌출부(232)는 잔류한다. 일 실시예들에 있어서, 비도전층(230)의 돌출부(232)는 오버행으로 지칭될 수 있다.
일 실시예들에 있어서, 도 2B에 도시된 단계를 제조하는 데 사용되는 식각 공정은 다양한 케미스트리(chemistries)를 포함할 수 있다. 예를 들면, 상기 식각 공정은 설퍼(sulfuric)-베이스 용액, 질산(nitric acid) 용액, 시트르산(citric acid) 용액, 과황산 암모늄(ammonium per-sulfate) 용액, 세륨 암모늄 질산염(cerium ammonium nitrate) 용액 및/또는 등등을 포함할 수 있다. 일 실시예들에 있어서, 이러한 용액들 하나 이상은 과산화물(peroxide)를 포함할 수 있다. 일 실시예들에 있어서, 상기 식각 공정은 활성 물질(active material) 1 입자(part)에 대하여 물(water) 50 입자 내지 1000 입자를 갖는 상대적으로 희석된 용액(diluted solution)을 포함할 수 있다. 상기 활성 물질은 물질들의 조합을 포함할 수 있다.
일 실시예들에 있어서, 식각 공정 시간(duration)은 상기 식각 공정에 사용되는 케미스트리들에 기초하여 달라질 수 있다. 예를 들면, 상기 식각 공정 시간은 대략 1분 및 20분 사이일 수 있다. 일 실시예들에 있어서, 상기 식각 공정 시간은 대략 5분, 10분 등일 수 있다. 일 실시예들에 있어서, 상기 식각 공정 시간은 1분보다 작거나, 20분보다 클 수 있다. 일 실시예들에 있어서, 상기 시간은 식각 케미스트리, 리세스(244)의 타겟(target) 깊이, 리세스(244)의 타겟 폭 및/또는 등등에 의존할 수 있다.
일 실시예들에 있어서, 리세스(244)는 대략 마이크로미터의 일부분(예를 들어, 0.3 ㎛, 0.5 ㎛) 내지 수 마이크로미터(예를 들면, 1 ㎛, 3 ㎛, 5 ㎛, 10 ㎛)인 깊이(F)를 가질 수 있다. 일 실시예들에 있어서, 리세스(244)의 깊이(F)는 UBM층(240)의 두께(G)의 일부분(fraction)일 수 있다. 일 실시예들에 있어서, 리세스(244)의 깊이(F) 대 UBM층(240)의 두께(G)의 비율은 대략 1:100 내지 1:2 사이일 수 있다. 일 실시예들에 있어서, 상기 두께(G)는 대략 수 마이크로미터(예를 들면, 5 ㎛, 10 ㎛, 15 ㎛)일 수 있다. 유사하게, 비도전층(230)의 두께(I)는 대략 수 마이크로미터(예를 들면, 5 ㎛, 10 ㎛, 15 ㎛)일 수 있다. 일 실시예들에 있어서, UBM층(240)의 두께(G)는 비도전층(230)의 두께(I)와 대략 동일할 수 있다. 일 실시예들에 있어서, UBM층(240)의 두께(G)는 비도전층(230)의 두께(I)보다 크거나, 작을 수 있다.
리세스(244)의 깊이(F)가 등방성 식각을 사용하여 형성될 때, 돌출부(232)의 길이(H)(리세스(244) 상부에 매달린)는 대략 리세스(244)의 깊이(F)와 동일할 수 있다. 따라서, 돌출부(232)의 길이(H)는 대략 마이크로미터의 일부분(예를 들어, 0.3 ㎛, 0.5 ㎛) 내지 수 마이크로미터(예를 들면, 1 ㎛, 3 ㎛, 5 ㎛)일 수 있다. 일 실시예들에 있어서, 다양한 이방성 식각 기술들 및/또는 등방성 식각 기술들이 리세스(244)를 형성하는 데 사용될 수 있다. 이러한 실시예들에서, 돌출부(232)는 리세스(244)의 깊이(F)와 다른(예를 들면, 더 작은) 길이(H)를 가질 수 있다.
일 실시예들에 있어서, UBM층(240) 내에 리세스(244)를 제조하기 위한 식각은 수 초(예를 들면, 20초, 50초) 및 수 분(예를 들면, 2분, 5분, 10분) 사이의 시간을 가질 수 있다. 일 실시예들에 있어서, 리세스(244)를 제조하기 위한 식각 시간은 UBM층(240)을 제조하는 데 사용되는 물질들 및/또는 상기 식각 공정에서 사용되는 에천트(etchant)에 의존할 수 있다. 일 실시예들에 있어서, 리세스(244)를 제조하기 위한 식각 시간은 솔더 범프(260)가 커플링되기 전에 UBM층(240)의 표면을 준비(예를 들면, 세정)하는 데 사용되는 공정보다 현저히 길 수 있다.
도 2B에 도시된 바와 같이, 돌출부(232) 및 리세스(244)는 집합적으로 캐비티(246)를 정의한다. 특히, 리세스(244)의 벽 및 돌출부(232)의 바닥면은 집합적으로 캐비티(246)의 적어도 일부분을 정의한다.
일 실시예들에 있어서, 상기 식각 공정은 전세정(pre-clean)으로 작용할 수 있다. 일 실시예들에 있어서, 상기 식각 공정은 비도전층(230) 및/또는 UBM층(240)으로부터 유기 물질들(organic materials), 산화물들(예를 들면, 구리 산화물들) 등을 세정할 수 있다. 일 실시예들에 있어서, 상기 식각 공정은 비도전층(230) 및/또는 UBM층(240)의 하나 이상의 부분들을 세정할 수 있다.
도 2C는 비도전층(230) 및 UBM층(240) 상의 플럭스층(270)의 형성을 나타내는 도면이다. 플럭스층(270)은 메쉬(mesh)(예를 들면, 미리 제조된 스크린)를 통하여 비도전층(230) 및 UBM층(240) 상에 배치될 수 있다. 도 2C에 도시된 바와 같이, 플럭스층(270)은 비도전층(230) 내의 개구(234) 내부 및 UBM층(240)의 리세스(244) 내부에 배치될 수 있다.
일 실시예들에 있어서, 플럭스층(270)은 플럭스층(270) 상에 배치될 솔더 범프의 직경보다 큰 폭(R)을 가질 수 있다. 플럭스층(270)은 비도전층(230) 및/또는 UBM층(240)으로의 상기 솔더 범프의 부착(adhesion)을 용이하게 하도록 구성된 유동 촉진제(flowing agent)일 수 있다. 플럭스층(270)은 예를 들면, 수용성 플럭스(water soluble flux), 무세정 플럭스(no-clean flux), 에폭시 플럭스(epoxy flux) 및/또는 등등일 수 있다. 일 실시예들에 있어서, 플럭스층(270)은 각각 하나 이상의 다양한 타입들의 플럭스 물질을 포함하는 하나 이상의 층들을 포함할 수 있다.
도 2D는 리플로우 공정이 수행되기 이전에 비도전층(230)의 개구(234) 내부에 배치된 솔더 범프(260)를 나타내는 도면이다. 도 2D에 도시된 바와 같이, 리플로우 공정이 수행되기 전에 상기 개구 내에 솔더 범프(260)가 배치될 때, 솔더 범프(260)는 캐비티(246)(및/또는 리세스(244)의 다른 부분들) 외부에 위치한다. 도 2D에 도시된 솔더 범프(260)는 구형이지만, 일부 실시예들에서 솔더 범프(260)는 구형을 갖지 않을 수 있다. 예를 들어, 솔더 범프(260)의 적어도 일부분이 편평한 표면을 가질 수 있다. 전술한 바와 같이, 일 실시예들에 있어서, 솔더 범프(260)는 은(Ag), 주석(Sn), 니켈(Ni) 및/또는 등등을 포함하는 다양한 물질들(또는 이들의 조합들)(예를 들면, SAC, SNC, SACX, 및 다른 주석계 합금들)을 사용하여 형성될 수 있다.
도 2E는 리플로우 공정이 수행된 이후에 비도전층(230)의 개구(234) 내에 배치된 솔더 범프(260)를 나타내는 도면이다. 리플로우 공정이 수행된 이후에, 리세스(244) 내의 솔더 범프(260) 일부분(263)은 캐비티(246) 내에 배치된다. 솔더 범프(260) 일부분(263)은 돌출부(232)의 바닥면에 커플링된(또는 접촉하는) 상부면을 갖는다. 일 실시예들에 있어서, 상기 리플로우 공정은 솔더 범프(260)를 용융시키고 솔더 범프(260) 일부분(263)이 캐비티(246)를 채우도록 상대적으로 고온의 리플로우 공정일 수 있다.
일 실시예들에 있어서, 상기 리플로우 공정 온도는 예를 들면, 50℃ 및 500℃(예를 들면, 250℃) 사이에서 달라질 수 있고, 상기 리플로우 공정 시간은 수 분에서 수 시간(예를 들면, 10분, 20분) 사이에서 달라질 수 있다. 상기 리플로우 공정 온도 및/또는 시간은 솔더 범프(260)의 케미스트리, 상기 플럭스층(도 2C 내지 도 2D에 도시된)의 케미스트리, 리세스(244) 및/또는 캐비티(246)의 사이즈, 및/또는 등등에 따라 달라질 수 있다.
도 2C 내지 도 2D에 도시된 상기 플럭스층은 상기 리플로우 공정에서 용융된 솔더 범프(260)에 의해 캐비티(246)를 채우는 것을 용이하게 할 수 있다. 상기 리플로우 공정 과정에서, 플럭스층(270)은 용융 및/또는 증발(evaporate)될 수 있다. 도시되지는 않았지만, 일 실시예들에 있어서, 플럭스층(270)은 완전히 용융 및/또는 증발되지 않는 물질로 형성될 수 있다. 이러한 실시예들에서, 플럭스층(270)은 솔더 범프(260)의 적어도 일부분 주위에 칼라(collar)를 형성할 수 있다.
리세스(244) 및 캐비티(246)를 형성함에 의해, 솔더 범프(260)가 부착될 수 있는 표면적은 리세스(244) 및/또는 캐비티(246)가 없는 경우에 비하여 더 클 수 있다. 이는 리세스(244) 및 캐비티(246)를 제외한 도 2A를 리세스(244) 및 캐비티(246)를 포함한 도 2B와 비교함에 의해 시각적으로 관찰될 수 있다. 증가된 표면적은 UBM층(240) 및/또는 비도전층(230)으로의 솔더 범프(260)의 부착을 용이하게 할 수 있다.
일 실시예들에 있어서, 상기 리플로우 공정 동안에 금속간층(도시되지 않음)이 형성될 수 있다. 일 실시예들에 있어서, 상기 금속간층의 적어도 일부분은 솔더 범프(260)의 벌크 및 UBM층(240)의 적어도 일부분 및/또는 비도전층(230)의 적어도 일부분 사이의 계면 어디라도 형성될 수 있다.
일 실시예들에 있어서, 리플로우 공정을 사용하기보다는, 솔더 범프(260)(또는 이들의 변형)가 도금(plating) 기술을 사용하여 형성될 수 있다. 상기 도금 기술은 하나 이상의 배리어 및/또는 시드층들을 퇴적하는 단계, 포토 마스크 단계, 솔더 도금 단계, 레지스트 스트립(resist strip) 단계, 및/또는 등등을 포함할 수 있다.
도 3은 일 실시예들에 따른 칩 스케일 패키지의 일부분을 형성하는 방법을 나타내는 플로차트이다. 상기 칩 스케일 패키지의 상기 일부분은 전술한 칩 스케일 패키지들의 일부분들(도 1에 도시된 칩 스케일 패키지(100)의 일부분)과 유사할 수 있다.
금속층이 반도체 기판 상에 형성된다(블록 310). 상기 금속층은 상기 반도체 기판 상에 하나 이상의 퇴적 기술들을 사용하여 퇴적될 수 있다. 일 실시예들에 있어서, 상기 금속층은 언더 범프 메탈(UBM) 층일 수 있다. 상기 금속층이 상기 반도체 기판 상에 형성되기 전에 다양한 타입들의 반도체 소자들(예를 들면, MOSFET 장치들) 및/또는 다른 피쳐들(예를 들면, 트렌치들(trenches), 패드들 등)이 상기 반도체 기판 내에 형성될 수 있다. 일 실시예들에 있어서, 상기 금속층은 구리와 같은 물질을 포함할 수 있다.
개구를 포함하는 비도전층이 상기 금속층 상에 형성된다(블록 320). 일 실시예들에 있어서, 상기 비도전층은 상기 금속층 상에 포토-디파인될 수 있다. 일 실시예들에 있어서, 폴리이미드층과 같은 다양한 타입들의 비도전층들이 상기 금속층 상에 형성될 수 있다. 일 실시예들에 있어서, 상기 개구는 경사벽들을 갖거나 수직 벽들을 가질 수 있다. 상기 개구는 솔더 범프의 적어도 일부분이 상기 개구 내에 위치할 수 있도록 정의될 수 있다. 상기 개구는 솔더 범프가 커플링될 수 있는 상기 금속층의 일부분 상부에 정의될 수 있다.
캐비티의 적어도 일부분이 상기 비도전층 아래의 상기 금속층 내에 정의된다(블록 330). 상기 금속층의 일부분들이 상기 비도전층 하부로부터 식각되어 제거됨에 따라, 상기 캐비티의 상기 일부분은 등방성 식각 공정을 사용하여 상기 금속층 내에 정의될 수 있다. 일 실시예들에 있어서, 상기 캐비티의 상부(예를 들면, 크레비스)는 상기 비도전층의 바닥면(예를 들면, 상기 비도전층의 돌출부의 바닥면)에 의해 정의될 수 있다.
솔더 범프의 적어도 일부분이 상기 캐비티 내에 배치된다(블록 340). 일 실시예들에 있어서, 상기 솔더 범프의 상기 일부분은 상대적으로 고온의 리플로우 공정을 사용하여 상기 캐비티 내에 배치될 수 있다. 일 실시예들에 있어서, 상기 리플로우 공정 동안에 금속간층이(상기 솔더 범프 내의 금속들의 이동(migration)에 의하여) 형성될 수 있다. 일 실시예들에 있어서, 상기 금속간층의 적어도 일부분은 상기 솔더 범프의 벌크 및 상기 금속층의 적어도 일부분 및/또는 상기 비도전층의 적어도 일부분 사이의 계면에 형성될 수 있다. 일 실시예들에 있어서, 상기 금속간층의 적어도 일부분은 상기 비도전층 아래의(예를 들면, 상기 비도전층을 따라 얼라인된 면 아래의) 층 내에(예를 들면, 상기 UBM층의 상기 리세스 내에) 배치될 수 있다. 도 3에 도시되지는 않았지만, 일 실시예들에 있어서, 상기 방법은 상기 캐비티 내에 상기 솔더 범프가 배치되기 전에 하나 이상의 플럭스층을 형성하는 단계를 포함할 수 있다.
도 4는 일 실시예들에 따른 칩 스케일 패키지(400)의 단면부의 스캐닝 전자 현미경(scanning electron microscopic, SEM) 이미지이다. 도 4에 도시된 칩 스케일 패키지(400)의 일부분은 웨이퍼-레벨 칩 스케일 패키지(WLCSP)일 수 있다. 솔더 범프(460)는 비도전층(430)(또한 인캡슐레이션층으로 지칭될 수 있는) 및 언더 범프 메탈(UBM) 층(440)에 커플링될 수 있다. UBM층(440)은 반도체 기판(도시되지 않음) 상에 배치된다. 상기 반도체 기판은 MOSFET들, BJT들, 다이오드들, 레지스터들, 인덕터들, 비아들, 금속층들, 및/또는 등등과 같은 다양한 반도체 소자들 및/또는 피쳐들을 포함할 수 있다. 도 4에 도시된 많은 피쳐들은 칩 스케일 패키지(400)의 다른 일부분(도시되지 않음) 내에 비춰진다.
도 4에 도시된 바와 같이, 솔더 범프(460)는 UBM층(440)에 비도전층(430) 내의 개구(434)를 통해 커플링된다. 특히, 솔더 범프(460)는 UBM층(440)에 의해 정의되는 리세스(444)(또한 포켓으로도 지칭될 수 있는) 내에 배치되는 바닥부를 구비할 수 있다. 도 4에 도시된 바와 같이, 비도전층(430)의 돌출부(432) 및 리세스(444)가 집합적으로 캐비티(446)(또는 크레비스)를 정의한다. 리세스(444) 내의 솔더 범프(460)의 일부분(463)은 캐비티(446) 내에 배치된다. 일 실시예들에 있어서, 솔더 범프(460)의 일부분(463)은 솔더 범프(460)의 리플로우 공정 동안에 캐비티(446) 내부로 배치될 수 있다. 비도전층(430)의 돌출부(432)는 신뢰성 테스트 과정 및/또는 컴퓨팅 어플리케이션 내에서 사용하는 과정에서 칩 스케일 패키지(400)의 상기 일부분 내에 솔더 범프(460)를 재빨리 안정적으로 홀드하도록(들어올려짐 없이) 구성된 유지 부재로 작용할 수 있다.
도 5는 일 실시예들에 따른 칩 스케일 패키지(500)의 단면부의 SEM 이미지이다. 도 5에 도시된 칩 스케일 패키지(500)의 일부분은 웨이퍼-레벨 칩 스케일 패키지(WLCSP)일 수 있다. 솔더 범프(560)는 비도전층(530)(또한 인캡슐레이션층으로 지칭될 수 있는) 및 언더 범프 메탈(UBM) 층(540)에 커플링될 수 있다. UBM층(540)은 반도체 기판(도시되지 않음) 상에 배치된다. 상기 반도체 기판은 MOSFET들, BJT들, 다이오드들, 레지스터들, 인덕터들, 비아들, 금속층들, 및/또는 등등과 같은 다양한 반도체 소자들 및/또는 피쳐들을 포함할 수 있다. 도 5에 도시된 많은 피쳐들은 칩 스케일 패키지(500)의 다른 일부분(도시되지 않음) 내에 비춰진다.
도 5에 도시된 바와 같이, 솔더 범프(560)는 UBM층(540)에 비도전층(530) 내의 개구(534)를 통해 커플링된다. 특히, 솔더 범프(560)는 UBM층(540)에 의해 정의되는 리세스(544)(또한 포켓으로도 지칭될 수 있는) 내에 배치되는 바닥부를 구비할 수 있다. 도 5에 도시된 바와 같이, 비도전층(530)의 돌출부(532) 및 리세스(544)가 집합적으로 캐비티(546)(또는 크레비스)를 정의한다. 리세스(544) 내의 솔더 범프(560)의 일부분(563)은 캐비티(546) 내에 배치된다. 일 실시예들에 있어서, 솔더 범프(560)의 일부분(563)은 솔더 범프(560)의 리플로우 공정 동안에 캐비티(546) 내부로 배치될 수 있다. 비도전층(530)의 돌출부(532)는 신뢰성 테스트 과정 및/또는 컴퓨팅 어플리케이션 내에서 사용하는 과정에서 칩 스케일 패키지(500)의 상기 일부분 내에 솔더 범프(560)를 재빨리 안정적으로 홀드하도록(들어올려짐 없이) 구성된 유지 부재로 작용할 수 있다.
도 5에 도시된 바와 같이, 비도전층(530)의 돌출부(532)는 수평면(M) 아래에 배치하는(예를 들면, 아래로 연장하는) 일부분을 구비한다. 돌출부(532)는 수평면(M) 아래로 커브지는 일부분을 구비한다. 수평면(M)은 대략 비도전층(530) 및 UBM층(540) 사이의 계면을 따라 얼라인된다. 도 5에 도시된 돌출부(532)의 프로파일은, 비도전층(430) 및 UBM층(440) 사이의 계면을 따라 얼라인된 면 아래에 배치된 일부분을 구비하지 않는 도 4에 도시된 돌출부(432)의 프로파일과 대조된다.
본 발명의 일 측면에 있어서, 장치는 적어도 하나의 반도체 소자를 포함하는 반도체 기판, 및 상기 반도체 기판 상에 배치된 금속층을 포함할 수 있다. 상기 장치는 개구를 정의하는 비도전층을 포함할 수 있고, 상기 비도전층은 상기 금속층 내의 리세스 상부에 배치되는 돌출부를 정의하는 단면부를 구비할 수 있으며, 상기 장치는 상기 금속층 및 상기 비도전층에 의해 정의되는 상기 돌출부 사이에 배치되는 일부분을 구비하는 솔더 범프를 포함할 수 있다.
일 실시예들에 있어서, 상기 비도전층 및 상기 금속층 사이의 계면은 일 면을 따라 얼라인되고, 상기 돌출부는 상기 면을 따라 얼라인되는 바닥부를 구비하며, 상기 솔더 범프의 상기 일부분이 상기 면을 따라 얼라인된다. 일 실시예들에 있어서, 상기 솔더 범프의 상기 일부분이 상기 비도전층의 상기 돌출부의 바닥부에 커플링되는 상부면을 구비한다.
일 실시예들에 있어서, 상기 반도체 기판, 상기 금속층, 상기 비도전층, 및 상기 솔더 범프는 집합적으로 칩 스케일 패키지의 적어도 일부분을 정의한다. 일 실시예들에 있어서, 일 실시예들에 있어서, 상기 돌출부는 등방성 식각 공정을 사용하여 형성된다. 일 실시예들에 있어서, 상기 금속층 및 상기 비도전층에 의해 정의되는 상기 돌출부 사이에 배치된 상기 솔더 범프의 상기 일부분은 삼각형 단면 형상을 가진다. 일 실시예들에 있어서, 상기 돌출부는 삼각형 단면 형상을 갖는다.
본 발명의 다른 측면에 있어서, 방법은 반도체 기판 상에 금속층을 형성하는 단계, 상기 금속층 상에 개구를 포함하는 비도전층을 형성하는 단계를 포함한다. 상기 방법은 상기 개구 내 및 상기 비도전층 하부의 상기 금속층 내에 얼라인된 캐비티의 적어도 일부분을 정의하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 캐비티 내에 솔더 범프의 적어도 일부분을 배치하는 단계를 포함할 수 있다.
일 실시예들에 있어서, 상기 캐비티를 정의하는 단계는 등방성 식각 공정을 사용하여 수행될 수 있다. 일 실시예들에 있어서, 상기 솔더 범프의 상기 일부분은 리플로우 공정을 사용하여 상기 캐비티 내로 배치될 수 있다. 일 실시예들에 있어서, 상기 방법은 상기 솔더 범프의 적어도 일부분이 상기 캐비티 상부로 돌출하는 상기 비도전층의 바닥면에 커플링될 때까지 상기 솔더 범프를 가열하는 단계를 포함할 수 있다.
일 실시예들에 있어서, 상기 정의하는 단계는 상기 비도전층으로부터 상기 캐비티 상부로 돌출부를 정의하는 단계를 포함한다. 일 실시예들에 있어서, 상기 솔더 범프의 상기 일부분이 리플로우 공정을 사용하여 상기 캐비티 내에 배치된다. 상기 방법은 또한 상기 비도전층 내 및 상기 캐비티 상부에 포함되는 상기 개구 상에 플럭스층을 형성하는 단계를 포함할 수 있고, 리플로우 공정을 사용하여 상기 솔더 범프가 상기 캐비티 내에 배치되기 전에 상기 플럭스층 상에 상기 솔더 범프의 적어도 일부분을 배치하는 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 있어서, 상기 장치는 적어도 하나의 반도체 소자를 포함하는 반도체 기판, 및 개구를 정의하는 비도전층을 포함할 수 있다. 상기 장치는 상기 반도체 기판 및 상기 비도전층 사이에 배치된 금속층을 포함할 수 있다. 상기 금속층은, 상기 개구 아래에 배치된 일부분을 구비하며 상기 금속층 및 상기 비도전층 사이의 계면을 따라 얼라인된 상기 비도전층의 상기 개구의 일부분의 폭보다 큰 폭을 갖는 일부분을 구비하는 리세스를 정의할 수 있다.
일 실시예들에 있어서, 상기 장치는 상기 리세스 내에 배치되고 상기 금속층 및 상기 비도전층에 커플링된 일부분을 구비하는 솔더 범프를 포함할 수 있다. 일 실시예들에 있어서, 상기 장치는 상기 리세스 내에 배치되고, 상기 금속층 내의 상기 리세스의 적어도 일부분 상부로 연장하는 상기 비도전층의 바닥면에 커플링된 일부분을 구비하는 솔더 범프를 포함할 수 있다.
일 실시예들에 있어서, 상기 비도전층의 상기 개구는 경사벽에 의해 정의되고, 상기 리세스는, 적어도 부분적으로는, 경사벽에 의해 정의된다. 일 실시예들에 있어서, 상기 리세스는 상기 비도전층의 상기 개구의 경사벽의 적어도 일부분 아래에 배치된 경사벽을 구비한다. 일 실시예들에 있어서, 상기 비도전층 및 상기 금속층 사이의 상기 계면은 일 면을 따라 얼라인되고, 상기 리세스의 상기 일부분 및 상기 개구의 상기 일부분은 상기 면을 따라 얼라인된다.
일 실시예들에 있어서, 상기 비도전층 및 상기 금속층의 계면은 일 면을 따라 얼라인된다. 상기 장치는 상기 리세스 내의 상기 면 아래에 배치된 솔더 범프의 일부분 내에 포함되는 금속간층을 포함할 수 있다. 일 실시예들에 있어서, 상기 리세스는 상기 개구의 최소 폭보다 큰 최대 폭을 갖는다. 일 실시예들에 있어서, 상기 리세스의 폭 및 상기 개구의 폭의 차이는 0.5 마이크로미터보다 크다.
여기에 설명된 다양한 기술들의 실행들은 디지털 전자 회로(digital electronic circuitry) 또는 컴퓨터 하드웨어, 펌웨어(firmware), 소프트웨어, 또는 이들의 조합들에서 실시될 수 있다. 일부 실행들은 다양한 반도체 공정 및/또는 패키지 기술들을 사용하여 실시될 수 있다. 전술한 바와 같이, 일부 실시예들은, 이에 한정되는 것은 아니지만, 예를 들어 실리콘(Si), 갈륨 비소(GaAs), 실리콘 카바이드(SiC), III-V족 반도체 기판들, II-VI족 반도체 기판들, 및/또는 등등을 포함하는 반도체 기판들과 관련된 다양한 타입의 반도체 공정 기술들을 사용하여 실행될 수 있다.
설명된 실행예들의 특정한 특징들이 여기에 설명된 바와 같이 기술된 바, 많은 이제 당업자에게 개선들, 치환들, 변화들 및 동등물들이 나타날 것이다. 따라서, 첨부된 청구항들은 실시예들의 범위 내에 해당되는 모든 이러한 개선들 및 변화들을 커버하도록 의도되었음이 이해될 것이다. 그들은 예시적인 방법으로서 설명되었고, 형태 및 세부 사항들에서 제한 없이, 그리고 다양한 변화들이 만들어질 수 있다는 것을 이해해야 할 것이다. 여기 설명된 상기 장치 및/또는 방법들의 일부분은 상호 배제적인 조합을 제외하고는, 어떠한 조합으로라도 결합될 수 있다. 여기 설명된 실시예들은 상기 기능들의 다양한 조합들 및/또는 서브조합들, 구성요소들 및/또는 다양한 실시예들의 특징들을 포함할 수 있다.

Claims (22)

  1. 적어도 하나의 반도체 소자를 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치된 금속층(metal layer);
    개구(opening)를 정의하며, 상기 금속층 내의 리세스(recess) 상부에 돌출부(protrusion)를 정의하는 단면부를 구비하는 비도전층(nonconductive layer); 및
    상기 금속층 및 상기 비도전층에 의해 정의되는 상기 돌출부 사이에 배치된 일부분을 구비하는 솔더 범프(solder bump)를 포함하는 장치.
  2. 제1항에 있어서,
    상기 비도전층 및 상기 금속층 사이의 계면(interface)이 일 면(plane)을 따라 얼라인되고, 상기 돌출부는 상기 면을 따라 얼라인되는 바닥부(bottom portion)를 구비하며, 상기 솔더 범프의 상기 일부분이 상기 면을 따라 얼라인되는 것을 특징으로 하는 장치.
  3. 제1항에 있어서,
    상기 솔더 범프의 상기 일부분은 상기 비도전층의 상기 돌출부의 바닥부에 커플링되는 상면을 구비하는 것을 특징으로 하는 장치.
  4. 제1항에 있어서,
    상기 반도체 기판, 상기 금속층, 상기 비도전층 및 상기 솔더 범프는 집합적으로 적어도 칩 스케일 패키지(chip scale package)의 일부분을 정의하는 것을 특징으로 하는 장치.
  5. 제1항에 있어서,
    상기 돌출부는 등방성 식각 공정(isotropic etching process)을 사용하여 형성되는 것을 특징으로 하는 장치.
  6. 제1항에 있어서,
    상기 금속층 및 상기 비도전층에 의해 정의되는 상기 돌출부의 사이에 배치된 상기 솔더 범프의 상기 일부분이 삼각형(triangular) 단면 형상을 갖는 것을 특징으로 하는 장치.
  7. 제1항에 있어서,
    상기 돌출부는 삼각형 단면 형상을 갖는 것을 특징으로 하는 장치.
  8. 반도체 기판 상에 금속층을 형성하는 단계;
    상기 금속층 상에 개구를 포함하는 비도전층을 형성하는 단계;
    상기 개구 내부 및 상기 비도전층 아래의 상기 금속층 내에 얼라인된 캐비티(cavity)의 적어도 일부분을 정의하는 단계; 및
    상기 캐비티 내에 솔더 범프의 적어도 일부분을 배치하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 캐비티를 정의하는 단계는 등방성 식각 공정을 사용하여 수행되는 것을 특징으로 하는 방법.
  10. 제8항에 있어서,
    상기 솔더 범프의 상기 일부분이 리플로우(reflow) 공정을 사용하여 상기 캐비티 내로 배치되는 것을 특징으로 하는 방법.
  11. 제8항에 있어서,
    상기 솔더 범프의 상기 적어도 일부분이 상기 캐비티 상부에서 돌출되는 상기 비도전층의 바닥면에 커플링될 때까지 상기 솔더 범프를 가열(heating)하는 단계를 더 포함하는 방법.
  12. 제8항에 있어서,
    상기 정의하는 단계는 상기 비도전층으로부터 상기 캐비티 상부로 돌출부를 정의하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제8항에 있어서,
    상기 솔더 범프의 상기 일부분은 리플로우 공정을 사용하여 상기 캐비티 내에 배치되는 것을 특징으로 하고,
    상기 방법은,
    상기 비도전층 내 및 상기 캐비티 상부에 포함되는 상기 개구 상부에 플럭스층(flux layer)을 형성하는 단계; 및
    상기 솔더 범프가 리플로우 공정을 사용하여 상기 캐비티 내에 배치되기 전에 상기 플럭스층 상에 상기 솔더 범프의 적어도 일부분을 배치하는 단계를 더 포함하는 방법.
  14. 적어도 하나의 반도체 소자를 포함하는 반도체 기판;
    개구를 정의하는 비도전층; 및
    상기 반도체 기판 및 상기 비도전층 사이에 배치되는 금속층을 포함하고,
    상기 금속층은, 상기 개구 아래에 배치되는 일부분을 구비하며 상기 금속층 및 상기 비도전층 사이의 계면을 따라 얼라인된 상기 비도전층의 상기 개구의 일부분의 폭보다 큰 폭을 갖는 일부분을 구비하는 리세스를 정의하는 것을 특징으로 하는 장치.
  15. 제14항에 있어서,
    상기 리세스 내에 배치되고 상기 금속층 및 상기 비도전층에 커플링된 일부분을 구비하는 솔더 범프를 더 포함하는 장치.
  16. 제14항에 있어서,
    상기 리세스 내에 배치되고, 상기 금속층 내의 상기 리세스의 적어도 일부분의 상부로 연장하는 상기 비도전층의 바닥면에 커플링된 일부분을 구비하는 솔더 범프를 더 포함하는 장치.
  17. 제14항에 있어서,
    상기 비도전층의 상기 개구는 경사벽(sloped wall)에 의해 정의되고, 상기 리세스는, 적어도 부분적으로는, 경사벽에 의해 정의되는 것을 특징으로 하는 장치.
  18. 제14항에 있어서,
    상기 리세스는 상기 비도전층의 상기 개구의 경사벽의 적어도 일부분 아래에 배치된 경사벽을 구비하는 것을 특징으로 하는 장치.
  19. 제14항에 있어서,
    상기 비도전층 및 상기 금속층 사이의 상기 계면은 일 면을 따라 얼라인되고, 상기 리세스의 상기 일부분 및 상기 개구의 상기 일부분은 상기 면을 따라 얼라인되는 것을 특징으로 하는 장치.
  20. 제14항에 있어서,
    상기 비도전층 및 상기 금속층의 계면은 일 면을 따라 얼라인되는 것을 특징으로 하고,
    상기 장치는,
    상기 리세스 내의 상기 면 아래에 배치된 솔더 범프의 일부분 내에 포함되는 금속간층(intermetallic layer)을 더 포함하는 장치.
  21. 제14항에 있어서,
    상기 리세스는 상기 개구의 최소 폭보다 큰 최대 폭을 갖는 것을 특징으로 하는 장치.
  22. 제14항에 있어서,
    상기 리세스의 폭 및 상기 개구의 폭의 차이는 0.5 마이크로미터보다 큰 것을 특징으로 하는 장치.
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