TW201248749A - Reliable solder bump coupling within a chip scale package - Google Patents
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Description
201248749 六、發明說明: 【發明所屬之技術領域】 此描述係關於晶片尺寸封裝内的可靠焊料凸塊交連。 [相關申請案】 本申請案主張2012年3月21日申請之題為「晶片尺寸封 裝内的可靠焊料凸塊交連(RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE)」的美國 非臨時專利申請案第13/426,338號的優先權及權益,該美 國非臨時專利申請案主張2011年3月28日申請的題為「晶 片尺寸封裝内的可靠焊料凸塊交連(RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE) j 的美國臨時專利申請案第61/468,241號的優先權及權益》 .該兩個專利申1請案均以全文引用的方式併入本文中。 本申請案亦主張2011年3月28日申請的題為「晶片尺寸 封裝内的可靠焊料凸塊交連(RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE)」的美國 臨時專利申請案第61/468,241號的優先權及權益,該申請 案以全文引用的方式併入本文中》 【先前技術】 半導體器件之晶圓級晶片尺寸封裝(WLCSP)内之焊料凸 塊之交連(例如,接點)之可靠性在WLCSP總成之製造期間 為關鍵問題。焊料凸塊與晶圓級晶片尺寸封裝之其餘部分 之間的不可靠交連可在可靠性測試期間及/或在WLCSP在 計算應用中之使用期間導致WLCSP之故障(例如,機械故 163329.doc
I 201248749 障、電子故障舉例而言’ WLCSP内之一些已知之焊料 凸塊組態在可靠性測試期間及/或在WLCSP之焊料凸塊之 使用期間往往會以不合意之速率斷裂。舉例而言,可靠性 測試(諸如’板級跌落測試)可導致桿料凸塊在囊封層(例 如,聚酿亞胺層)之開口與下面接合了焊料凸塊之結合塾 之間的接合點處在焊料凸塊之隅角處以不合意之方式自結 合墊抬離及/或斷裂。因此,需要解決目前技術.之不足並 提供其他新穎且創新之特徵的方法及裝置。 【發明内容】 在一個一般態樣中,一種裝置可包含:半導體基板,其 包含至少一個半導體器件;及金屬層,其安置於該半導體 基板上。該裝置可包含非導電層,該非導電層界定開口且 該非導電層之橫截面部分界定安置於該金屬層中之凹座上 方之突起,且該裝置可包含焊料凸塊,該焊料凸塊之一部 分安置於該金屬層與由該非導電層界定之突起之間。 在另--般態樣中,一種方法可包含在半導體基板上形 成金屬層’及在該金屬層上形成包含開口之非導電層。該 方法可包含界定在該開口内且在該非導電層下方之金屬層 中對準之空腔之至少一部分。該方法亦可包含將焊料凸塊 之至少一部分安置於該空腔内。 在又--般態樣中,一種裝置可包含:半導體基板,其 包含至少一個半導體器件;及非導電層,其界定開口。該裝 置可包含安置於該半導體基板與非導電層之間的金屬層。 該金屬層可界定凹座,該凹座之一部分安置於該開口下 163329.doc 201248749 方,且該凹座之一部分具有比該非導電層之開口之沿著金屬 層與非導電層之間的界面而對準之一部分之寬度大的寬度。 附圖及以下描述中陳述一或多個實施方案之細節。自該 描述及圖式,且自申請專利範圍,其他特徵將顯而易見。 【實施方式】 圖1A為說明根據一實施例之晶片尺寸封裝(csp)1〇〇之— 邓分的焊料凸塊160之橫截面圖。圖i中所示之晶片尺寸封 裝100之該部分可為晶圓級晶片尺寸封裝(WLCSP)。焊料 凸塊160交連至(例如,接觸、結合至)非導電層13〇(其亦可 稱作囊封層)及/或凸塊下金屬化(1;3峋層14〇。UBM層 140(其亦可稱作導電層)安置於半導體基板15〇上。半導體 基板150可包含各種半導體器件及/或特徵,諸如電晶體(例 如,金屬氧化物半導體場效電晶體(M〇SFET)、垂直 MOSFET、橫向M0SFET、雙極接面電晶體⑻τ))、二極 體、電阻器、電感器、通孔、金屬層等等。 在本文中所描述之實施例中之若干實施例中,術語「頂 部」及「底部」(其與圖之頂部及底部對應(當正面朝上定 向時))用於指代特徵(例如,晶片尺寸封裝1〇〇之部分之特 徵)。因為許多特徵在晶片尺寸封裝⑽之部分内成鏡像, 所以出於簡單Μ ’ 1僅在晶片尺寸封裝i⑼之部分之 一側上展示數字。X,本文中之圖中所示之特徵中之—些 特徵可能未按比例繪製。 在一些實施例中 金屬(或其組合), ,UBM層140可為或可包含各種類型之 諸如,銅(Cu)、金(Au)、鋁(A1)、鎳 163329,doc 201248749 (Ni)、欽(Ti)、飢(V)、麵(Pt)等等。在一些實施例中, UBM層140可包含非金屬導電材料,諸如多晶矽材料。在 一些實施例中,UBM層124可為(例如)使用半導體沈積處 理技術(例如,化學氣相沈積(CVD)技術、亞大氣壓CVD技 術)沈積之層。在一些實施例中,ϋΒΜ層14〇可具有—微米 之分率(例如,0.2 μηι、0.5 μπι)與若干微米(例如,】、 3 μπι、1〇 μιη)之間的厚度。在一些實施例_,ubm層 可界定焊料凸塊16〇之至少一部分可交連至之結合墊(例 如,結合墊區域)。在一些實施例中,UBM層14〇可包含一 或多個層,該一或多個層可各自包含一或多種不同類型之 導電材料。 在一些實施例中,非導電層130可為或可包含(例如)聚 醯亞胺、聚苯并二噁唑(PB〇)、苯并環丁烯(bcb)、二氧化 矽、氮化矽等等。在一些實施例中,非導電層13〇可為(例 如)使用半導體沈積處理技術沈積之層及/或可為光界定之 層。在一些實施例中,非導電層130可具有一微米之分率 (例如,〇·2 μηι、〇.5 μιη)與若干微米(例如,i μηι、3 、 10 μηι、15 μηι、20 μιη)之間的厚度。 如圖ΙΑ中所示,焊料凸塊160經由非導電層i 3〇内之開口 134而交連至1;3]^層14〇。具體而言,焊料凸塊16〇具有安 置於由UBM層140界定之凹座144(亦可稱作凹穴)内之底部 部分162。在一些實施例中,可使用各種材料(或其組合)形 成焊料凸塊160,該等材料包含銀(Ag)、錫(Sn)、銅(Cu)、 錄(N〇等等(例如,SAC、SNC、SACX及其他錫(Sn)基合 163329.doc 201248749 金)。在一些實施例中,焊料凸塊160可不交連至(例如,可 不接觸)非導電層13〇之至少一些部分(例如,上部部分、+ 間部分)。 如圖1A中所示,凹座144係由斜壁143(例如,側壁)及平 坦(例如’實質上平坦)底部表面145界^。在—些實施例 中’可使用兹刻製程(例如,各肖同性钱刻製程(例如,濕 式蝕刻製程)及/或各向異性蝕刻製程(例如,反應性離子蝕 刻(RIE)製程))將凹座144形成於1;8河層14〇内。在一些實施 例中,用於在UBM層140中產生凹座144之姓刻製程可稱作 過蝕刻製程,此係因為該蝕刻移除了非導電層13〇之至少 一部分下方之材料.。 在一些實施例中,凹座144可具有與圖以中所示之輪廓 不同之輪廓(例如,橫截面輪廓)。舉例而言,在一些實施 例中,凹座144之壁143可具有與圖1A中所示之斜度不同之 斜度。在一些實施例中’凹座144之壁M3可為實質上垂直 的。在一些實施例中,凹座144之底部可為彎曲的(例如, 向上凹、向下凹)、可為平坦的可具有傾斜部分等等。 如圖1A中所示,由非導電層130界定之突起132沿著非導 電層130與UBM層140之間的界面142對準《界面142沿著平 面c對準。在一些實施例中,非導電層13〇之突起132可被 稱作懸臂° #自突起132下方触刻掉UBM層14〇之在該突起 下方之刀(例如,使用各向同性蝕刻製程蝕刻掉)時可 形成該犬起下文結合(例如)圖2Α至圖5描述與突起之形 成相關之更多細節。 I63329.doc 201248749 在此實施例中,突起132及凹座144共同界定空腔164(或 縫隙)。具體而言,凹座144之壁143及突起132之底部表面 共同界定空腔164之至少一部分。焊料凸塊160之底部部分 162在凹座144内之一部分安置於空腔164内。底部部分162 之該部分具有交連至(或接觸)突起132之底部表面之上部表 面。在一些實施例中,焊料凸塊160之底部部分162之該部 分可在焊料凸塊160之回焊製程期間安置於空腔164内。回 焊製程可包含加熱焊料凸塊160直至焊料凸塊160之至少一 部分熔化。下文結合(例如)圖2A至圖5描述與空腔164内之 焊料凸塊之形成相關的更多細節。 非導電層130之突起132可充當保持部件,該保持部件經 組態以將焊料凸塊160牢固地(不抬離)固持在晶片尺寸封裝 1〇〇之部分内。在一些實施例中,非導電層13〇之突起132 可在焊料凸塊160(及/或晶片尺寸封裝1〇〇之部分)之可靠性 測試(例如,應變測試)期間及/或在晶片尺寸封裝1〇〇之部 分正用於(例如)計算應用中時出於可靠性目的而充當保持 部件》 舉例而t,突起132可防止(或冑質上防止)在板級跌落 測試(BLDT)期間谭料凸塊16〇斷裂(在烊料凸塊⑽内),或 變得與晶片尺寸封裝刚之部分(例如,UBM層刚及/或非 導電層130)脫開。在板級跌落測試期間,可(使用一物件) 向焊料凸塊16〇施加向下之力(沿著方向A),其可導致或產 生在向上方向上(沿著方向B)之回彈力(例如,彈回力)。回 彈力可導致焊料凸塊160或其-部分斷裂及/或抬離(沿著方 163329.doc 201248749 向B)金屬層140。突起132可牢固地固持焊料凸塊160,且 可:止焊料凸塊160回應於向上之力(沿著方向B)而斷裂及/ 或心離jtb實例機制不應被視為限制性實例,此係因為使 用本文中所描述之技術可防止或實f上防止許多可能之故 障機制。 在不形成導致突起132之形成之凹座144的情況下,UBM 層140將不具有安置於凹座144内之底部表面⑷,凹座⑷ 安置於平面c下方。替代地,在無凹座之UBM層中,焊料 凸塊之底部邊緣將終止於UBM層(其不具有凹座,且將沿 著平面凡全(或實質上)平坦)與非導電層之間的接合點(例 如,相交點)處,且將不存在突起。在此無凹座組態中, 在可靠性測試期間,焊料凸塊可回應於向下之力及後續之 向上之力而開始在接合點處斷裂β此實例機制不應被視為 限制性實例,此係因為使用本文中所描述之技術可防止或 實質上防止許多可能之故障機制。 如在無凹座組態中所描述之接合點(例如,相交點)被排 除在圖1Α中所示之組態之外》替代地,焊料凸塊16〇之沿 著凹座144之底部表面145之底部表面167終止於凹座144之 壁143處,壁143係由與凹座144之材料相同之材料製成。 焊料凸塊160之底部部分162之部分在空腔164之上部隅角 中具有終止於非導電層130與金屬層140之間的接合點(例 如’相交點)處之一點。然而,此接合點(例如,相交點)位 於突起132下方。因此’可防止(或實質上防止)回應於向下 之力(沿著方向A)及/或後續之向上之力(沿著方向B)之在接 163329.doc 201248749 合點處的斷裂。在無凹座組態中原本分散於或指向於焊料 凸塊160内且可導致焊料凸塊16〇内之斷裂的力(例如力 向量)可替代地施加於非導電層13〇之突起132上,以防止 如圖1A中所不之晶片尺寸封裝1〇〇組態之部分的焊料凸塊 160内之斷裂。換言之,突起132可經組態以藉由改變焊料 凸塊16 0内(或針對焊料凸塊丨6 〇)之力之施加而防止或實質 上防止可靠性測試(及/或在計算應用内使用晶片尺寸封裝 100之部分)期間之故障。換言之,一些力將施加於非導電 層130之突起132上,且分散於非導電層13〇及/或UBM層 140内之其他地方,而並非分散於焊料凸塊16〇内。此實例 機制不應被視為限制性實例,此係因為使用本文中所描述 之技術可防止或實質上防止許多可能之故障機制。 在形成凹座144之情況下,焊料凸塊16〇之底部部分162 可交連至之表面區域亦大於在不形成凹座144之情況下焊 料凸塊160可交連至之表面區域。又,與無凹座晶片尺寸 封裝組態(未圖不)之表面區域相比,在形成凹座144之情況 下可施加(且展開)力(例如,在可靠性測試期間施加力)之 表面區域亦較大。具體而言,焊料凸塊16〇層可交連至(例 如,接觸、結合至)凹座144之壁143、凹座144之底部表面 145、突起132之底部表面,及/或在非導電層丨3〇内界定開 口 134之壁。 圖1B為說明圖1A中所示之晶片尺寸封裝⑽之部分的俯 視橫截面圖之@。W尺寸封裝刚m俯視圖說明 緊挨圖1A中所示之平面C上方切得之晶片尺寸封裝1〇〇。 163329.doc •10. 201248749 突起132之底部表面(緊挨平面c上方)展示於圖1B中。凹座 144之壁143之邊緣(緊挨平面c下方)以虛線展示於圖JR 中〇 在此實施例中,非導電層130之開口 134及凹座144之壁 143之邊緣展示為具有圓形形狀。在一些實施例中,非導 電層130之開口 134及/或凹座144之壁143之邊緣可具有不 同形狀(或橫截面輪廓),諸如六邊形、正方形、贊曲形、 糖圓形、矩形等等》在一些實施例中,非導電層1 3 0之開 口 134及凹座144之壁143之邊緣可具有不同形狀(或橫截面 輪廟)。 如圖1B中所示,突起132在凹座144上方延伸。如圖1B 中所示,凹座144具有大於開口 134之寬度D之寬度E。在 一些實施例中,凹座144之寬度E可為凹座144之最大寬 度’且開口 134之寬度D可為開口 134之最小寬度。在一些 實施例中,寬度D及/或寬度E可在50 μηι與500 μιη之間(例 如,100 μιη、175 μιη ' 220 μιη、400 μπι)。在一些實施例 中’寬度D及/或寬度Ε可小於50 μιη或大於500 μιη。 在一些實施例中,寬度D與寬度Ε之間的差可大致在數 微米(例如,1 μιη、10 μιη)與數毫米(例如,〇.3 mm、0.4 mm、1 mm、2 mm)之間。在一些實施例中,寬度D與寬度 E之間的差可小於數微米或大於數毫米。在一些實施例 中’寬度D與寬度E之間的差可大致等於圖1A中所示之深 度Q。在一些實施例中,寬度D與寬度E之間的差可大於深 度Q,或小於深度Q。 163329.doc 201248749 在一些實施例中,寬度D及/或寬度E可大致在焊料凸塊 160(圖1A中所示)之直徑之約50%與150%之間》舉例而 言,寬度D及/或寬度E可為焊料凸塊16〇之直徑之約65〇/〇。 在一些實施例中’寬度D及/或寬度E可為焊料凸塊16〇之直 徑之約80%。作為另一實例,寬度d及/或寬度e可為焊料 凸塊160之直徑之約1 〇5〇/0。 返回參看圖1A’在一些實施例中’凹座144之壁ι43可具 有比圖1A中所示之斜度大之斜度,或可不傾斜(例如,可 垂直或實質上垂直)。在一些實施例中,凹座144之壁143 可朝向開口 134向内傾斜(自底部至頂部例如,頂部寬度 小於底部寬度),而並非如圖1A中所示遠離開口 134(自底 部至頂部)。在一些實施例中’ UBM層140之凹座144之底 部表面145可不平坦(例如,可彎曲或不平)„在一些實施例 中,凹座144之底部表面145可具有比開口 134之寬度(例 如,最小寬度)(如圖1B中之寬度D所示)大的寬度(例如, 最大寬度)。 如圖1A中所示,突起132具有三角形(或尖頂)橫截面形 狀。在一些實施例中,突起132可具有不同於三角形橫截 面形狀之形狀。換言之,界定開口 134之壁可具有與圖以 中所示之輪廓不同之輪廓。舉例而言,在非導電層13〇内 界定開口 134之壁可為垂直的(或實質上垂直的)。在此等實 施例中’ ΜΠ2之㈣面形狀可為實質上正方形、矩 形、脊曲等等。在-些實施財,突起132可界定開口 134 之輪廓之至少-部分。在一些實施例中,在非導電層13〇 163329.doc •12· 201248749 内界定開口 134之壁可自開口 ι34之底部朝向開口 134之頂 部向内傾斜(頂部寬度小於底部宽度),而並非如圖1A中所 示遠離開口 134(自底部至頂部)。在一些實施例中,界定開 口 134之壁可彎曲等等。 在一些實施例中,空腔丨64之至少一部分及焊料凸塊16〇 之底部部分丨62之安置於其中的部分可各自具有三角形橫 截面形狀。在一些實施例中,空腔164及/或焊料凸塊16〇 之底部部分162之安置於其中的部分可具有不同於三角形 (或尖頂)橫截面形狀之形狀。舉例而言,空腔丨64及焊料凸 塊160之底部部分106之安置於其中的部分可具有矩形或正 方形橫截面輪廓(若壁143不傾斜)。 儘管在圖1A中未明確展示,但可在焊料凸塊16〇與UBM 層140之間的界面中之任一者處(或沿著其)形成金屬間層。 在一些實施例中’亦可在焊料凸塊16〇與非導電層π〇之間 的界面中之任一者處(或沿著其)形成金屬間層《因此,可 沿著多個表面形成金屬間層,舉例而言,可沿著凹座M4 之壁143、沿著凹座144之底部表面145、沿著突起ι32之底 部表面(沿著平面c對準),及/或沿著在非導電層u〇内界定 開口 134之壁’形成金屬間層。因此,可沿著凹座144之壁 143、突起132之底部表面、及/或沿著凹座144之底部表面 145(其全部均安置在平面C下方)形成焊料凸塊160之金屬 間層。 在一些實施例中’圖1A中所示之晶片尺寸封裝100可界 疋大致相同大小之封裝(或比晶粒(由半導體基板150形成) I63329.doc 13 201248749 略大(例如’比其大多達約1.2倍))。因此,晶片尺寸封较 100之部分可為(或界定)獨立之離散組件,其不包含(例如) 諸如基板或引線框之晶片載體,及/或圍繞半導體基板15〇 之模具。雖然未圖示,但多個焊料凸塊(類似於焊料凸塊 160)可交連(例如,與焊料凸塊16〇橫向地交連)至非導電層 130及/或金屬層140。在一些實施例中,多個焊料凸塊之 間的間距可小於1毫米(mm)。在一些實施例中,多個焊料 凸塊之間的間距在一些實施例中可大於或等於1 。 圖2A至圖2E為說明用於產生晶片尺寸封裝200之一部分 (例如,圖1A中所示之晶片尺寸封裝1〇〇之部分)的方法之 橫截面圖。在圖2A至圖2E中,執行各種操作(例如,半導 體處理操作)以形成晶片尺寸封裝200之該部分(及橫向於圖 2A至圖2E中所示之晶片尺寸封裝2〇〇之該部分的晶片尺寸 封裝200之其他部分(未圖示))。 圖2A至圖2E為說明形成晶片尺寸封裝2〇〇之該部分可能 需要之步驟中之僅一些步驟(例如,程序、製程)之簡化 圖。在一些實施例中,額外之半導體處理操作(例如,掩 蔽步驟、蝕刻步驟、沈積步驟、拋光步驟)可用於產生晶 片尺寸封裝200之該部分。在一些實施例中,包含於晶片 尺寸封裝200之該部分中(或界定其至少一部分)之晶粒可具 有許多半導體器件(例如,MOSFET器件)(其可相對於彼此 橫向定向)’及/或類似於圖2Α至圖2D中所示之特徵之特徵 以預先界定之圖案散佈於其中。出於簡單起見,一般僅在 圓2Α至圓2Ε中之晶片尺寸封裝2〇〇之該部分之一側上展示 163329.doc -14 · 201248749 數字。 圖2A為說明在開口 234已形成於安置在凸塊下金屬化 (UBM)層240(其可稱作導電層)上之非導電層230中之後的 晶片尺寸封裝200之該部分的橫截面圖。非導電層230(其 可為鈍化層或囊封層)可包含聚醯亞胺、PBO、BCB、二氧 化矽、氮化矽等等。非導電層230可經圖案化以形成開口 234 ’可經由開口 234近接金屬層24〇。可使用光微影技術 將開口 234形成於非導電層230内。換言之,開口 234可為 非導電層230内之光界定之開口。在一些實施例中,非導 電層230可包含使用一或多種不同類型之非導電材料形成 的一或多個層。 UBM層240可安置於半導體基板25〇上,半導體基板25〇 可包含各種半導體器件及/或特徵,諸如電晶體(例如,金 屬氧化物半導體場效電晶體(MOSFET)、雙極接面電晶體 (B JT))、二極體、電阻器、電感器、通孔、金屬層等等。 在一些實施例中,可使用掩蔽、蝕刻及/或沈積技術形成 UBM層240。在一些實施例中,UBM層240可為晶種層, 且UBM層240可為或可包含各種類型之金屬(或其組合), 諸如,銅(Cu)、金(Au)、鋁(A1)、鎳(Ni)、鈦(Ti)、釩 (v)、鉑(pt)等等。在一些實施例中,UBM層24〇可為使用 (例如)蝕刻技術之經圖案化層。在一些實施例中,UBM層 240可充當焊料擴散阻擋物以用於抑制焊料凸塊26〇(其如 圖2D及2E中所示稍後形成)之熔化焊料擴散至半導體基板 250中,且可充當焊料凸塊260可交連至之導體。 163329.doc •15· 201248749 在一些實施例中,半導體基板250可在UBM層240及/或 非導電層230之處理(及/或下文所描述之處理步驟)期間包 含於矽晶圓中(例如’可為其一部分)。換言之,可對包含 半導體基板250之矽晶圓執行與UBM層240及/或非導電層 230相關聯之處理(及/或下文所描述之處理步驟)。在一些 實施例中’半導體基板250可為或可包含與半導體基板相 關聯之各種類型之半導體處理技術,該半導體基板包含 (但不限於)(例如)矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵 (GaAs)、碳化矽(SiC)、III-V型半導體基板、II-VI型半導 體基板等等。 圖2B為說明UBM層240中之凹座244之形成的圖。使用 蝕刻製程(etching process)(亦可稱作蝕刻製程(etch process))使凹座244形成於UBM層240中》在一些實施例 中’可使用各向同性蝕刻(例如,濕式蝕刻)製程形成凹座 244。在一些實施例中,可使用各種各向異性蝕刻技術(例 如’反應性離子蝕刻(RIE))及/或各向同性蝕刻技術來形成 凹座244。在UBM層240中蝕刻凹座導致形成非導電層230 之在UBM層240之凹座244上方延伸之突起23 2。換言之, 非導電層230之突起232在UBM層240之位於突起232下方的 部分被蝕刻掉之後仍留存。在一些實施例中,非導電層 230之突起232可被稱作懸臂。 在一些實施例中,用於產生圖2B中所示之階段之蝕刻製 程可包含多種化學物質。舉例而言,蝕刻製程可包含硫酸 溶液、硝酸溶液、檸檬酸溶液、過疏酸銨溶液、硝酸鈽銨 163329.doc -16 - 201248749 2液等等。在一些實施例中,此等溶液中之一或多者可包 :氧化物纟I實施例中,飯刻製程可包含1份活性 5G至1刪&水之間的相對稀之溶液^該活性材料可 包含材料之組合。 在—些實施例中’㈣製程之持續時間可基於用於触刻 程之化學物質而變化。舉例而t,姓刻製程可具有約i 分鐘與2G分鐘之間的持續時間。在-些實施例中,姓刻製 程可具有約5分鐘、1G分鐘等之持續時間。在—些實施例 中持續時間可少於i分鐘或大於2〇分鐘。在一些實施例 持續時間可取決於蝕刻化學物質、凹座之目標深 度、凹座244之目標寬度等等。 在一些實施例令,凹座244可具有可為約一微米之分率 (例如 ’ 〇.3 μΐΏ、0.5 ㈣至數微来(例如 ’ 1 μηι、3 μηι、5 μιη、 10 μιη)之深度F。在一些實施例中,凹座244之深度F可為 UBM層240之厚度G之分率。在一些實施例中凹座之 深度F與UBM層240之厚度G之比率可大致在1:1〇〇至1:2之 間在一些實施例中,厚度G可為約若干微米(例如,5 μιη、10 μηι、15 μιη)β類似地,非導電層23〇之厚度丨可為 約若干微米(例如,5 μηι、10 μηι、1 5 μηι)。在一些實施例 中,UBM層240之厚度G可與非導電層之厚度〖大致相同。 在一些實施例中,UBM層24〇之厚度G可大於,或小於非 導電層230之厚度I。 當使用各向同性姑刻形成凹座244之深度F時,突起 232(懸在凹座244上方)之長度Η可與凹座244之深度F大致 163329.doc 201248749 相同。因此,突起232之長度Η可為約一微米之分率(例 如 ’ 0.3 μηι、0.5 μιη)至數微米(例如,1 μηι、3 叫、5 。 在一些實施例中,可使用各種各向異性蝕刻技術及/或各 向同性蝕刻技術來形成凹座244。在此等實施例中,突起 232可具有不同於凹座244之深度F之長度η(例如,比其 短)。 在一些實施例中’該蝕刻以在UBM層240中產生凹座244 可具有在數秒(例如,20秒、.50秒)與若干分鐘(例如,2分 鐘、5分鐘、1 〇分鐘)之間的持續時間。在一些實施例中, 用以形成凹座244之蝕刻製程之持續時間可取決於用於產 生UBM層240之材料及/或用於蝕刻製程中之蝕刻劑。在一 些實施例中,用於形成凹座244之蝕刻製程之持續時間可 比在將焊料凸塊260交連至UBM層240之前用於準備(例 如’清潔)UBM層240之表面的製程顯著長。 如圖2Β中所示’突起232及凹座244共同界定空腔246。 具體而言’凹座244之壁及突起232之底部表面共同界定空 腔246之至少一部分。 在一些實施例中,蝕刻製程可充當預先清潔。在一些實 施例中,蝕刻製程可自非導電層230及/或UBM層之利清潔 掉有機材料、氧化物(例如’氧化銅)等。在一些實施例 中’姓刻製程可清潔非導電層230及/或UBM層240之一或 多個部分。 圖2C為說明在非導電層230及ubm層240上形成助焊劑 層270之圖。助焊劑層270可經由網孔(例如,預先製造之 163329.doc 201248749 篩網)安置於非導電層230及UBM層240上。如圖2C中所 示,助焊劑層270安置於非導電層230之開口 234内及UBM 層240之凹座244内。 在一些實施例中,助焊劑層270可具有比將安置於助焊 劑層270上之焊料凸塊之直徑大的寬度R。助焊劑層27〇可 為經組態以促進將焊料凸塊黏附至非導電層23〇及/或UBM 層240之流動劑。助焊劑層270可為(例如)水溶性助焊劑、 免清洗助焊劑、環氧樹脂助焊劑等等。在一些實施例中, 助焊劑層270可包含一或多個層,該一或多個層各自包含 一或多種不同類型之助焊劑材料。 圖2D為說明在已執行回焊製程之前安置於非導電層23〇 之開口 234内之焊料凸塊260的圖。如圖2D中所示,在已執 行回焊之前’當焊料凸塊260安置於開口内時,焊料凸塊 260位於空腔246(及/或凹座244之其他部分)之外部。雖然 圖2D中所示之焊料凸塊260具有球形形狀,但在一些實施 例中,焊料凸塊260可不具有球形形狀。舉例而言,焊料 凸塊260之至少一部分可具有平坦表面。如上文所論述, 在一些實施例中,可使用各種材料(或其組合)形成焊料凸 塊260,該等材料包含銀(Ag)、錫(Sn)、銅(Cu)、鎳(Ni)等 等(例如,SAC、SNC、SACX及其他錫(Sn)基合金)。 圖2E為說明在已執行回焊製程之後安置於非導電層23〇 之開口 234内之焊料凸塊260的圖。在已執行回焊製程之 後’焊料凸塊260之在凹座244内之部分263安置於空腔246 内。焊料凸塊260之部分263具有交連至(或接觸)突起232之 I63329.doc -19· 201248749 底部表面的上部表面。在—些實施财,回焊製程可為相 對同溫之回焊製程’㈣化焊料凸塊細且致使焊料凸塊 260之部分263填充空腔246 » 在一些實施例中,回烊製程之溫度可在(例如)5〇。〇與 5〇〇eC之間變化(例如’赋),且回焊製程之持續時間可 在數分鐘與數小時(例如,10分鐘、2〇分鐘)之間變化。回 焊製程之溫度及/或持續時間可依據焊料凸塊26〇之化學物 質、助焊劑層(圖2C及2D中所示)之化學物質、凹座244及/ 或空腔246之大小等等而變化。 圖2C及圖2D中所示之助焊劑層270可促進回焊製程及熔 化之焊料凸塊260對空腔246之填充。在回焊製程期間,助 焊劑層270可熔化及/或蒸發。儘管未圖示,但在一些實施 例中,助焊劑層270可由不完全熔化及/或蒸發之材料製 成。在此等實施例中,助焊劑層27〇可圍繞焊料凸塊26〇之 至少一部分形成套環。 藉由形成凹座244及空腔246,焊料凸塊260可黏附至之 表面區域可比無凹座244及/或空腔246情況下之表面區域 大。此可藉由比較圖2 A(其排除凹座244及空腔246)與圖 2B(其包含凹座244及空腔246)而在視覺上觀察出。增加之 表面區域可促進將焊料凸塊260黏附至UBM層240及/或非 導電層230 〇 在一些實施例中,在回焊製程期間,可形成金屬間層 (未圖示)。在一些實施例中’金屬間層之至少一部分可形 成於焊料凸塊260之主艘與UB Μ層240之至少一部分及/或 163329.doc •20· 201248749 非導電層230之至少一部分之間的任何界面處。 在-些實施例中,不使用回焊製程,可使用鍵敷技術形 成焊料凸㈣0(或其變化形式)。鍍敷技術可包含沈積一或 夕個障壁層及/或晶種層、光掩蔽、焊料鍍敷、光致抗蝕 劑剥離等等。 圖3為說明根據一實施例之用於形成晶片尺寸封裝之一 部分的方法之流程g。晶片尺寸封裝之部分可類似於上文 所描述之晶片尺寸封裝之部分(例如,圖丨中所示之晶片尺 寸封裝100之部分)。 在半導體基板上形成金屬層(區塊31〇)。可使用一或多 個沈積技術將金屬層沈積於半導體基板上。在一些實施例 中,金屬層可為凸塊下金屬(UBM)層。在金屬層形成於半 導體基板上之前,各種類型之半導體器件(例如,m〇sfet 器件)及/或其他特徵(例如,溝槽、襯墊等)可形成於半導體 基板内。在一些實施例中,金屬層可包含諸如銅之材料。 在金屬層上形成包含開口之非導電層(區塊32〇) ^在一 些實施例中,非導電層可用光之方式界定於金屬層上。在 一些實施例中,不同類型之非導電層可形成於諸如聚醯亞 胺層之金屬層上 > 在一些實施例中,開口可具有斜壁,或 可具有垂直之壁》該開口可經界定以使得焊料凸塊之至少 一部分可放置於該開口内《該開口可界定於金屬層之焊料 凸塊可交連至之一部分上。 在非導電層下方之金屬層中界定空腔之至少一部分(區 塊3 30)。當自非導電層下方蝕刻掉金屬層之部分時,可使 163329.doc -21- 201248749 用各向同性蝕刻製程在金屬層中界定空腔之部分。在一些 實施例中’可藉由非導電層之底部表面(例如,非導電層 之突起之底部表面)界定空腔(例如,縫隙)之頂部部分。 將焊料凸塊之至少一部分安置於空腔内(區塊34〇) ^在 些實施例中’可使用相對高溫回焊製程將焊料凸塊之部 分安置於空腔内。在一些實施例中,在回焊製程期間,可 形成(藉由焊料凸塊内之金屬之遷移)金屬間層。在一些實 施例中,金屬間層之至少一部分可位於焊料之主體與金屬 層之至少一部分及/或非導電層之至少一部分之間的界面 處。在一些實施例中,金屬間層之至少一部分可安置於非 導電層下方(例如,沿著非導電層對準之平面下方)之層内 (例如,UBM層之凹座内)β儘管圖3中未展示,但在一些 實施例中’該方法可包含在焊料凸塊安置於空腔内之前形 成一或多個助焊劑層。 圖4為根據一實施例之晶片尺寸封裝4〇〇之橫截面部分之 掃描電子顯微鏡(SEM)影像。圖4中所示之晶片尺寸封裝 400之部分可為晶圓級晶片尺寸封裝(wLcsp)。焊料凸塊 460交連至非導電層43〇(其亦可稱作囊封層)及凸塊下金屬 化(UBM)層440。UBM層440安置於半導體基板(未圖示) 上。半導體基板450可包含各種半導體器件及/或特徵,諸 如電晶體(例如’金屬氧化物半導體場效電晶體 (MOSFET)、雙極接面電晶體JT))、二極體、電阻器、電 感器、通孔、金屬層等等。圖4中所示之許多特徵在晶片 尺寸封裝400之另一部分(未圖示)内成鏡像。 163329.doc •22· 201248749 如圖4中所示,焊料凸塊460經由非導電層430内之開口 434而交連至UBM層440。具體而言’焊料凸塊46〇具有安 置於由UBM層440界定之凹座444(亦可稱作凹穴)内的底部 部分。如圖4中所示,非導電層430之突起432及凹座444共 同界定空腔446(或縫隙)。焊料凸塊460之在凹座444内之部 分463安置於空腔446内。在一些實施例中,焊料凸塊46〇 之部分463可在焊料凸塊460之回焊製程期間安置於空腔 446内。非導電層430之突起432可充當保持部件,該保持 部件經組態以在可靠性測試期間及/或在計算應用内使用 期間將焊料凸塊460牢固地(不抬升)固持在晶片尺寸封裝 400之部分内。 圖5為根據一實施例之晶片尺寸封裝500之橫截面部分之 -另一SEM影像。圖5中所示之晶片尺寸封裝5〇〇之部分可為 晶圓級晶片尺寸封裝(WLCSP)。焊料凸塊560交連至非導 電層530(其亦可稱作囊封層)及凸塊下金屬化(UBm)層 540 〇 UBM層540安置於半導體基板55〇上。半導體基板55〇 可包含各種半導體器件及/或特徵,例如電晶體(例如,金 屬氧化物半導體場效電晶體(MOSFET)、雙極接面電晶體 (BJT))、二極體、電阻器、電感器、通孔、金屬層等等。 圖5中所示之許多特徵在晶片尺寸封裝5〇〇之另一部分(未 圖示)内成鏡像。 如圖5中所不’焊料凸塊56〇經由非導電層53〇内之開口 534而交連至UBM層540。具體而言,焊料凸塊56〇具有安 置於由UBM層540界定之凹座544(亦可稱作凹幻内的底部 I63329.doc -23· 201248749 部分:如圖5t所示,非導電層530之突起532及凹座544共 同界定空腔546(或縫隙)。焊料凸塊560之在凹座544内之部 ::二安置於空腔546内。在一些實施例中,焊料凸塊5:。 »刀563可在焊料凸塊56〇之回焊製程期間安置於空腔 546内/非導電層530之突起532可充當保持部件,該保持 部件經組態以在可#性測試期間及/或在計算應用内使用 期間料料凸塊560牢固地(不抬升)固持在晶片尺寸封裝 500之部分内。 如圖5中所示,非導電層53〇之突起532具有安置於水平 面Μ下方(例如’在其下方延伸)之部分。突起532具有在水 平面Μ下方脊曲之部分。水平額大致沿著非導電層530與 UBM層54G之間的界面對準。圖5中所示之突起532之輪廊 =圖4中所示之突起432之輪廓形成對比,突起432不具有 安置在沿著非導電層43〇與UBM層54〇之間的界面對準之平 面下方的部分。 勺:個-般態樣中,一種裝置可包含:半導體基板其 包含至少-個半導體㈣;及金屬層’其安置於該半導體 基板上。該裝置可包含非導電層’該非導電層界定開口且 :導電層之橫截面部分界定安置於金屬層中之凹座上方之 犬起’且該裝置可包含焊料凸塊,該焊料凸塊之—部分安 置於金屬層與由非導電層界定之突起之間。 、,在一些實施例中,非導電層與金屬層之間的界面沿著一 平面對準,且突起具有沿著該平面對準之底部部分,且焊 鬼之邛分沿著該平面對準。在一些實施例中焊料凸 I63329.doc 24 - 201248749 塊之該部分具有交連至北道# η 表面。 c連至非導電層之突起之底部部分之上部 在一些實施例中,半導體 Μα ^ ^金屬層、非MU# 抖凸塊共同界定晶片尺寸封裝之至少一部分。在一 中使用各向同性餘刻製程形成突起。在 中,焊料凸换L $ & -貫拖例 砰㈣塊之安置在金屬層與由非導電 間的部分具有=魚报搭哉品犯 仆疋之大起之 如“ 角形橫戴面形狀。在-些實施例中,哕突 起具有二角形橫戴面形狀。 Λ 成ί屬另^般態樣中’ 一種方法可包含在半導體基板上形 及在金屬層上形成包含開口之非導電層。該方 :可包含界定在該開口内且在非導電層下方之金屬層中對 !:Γ腔:至少一部分。該方法亦可包含將焊料凸塊之至 部分安置於該空腔内。 在-些實施例中,使用各向同性钮刻製程執行對空腔之 界定。在一些實施例中,使用回烊製程將輝料凸塊之部分 女置於空腔内。在一些實施例中’該方法可包含加熱輝料 凸塊’直至焊料凸塊之至少該部分交連至非導電層之在空 腔上方突出之底部表面為止。 在-些實施例中,該界;e包含自非導電層界定空腔上方 之突起。在-些實施例中,使用回禪製程將浮料凸塊之部 分安置於空腔内。該方法亦可包含在包含於非導電層中之 開口上方及在空腔上方形成助焊劑層,且在使用回烊製程 將焊料凸塊安置於空腔内之前將烊料凸塊之至少一部分安 置於助焊劑層上。 163329.doc -25- 201248749 人一一般態樣中,一種裝置可包含:半導體基板,其 包3至/個半導體器件;及非導電層,其界定開口。該 裝置可包含安置於半導體基板與非導電層之間的金屬層。 8屬層可界定凹座,該凹座之一部分安置於開口下方, 且該凹庙— jitR W a . 刀具有比非導電層之開口之沿著金屬層與 非導電層之間的界面對準之一部分之寬度大的寬度。 在』實施例中,該裝置可包含焊料凸塊,該焊料凸塊 安置於凹座内,且其一部分交連至金屬層及非導電層。在 二實施例令,該裝置可包含焊料凸塊,該焊料凸塊安置 於凹座内且其一部分交連至非導電層之在金屬層中之凹座 之至少一部分上方延伸之底部表面。 在—些實施例中,非導電層之開口係由斜壁界定,凹座 係至少部分由斜壁界定。在一些實施例中’凹座具有安置 於非導電層之該開口之斜壁之至少一部分下方的斜壁。在 一些實施例中,非導電層與金屬層之間的界面沿著一平面 準且凹座之部分及開口之部分沿著該平面對準。 、,在-些實施例中,非導電層與金屬層之間的界面沿著一 平面對準。該裝置可包含金屬間層,該金屬間層包含於焊 料凸塊之安置於凹座内之平面下方的一部分。在一些實施 例中,該凹座具有比開口之最小寬度大之最大寬度。在一 些實施例中,凹座之寬度與開口之寬度之間的 微米。 本文令所描述之各種技術之實施方索可實施於數位電子 電路中’或電腦硬體、動趙、軟體中或其組合中。一些實 163329.doc • 26 - 201248749 施方案可使用各種半導體處理及/或封裝技術來實施。如 上文所論述,可使用與半導體基板相關聯之各種類型之半 導體處理技術來實施一些實施例’該等半導體基板包含 (但不限於)(例如)石夕(Si)、珅化鎵(GaAs)、碳化石夕(SiC)、 III-V型半導體基板、Π-VI型半導體基板等等β 雖然如本文中所描述已說明了所描述之實施方案之某些 特徵,但熟習此項技術者現在將想到許多修改、替代、改 變及等效物。因此,應理解,所附申請專利範圍意在涵蓋 屬於實施例之範疇内之所有此類修改及改變。應理解,僅 以實例而非限制之方式呈現了該等實施例,且可作出形式 及細節上之各種改變。除了相互排斥之組合之外,本文中 所描述之裝置及/或方法之任何部分均可以任何組合進行 組合。本文中所描述之實施例可包含所描述之不同實施例 之功能、組件及/或特徵之各種組合及/或子組合。 【圖式簡單說明】 圖1Α為說明根據一實施例之晶片尺寸封裝之一部分的焊 料凸塊之橫截面圖。 的俯 圖1Β為說明圖1Α中所示之晶片尺寸封裝之該部分 視橫截面圖之圖。 部分的 圖2Α至圖2Ε為說明用於產生晶片尺寸封裝之 方法之橫截面圖。 圖3為說明根據一實施例之用於形成晶片尺寸封带< 部分的方法之流程圖。 圖4為根據一實施例之晶片尺寸封裝之橫戴面部分 々之掃 163329.doc -27- 201248749 描電子顯微鏡(SEM)影像。 圖5為根據一實施例之晶片尺寸封裝之橫截面部分之另 一 SEM影像。 【主要元件符號說明】 100 晶片尺寸封裝 130 非導電層 132 突起 134 開口 140 凸塊下金屬化(UBM)層 142 界面 143 斜壁 144 凹座 145 底部表面 150 半導體基板 160 焊料凸塊 162 底部部分 164 空腔 167 底部表面 200 晶片尺寸封裝 230 非導電層 232 突起 234 開口 240 凸塊下金屬化(UBM)層 244 凹座 163329.doc •28- 201248749 246 空腔 250 半導體基板 260 焊料凸塊 263 焊料凸塊之部分 270 助焊劑層 400 晶片尺寸封裝 430 非導電層 432 突起 434 開口 440 凸塊下金屬化(UBM)層 444 凹座 446 空腔 460 焊料凸塊 463 焊料凸塊之部分 500 晶片尺寸封裝 530 非導電層 532 突起 534 開口 540 凸塊下金屬化(UBM)層 544 凹座 546 空腔 550 半導體基板 560 焊料凸塊 563 焊料凸塊之部分 163329.doc •29·
Claims (1)
- 201248749 七 、申請專利範圍 r 一種裴置,其包括: 半導體基板’其包含$ 一匕3至》一個半導體器件; :屬層’其安置於該半導體基板上; 面部分界定該金屬層中之一凹庙且該非導電層之-撗截 -谭料凸塊,其—…凹座上方之一突起;及 層界定之該突起之間置於該金屬層與由該非導電 2. 如請求項丨之裝置, -界面沿著一平面對準,:二導電層與該金屬層之間的 一底部部分,且該焊料凸塊之沿著該平面對準之 3. 如請求们之裝置,其:”沿者該平面對準。 至該非導電層之哕突起之°凸塊之該部分具有交連 …求二裝置其=部部分的-上部表面。 非導雷居;β 、 I半導體基板、該金屬層、該 非導電層及該焊料凸塊共同界 一部分。 W曰曰片尺寸封裝之至少 5·如請求項丨之裝置,其中該突 程形成。 ”吏用各向同性蝕刻製 6. 如請求項1之裝置,其中該焊料凸塊之 與由該非導電層界定之該突起 該金屬層 橫截面形狀。 起之間的該部分具有三角形 7. ;請求項1之裝置’其中該突起具有-角形橫截面形 8 · —種方法,其包括: 163329.doc 201248749 在一半導體基板上形成一金屬層; 在:金屬層上形成包含一開口之一非導電層; 疋在該開口内且在該非導電 準的-空腔之至少一部分】 ◎金屬層中對 將-焊料凸塊之至少一部分安置於該空腔内。 9. Π求項8之方法,其中使用各向同性钮刻製裎執行對 該空腔之該界定。 τ 1。·二=之方法,其"吏用回谭製程將該焊料凸塊之 該β分女置於該空腔内。 π.如請求項8之方法,其進一步包括: 加熱該焊料凸塊,直至該蟬料凸塊之至少該部分交連 至該非導電層在該空胺上方突出之_底部表面為止。 12.如凊求項8之方法,其中該 該空腔上方之突起/ '包含自該非導電層界定 法’其中使心焊製程將該焊料凸塊之 該部为安置於該空腔内, 該方法進一步包括: 2包含於該非導電層中之該開口上方及在該空腔上方 形成一助焊劑層;及 =回焊製程將該谭料凸塊安置於該空腔内之前, Η -種裝置二 助焊劑層上。 裡衷置,其包括: -半導體基板,其包含至少_個半導體器件; 一非導電層,其界定一開口 ;及 163329.doc 201248749 一金屬層,其安置於該半導體基板與一非導電層之 間’該金屬層界;凹座,該凹座之—部分安置於該開 口下方,且該凹座之-部分具有比該非導電層之該開口 之沿著該金屬層與該非導電層之間的一界面對準之一部 分的寬度大的寬度。 15. 16. 17. 18. 19. 20. 如請求項14之裝置,其進一步包括: -焊料凸塊,其安置在該凹座内,且具有交連至該金 屬層及該非導電層之一部分。 如請求項14之裝置,其進一步包括: 焊料凸塊,其冑置在肖凹座β,且其一#分交連至 sx非導電層之在該金屬層中之該凹座之至少一部分上方 延伸之一底部表面。 清求項14之裝置’其中該非導電層〜吵 壁=定,該凹座係至少部分由一斜壁界定。 广求項14之裝置,其中該凹座具有安置於該非導電層 之:開口之一斜壁的至少—部分下方之一斜壁。 :求項14之裝置,其中該非導電層與該金屬層之間的 面係沿著—平面對準,該凹座之該部分及該開口之 μ °卩分係沿著該平面對準。 一:求項14之裝置,其中該非導電層與該金屬層之間纪 面係沿著一平面對準, 該裴置進一步包括: 金屬間層,其包含於一焊料凸塊之安置於該 之該平面下方之一部分中。 163329.doc 201248749 21. 如請求項14之裝置,其中該凹座具有比該開口之最小寬 度大之最大寬度。 22. 如請求項14之裝置,其中該凹座之該寬度與該開口之該 寬度之間的差係大於0.5微米。 163329.doc
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Families Citing this family (12)
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US8044511B2 (en) * | 2004-07-29 | 2011-10-25 | Kyocera Corporation | Function element and function element mounting structure |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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TWI743226B (zh) * | 2017-06-14 | 2021-10-21 | 南韓商愛思開海力士有限公司 | 半導體裝置及其製造方法 |
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