KR20150040577A - 패키지 기판 - Google Patents

패키지 기판 Download PDF

Info

Publication number
KR20150040577A
KR20150040577A KR20130119266A KR20130119266A KR20150040577A KR 20150040577 A KR20150040577 A KR 20150040577A KR 20130119266 A KR20130119266 A KR 20130119266A KR 20130119266 A KR20130119266 A KR 20130119266A KR 20150040577 A KR20150040577 A KR 20150040577A
Authority
KR
South Korea
Prior art keywords
layer
package substrate
metal pad
plating layer
diffusion
Prior art date
Application number
KR20130119266A
Other languages
English (en)
Inventor
천평우
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR20130119266A priority Critical patent/KR20150040577A/ko
Priority to JP2014020118A priority patent/JP2015076598A/ja
Publication of KR20150040577A publication Critical patent/KR20150040577A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142Metallic substrates having insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명은 패키지 기판에 관한 것으로, 절연기판의 상부에 형성된 금속패드와, 상기 금속패드의 상부에 형성된 확산방지층 및 상기 확산방지층의 상부에 형성된 도금층을 포함한다.

Description

패키지 기판{A PACKAGE SUBSTRATE}
본 발명은 패키지 기판에 관한 것으로, 더욱 상세하게는 패키지 기판에 접합되는 전자 부품과 패키지 기판의 패드 사이의 신뢰성을 높일 수 있는 패키지 기판에 관한 것이다.
최근 전자 제품은 다양한 기능을 가지는 특성이 요구되고 있으며, 다양한 기능뿐만 아니라 휴대를 위한 소형화가 요구되고 있는 추세이다.
이러한 추세로 인하여 전자 제품에 사용되는 전자 부품 또한 초소형화, 고집적화, 다기능화, 고성능화를 요구하고 있다. 이와 같은 제품 개발의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 시스템 인 패키지(SIP : System In Package) 기술이다.
이와 같은, SIP 기술은 반도체 다이(Die) 및 메인보드(Main board) 등의 전자 부품을 패키지 기판에 수직 또는 수평 방향으로 탑재하는 기술로서, 전자 제품의 슬림화 및 패키지의 박형화 기술 개발의 요구에 따라 반도체 칩을 솔더 범프(solder bump)에 의해 플립 칩(flip chip) 방식으로 절연기판에 직접 반도체 칩을 접합하는 기술을 사용하고 있다.
이때, 패키지 기판은 절연기판 및 절연기판 상에 형성되는 패드를 포함하며, 패드와 반도체 칩의 접합을 통하여 전기적으로 연결될 수 있다.
이러한 패키지 제조에 있어 신뢰성이 높은 미세피치 접합기술이 요구되고 있는데, 전자 부품이 절연기판에서 탈락하는 불량을 방지하기 위하여 전자 부품과 절연기판 사이를 연결해주는 솔더(solder) 계면에서 높은 신뢰성이 요구되고 있다.
특히, 소형화의 추세로 인하여 범프 피치(Pitch)가 감소함에 따라 전자 부품과 절연기판 사이의 신뢰성 확보가 필요하다.
그러나, 종래의 절연기판 패드에는 솔더가 없는 구리(Cu) 또는 주석(Tin)도금의 금속 패드만 형성하는 방식을 사용하였으나, 구리 패드의 경우 구리 확산으로 인한 구리 패드가 소실되는 문제가 있었으며, 주석도금 패드의 경우 계면상에 위스커(Whisker)가 생성되는 문제가 발생되어 전자 부품과 절연기판 사이의 신뢰성이 떨어지는 문제점이 있다.
한국공개특허공보 제2012-0050755호
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은 미세 피시의 패드를 갖는 절연기판과 이에 접합되는 전자 부품 간에 높은 신뢰성을 확보할 수 있는 패키지 기판을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 패키지 기판은 절연기판의 상부에 형성된 금속패드와, 상기 금속패드의 상부에 형성된 확산방지층 및 상기 확산방지층의 상부에 형성된 도금층을 포함한다.
여기서, 상기 확산방지층은 니켈(Ni)을 포함하는 합금 소재로 형성될 수 있다.
이때, 상기 확산방지층은 0.01 ~ 5㎛의 두께로 형성될 수 있다.
또한, 상기 확산방지층은 상기 금속패드의 상부 표면에만 형성될 수 있다.
한편, 상기 도금층은 구리(Cu)를 포함하는 합금 소재로 형성될 수 있다.
여기서, 상기 도금층은 0.01 ~ 5㎛의 두께로 형성될 수 있다.
이때, 상기 도금층은 상기 확산방지층의 상부 표면에만 형성될 수 있다.
아울러, 상기 도금층의 상부에는 솔더 범프에 의해 전자 부품과 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 패키지 기판은 절연기판의 금속패드에 확산방지층이 형성됨으로써, 금속패드의 소실을 방지하고, 위스커(Whisker)가 생성되는 것을 방지할 수 있으므로, 절연기판과 전자 부품 사이의 접합에 대한 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 패키지 기판을 나타낸 단면도.
도 2 내지 도 7은 본 발명의 실시예에 따른 패키지 기판의 제조과정을 나타낸 단면도.
이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 기술적 사상은 청구범위에 의해 결정되며, 이하의 실시예는 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 효율적으로 설명하기 위한 일 수단일 뿐이다.
도 1은 본 발명의 실시예에 따른 패키지 기판을 나타낸 단면도이고, 도 2 내지 도 7은 본 발명의 실시예에 따른 패키지 기판의 제조과정을 나타낸 단면도이다.
도 1 내지 도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 패키지 기판은 절연기판(100)의 상부에 형성된 금속패드(110)와, 상기 금속패드(110)의 상부에 형성된 확산방지층(200) 및 상기 확산방지층(200)의 상부에 형성된 도금층(300)을 포함한다.
상기 절연기판(100)은 금속패드(110)와, 확산방지층(200) 및 도금층(300)을 형성하기 위한 지지체 역할을 하는 것으로, 절연 소재로 형성될 수 있다. 여기서, 절연기판(100)은 ABF(Ajinomoto Build up Film)를 채용하여 미세회로를 용이하게 구현하거나 프리프레그(Prepreg)를 채용하여 패키지 기판을 얇게 제작할 수 있다. 다만, 이에 한정되는 것은 아니고, 에폭시 수지 또는 개질 된 에폭시 수지, 비스페놀 A 수지, 에폭시-노볼락 수지, 아라미드 강화되거나 유리 섬유 강화되거나 종이 강화된 에폭시 수지 등의 수지재로 형성될 수 있다.
상기 절연기판(100)의 적어도 일면에는 금속패드(110)가 형성될 수 있다. 여기서, 금속패드(110)는 전기 전도성을 갖는 금속인 구리(Cu)로 형성될 수 있다. 이때, 금속패드(110)는 절연기판(100)에 무전해 도금 공법을 통해 형성된 시드층(도면 미도시) 중 선택된 부분에 전해 도금 공법을 통하여 형성될 수 있으며, 후술되는 확산방지층(200) 및 도금층(300)에 비하여 두께가 두껍게 형성되는 것이 바람직하다.
또한, 상기 금속패드(110)가 형성된 영역을 제외한 절연기판(100)의 양면에는 절연기판(100)을 보호하기 위한 솔더 레지스트(120)가 형성될 수 있다.
상기 금속패드(110)의 상부에는 금속패드(110)의 구리 확산 현상을 방지하기 위한 확산방지층(200)이 형성될 수 있다. 여기서, 확산방지층(200)은 니켈(Ni) 전해 도금 공법을 통해 형성될 수 있다. 이때, 확산방지층(200)은 니켈(Ni)만으로 형성되거나, 니켈(Ni)을 포함하여 P(인), B(붕소), W(텅스텐) 또는 Co(코발트)과의 합금으로 형성될 수 있다.
아울러, 상기 확산방지층(200)은 0.01 ~ 5㎛의 두께로 형성될 수 있다. 이는, 확산방지층(200)의 두께가 0.01㎛보다 작은 두께로 형성되는 경우 금속패드(110)의 구리확산 현상을 방지할 수 없으며, 5㎛보다 두껍게 형성되는 경우 패키지 기판의 전체 두께가 두꺼워지는 문제가 있기 때문이다.
또한, 상기 확산방지층(200)은 금속패드(110)의 상부 표면에만 형성됨으로써, 금속패드(110)의 파인 피치(fine pitch)를 유지하여 이웃하는 금속패드(110) 간에 접촉이 발생되는 불량을 방지할 수 있다.
상기 확산방지층(200)의 상부에는 도금층(300)이 형성될 수 있다. 여기서, 도금층(300)은 전기 전도성을 갖는 금속인 구리(Cu)로 형성될 수 있으며, 확산방지층(200)의 상부에 전해 도금 공법을 통하여 형성될 수 있다. 이때, 도금층(300)은 확산방지층(200)의 상부에 형성됨으로써, 확산방지층(200) 산화하는 것을 방지할 수 있다. 또한, 상기 도금층(300)이 구리(Cu)로 형성됨으로써, 종래의 금(Au)을 도금하는 공법에 비하여 패키지 기판의 생산 비용을 절감할 수 있는 이점이 있으며, 금(Au) 도금을 위한 별도의 추가 공법 없이 금속패드(100)의 형성하는 전해 도금 공법을 재수행하여 형성할 수 있으므로, 제조 비용을 절감하고 리드타임을 단축할 수 있는 이점이 있다.
특히, 상기 도금층(300)은 확산방지층(200)의 상부 표면에만 형성됨으로써, 금속패드(110)의 파인 피치(fine pitch)를 유지하여 이웃하는 금속패드(110) 간에 접촉이 발생되는 불량을 방지할 수 있다.
이때, 상기 도금층(300)은 0.01 ~ 5㎛의 두께로 형성될 수 있다. 이는, 도금층(300)의 두께가 0.01㎛보다 작은 두께로 형성되는 경우 후술되는 바와 같이, 도금층(300)의 상부에 솔더 범프(500)에 의해 전자 부품(400)이 접합할 시, 도금층(300)과 솔더 범프(500)와의 결합력이 저하되는 문제가 있고, 5㎛보다 두껍게 형성되는 경우 패키지 기판의 전체 두께가 두꺼워지는 문제가 있기 때문이다.
특히, 상기 도금층(300)과 확산방지층(200)의 두께는 솔더 범프(500)와의 결합력을 향상시키기 위하여 도금층(300)과 확산방지층(200)의 두께가 동일하게 형성되거나, 도금층(300)의 두께가 확산방지층(200)에 비하여 두껍게 형성되는 것이 바람직하다.
상기 도금층(300)의 상부에는 전자 부품(400)이 접합될 수 있다. 전자 부품(400)은 하부에 도금층(300)과의 접합을 위하여 구리(Cu) 소재의 전극(410)이 형성될 수 있으며, 전극(410)과 도금층(300) 사이에는 솔더 범프(500)가 형성됨으로써, 전자 부품(400)이 도금층(300)의 상부에 전기적으로 접합될 수 있다.
여기서, 상기 도금층(300)은 솔더 범프(500)로 흡수되고, 솔더 범프(500)의 주성분인 주석(Sn)과 결합되어 주석(Sn)-구리(Cu) 또는 주석(Sn)-구리(Cu)-니켈(Ni)의 금속간 화합물(Intermeteallic Compound, IMC)이 형성될 수 있다. 이때, 도금층(300)의 하부에 확산방지층(200)이 형성됨으로써, 도금층(300)에만 금속간 화합물이 형성될 수 있다.
또한, 상기 도금층(300)의 상부에 전자 부품(400)이 접합될 시 도금층(300)의 하부에 형성된 확산방지층(200)으로 인하여 솔더 범프(500)는 도금층(300)의 측면까지만 덮도록 형성될 수 있다.
따라서, 본 발명의 실시예에 따른 패키지 기판은 구리(Cu) 소재의 금속패드(110)의 상부에 니켈(Ni) 소재의 확산방지층(200)과 구리(Cu) 소재의 도금층(300)이 순차적으로 형성됨으로써, 솔더 범프(500)에 의해 전자 부품(400)의 접합시 확산방지층(200)이 금속패드(110)가 확산되는 것을 막아 금속패드(110)가 소실되는 것을 방지하고, 위스커(Whisker)가 길게 성장하는 것을 방지할 수 있으므로, 솔더 범프(500)에 의한 전자 부품(400)의 접합에 대하여 신뢰성을 향상시킬 수 있는 효과가 있다.
상기와 같이 구성된 본 발명의 실시예에 따른 패키지 기판의 제조과정을 설명하면 다음과 같다.
먼저, 도 2에 도시된 바와 같이, 절연 소재로 형성된 절연기판(100)의 양면에 드라이 필름(150)을 형성한다. 여기서, 드라이 필름(150)은 금속패드(110)가 형성될 영역을 제거하여 개구부(151)를 형성할 수 있다. 이때, 드라이 필름(150)은 후속 공정인 도금 공정의 진행시 금속패드(110)가 형성될 영역을 제외한 나머지 부분이 도금되는 것을 방지하는 수단으로, 노광, 현상 및 에칭을 순서대로 수행하는 포토리소그래픽 공법을 통하여 개구부(151)가 형성된 드라이 필름(150)을 형성할 수 있다.
다음, 도 3에 도시된 바와 같이, 금속패드(110)를 형성할 수 있다. 여기서, 금속패드(110)는 구리(Cu) 소재로 형성할 수 있다. 이때, 금속패드(110)는 전해 도금 공법을 통해서 형성할 수 있으며, 드라이 필름(150)의 개구부(151)를 충진하는 필(Fill) 도금 공법을 통해 형성할 수 있다.
다음으로, 도 4에 도시된 바와 같이, 금속패드(110)의 상부에 확산방지층(200)을 형성할 수 있다. 여기서, 확산방지층(200)은 니켈(Ni) 또는 니켈(Ni)을 포함하는 합금 소재로 형성될 수 있다. 이때, 확산방지층(200)은 드라이 필름(150)이 제거되지 않은 상태로 전행 도금 공법을 수행함으로써, 금속패드(110)의 상부 표면에만 형성할 수 있다.
이후, 도 5에 도시된 바와 같이, 확산방지층(200)의 상부에 도금층(300)을 형성할 수 있다. 여기서, 도금층(300)은 구리(Cu) 소재로 형성할 수 있다. 이때, 도금층(300)은 드라이 필름(150)이 제거되지 않은 상태로 전해 도금 공법을 수행함으로써, 확산방지층(200)의 상부 표면에만 형성할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 드라이 필름(150)을 제거한다.
그리고, 도 7에 도시된 바와 같이, 도금층(300)의 상부에 솔더 범프(500)에 의해 전자 부품(400)을 접합할 수 있다.
이때, 구리(Cu) 소재의 금속패드(110)와 도금층(300) 사이에 니켈(Ni) 소재의 확산방지층(200)이 형성됨으로써, 금속패드(110)가 확산되어 소실되는 것을 방지하고, 위스커(Whisker)가 성장하는 것을 방지할 수 있으므로, 솔더 범프(500)에 의해 전자 부품(400)의 접합에 대한 신뢰성을 향상시킬 수 있는 효과가 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 절연기판 110 : 금속패드
200 : 확산방지층 300 : 도금층
400 : 전자 부품 500 : 솔더 범프

Claims (8)

  1. 절연기판의 상부에 형성된 금속패드;
    상기 금속패드의 상부에 형성된 확산방지층; 및
    상기 확산방지층의 상부에 형성된 도금층;
    을 포함하는 패키지 기판.
  2. 제1항에 있어서,
    상기 확산방지층은
    니켈(Ni) 또는 니켈(Ni)을 포함하는 합금 소재로 형성되는 패키지 기판.
  3. 제2항에 있어서,
    상기 확산방지층은
    0.01 ~ 5㎛의 두께로 형성되는 패키지 기판.
  4. 제2항에 있어서,
    상기 확산방지층은
    상기 금속패드의 상부 표면에만 형성되는 패키지 기판.
  5. 제2항에 있어서,
    상기 도금층은
    구리(Cu) 또는 구리(Cu)를 포함하는 합금 소재로 형성되는 패키지 기판.
  6. 제5항에 있어서,
    상기 도금층은
    0.01 ~ 5㎛의 두께로 형성되는 패키지 기판.
  7. 제5항에 있어서,
    상기 도금층은
    상기 확산방지층의 상부 표면에만 형성되는 패키지 기판.
  8. 제1항에 있어서,
    상기 도금층의 상부에는 솔더 범프에 의해 전자 부품과 전기적으로 연결되는 패키지 기판.
KR20130119266A 2013-10-07 2013-10-07 패키지 기판 KR20150040577A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130119266A KR20150040577A (ko) 2013-10-07 2013-10-07 패키지 기판
JP2014020118A JP2015076598A (ja) 2013-10-07 2014-02-05 パッケージ基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130119266A KR20150040577A (ko) 2013-10-07 2013-10-07 패키지 기판

Publications (1)

Publication Number Publication Date
KR20150040577A true KR20150040577A (ko) 2015-04-15

Family

ID=53001199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130119266A KR20150040577A (ko) 2013-10-07 2013-10-07 패키지 기판

Country Status (2)

Country Link
JP (1) JP2015076598A (ko)
KR (1) KR20150040577A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190055703A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4699704B2 (ja) * 2003-03-18 2011-06-15 日本特殊陶業株式会社 配線基板
JP5222663B2 (ja) * 2008-08-26 2013-06-26 新光電気工業株式会社 配線基板及び半導体パッケージ
JP5566771B2 (ja) * 2010-05-18 2014-08-06 日本特殊陶業株式会社 多層配線基板
JP5675443B2 (ja) * 2011-03-04 2015-02-25 新光電気工業株式会社 配線基板及び配線基板の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190055703A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 방법
US10784203B2 (en) 2017-11-15 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US11502039B2 (en) 2017-11-15 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method

Also Published As

Publication number Publication date
JP2015076598A (ja) 2015-04-20

Similar Documents

Publication Publication Date Title
US7391112B2 (en) Capping copper bumps
US8093721B2 (en) Flip chip semiconductor package and fabrication method thereof
US11823911B2 (en) Process of package-then-etch three-dimensional package structure electrically connected by plated copper pillars
US20130127037A1 (en) Semiconductor device built-in substrate
US20040080054A1 (en) Wiring board, semiconductor device, and process for production of wiring board
CN104576547B (zh) 印刷电路板、其制造方法及其半导体封装
US9991197B2 (en) Fabrication method of semiconductor package
US8860196B2 (en) Semiconductor package and method of fabricating the same
JP2014116367A (ja) 電子部品、電子装置の製造方法及び電子装置
US20120164854A1 (en) Packaging substrate and method of fabricating the same
JP2006237151A (ja) 配線基板および半導体装置
JP5611315B2 (ja) パッケージキャリア
US9013042B2 (en) Interconnection structure for semiconductor package
US8007285B2 (en) Circuit device and manufacturing method therefor
US8796867B2 (en) Semiconductor package and fabrication method thereof
US20150200172A1 (en) Package Having Substrate With Embedded Metal Trace Overlapped by Landing Pad
US9190354B2 (en) Semiconductor device and manufacturing method of the same
KR20150040577A (ko) 패키지 기판
TWI500129B (zh) 半導體覆晶接合結構及方法
KR20090082691A (ko) 반도체 디바이스용 금속 범프 및 실을 형성하는 방법
JP2018200952A (ja) 電子部品、電子部品の製造方法及び電子装置
JP2018117056A (ja) 電子部品、電子部品の製造方法及び電子装置
KR20130027870A (ko) 패키지 기판 및 패키지의 제조 방법
KR20100025436A (ko) 플립칩 패키지 및 그 제조방법
JP4984502B2 (ja) Bga型キャリア基板の製造方法及びbga型キャリア基板

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination