KR20210053125A - 집적 회로 패키지 및 방법 - Google Patents

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KR20210053125A
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훙-주이 구오
치아-웨이 왕
후이-정 차이
유-쯔 창
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13624—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13639—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13647—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13655—Nickel [Ni] as principal constituent
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    • H01L2224/1354—Coating
    • H01L2224/13599—Material
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    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13666—Titanium [Ti] as principal constituent
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    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13684—Tungsten [W] as principal constituent
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
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Abstract

일 실시예에서, 디바이스는, 반도체 기판; 반도체 기판 상의 콘택 패드; 콘택 패드 및 반도체 기판 상의 패시베이션 층; 패시베이션 층을 통해 연장하는 다이 커넥터로서, 다이 커넥터는 콘택 패드에 물리적으로 그리고 전기적으로 커플링되고, 다이 커넥터는 제1 전도성 물질을 포함하고, 제1 전도성 물질은 제1 산 경도/연도 지수를 가지는 루이스 산이고; 다이 커넥터 및 패시베이션 층 상의 유전체 층; 및 유전체 층과 다이 커넥터 사이에 배치되는 보호 층으로서, 보호 층은 다이 커넥터를 둘러싸고, 보호 층은 제1 전도성 물질 및 아졸의 배위 착물을 포함하고, 아졸은 제1 리간드 경도/연도 지수를 가지는 루이스 염기이고, 제1 산 경도/연도 지수 및 제1 리간드 경도/연도 지수의 곱은 포지티브이다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도에서 지속적인 개선으로 인해 급속한 성장을 경험했다. 대부분의 경우, 집적 밀도에서의 개선은, 주어진 영역 내로 집적될 더 많은 컴포넌트를 허용하는 최소 피처 크기의 반복적인 감소로부터 야기된다. 전자 디바이스 축소에 대한 요구가 증가함에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예는 패키지-온-패키지(Package-on-Package; PoP) 기술이 있다. PoP 디바이스에서, 상부 반도체 패키지는 높은 수준의 집적 및 컴포넌트 밀도를 제공하도록 하부 반도체 패키지의 상부 상에 적층된다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에 향상된 기능 및 작은 풋프린트(footprint)를 가지는 반도체 디바이스의 생산을 가능하게 한다.
본 개시의 양태들은 첨부한 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 5는 일부 실시예에 따른 집적 회로 다이를 형성하기 위한 프로세스 동안 중간 단계의 단면도이다.
도 6a 및 도 6b는 다양한 실시예에 따른 집적 회로 다이의 단면도이다.
도 7 내지 도 14는 일부 실시예에 따른 패키지 컴포넌트를 형성하기 위한 프로세스 동안 중간 단계의 단면도를 도시한다.
도 15 및 도 16은 일부 실시예에 따른 디바이스 스택의 형성 및 구현을 도시한다.
도 17은 일부 다른 실시예에 따른 패키지 컴포넌트의 단면도를 도시한다.
도 18은 일부 다른 실시예에 따른 패키지 컴포넌트의 단면도를 도시한다.
도 19는 일부 다른 실시예에 따른 패키지 컴포넌트의 단면도를 도시한다.
도 20은 일부 다른 실시예에 따른 패키지 컴포넌트의 단면도를 도시한다.
도 21은 일부 다른 실시예에 따른 패키지 컴포넌트의 단면도를 도시한다.
다음의 개시는 본 발명의 상이한 피처를 구현하기 위한 다수의 상이한 실시예 또는 예시를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 배열의 특정 예시들이 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며, 한정되는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등과 같은 공간 관련 용어는 도면에 도시된 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하도록 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 묘사되는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향을 포함하는 것으로 의도된다. 장치는 다른 방식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용되는 공간 관련 기술어(descriptor)는 그에 따라 유사하게 해석될 수 있다.
일부 실시예에 따르면, 칩 프로브(chip probe)는 다이 커넥터(die connector)에 부착되고, KGD(known good die)에 대한 테스트에 사용된다. 칩 프로브는 리플로우가능 커넥터(reflowable connector)와 부착된다. 칩 프로브가 제거된 후, 리플로우가능 커넥터는 습식 에칭 프로세스에 의해 제거된다. 습식 에칭 프로세스는 보호제를 가지는 에칭 용액으로 리플로우가능 커넥터를 에칭하는 단계를 포함한다. 보호제는 다이 커넥터의 물질과 강한 공유 결합을 형성하는 아졸 화합물과 같은 소프트 루이스 염기이다. 다이 커넥터는 따라서 습식 에칭 프로세스 동안 보호될 수 있다.
도 1 내지 도 5는 일부 실시예에 따른 집적 회로 다이(50)를 형성하기 위한 프로세스 동안 중간 단계의 단면도이다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하도록 후속 처리에서 패키징될 것이다. 각 집적 회로 다이(50)는 로직 다이(예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템 온 칩(SoC), 애플리케이션 프로세서(AP), 마이크로 컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 처리 다이(예를 들어, DSP(digital signal processing) 다이), 프론트 엔드 다이(예를 들어, AFE(analog front-end) 다이) 등 또는 이들의 조합일 수 있다.
도 1에서, 반도체 기판(52)이 제공된다. 반도체 기판(52)은 실리콘, 도핑된 또는 도핑되지 않은, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층일 수 있다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 물질; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 그래디언트 기판(gradient substrate)과 같은 다른 기판이 또한 사용될 수 있다. 반도체 기판(52)은 때때로 전면으로 불리는 활성 표면(예를 들어, 도 1에서 위쪽을 향하는 표면) 및 때때로 후면으로 불리는 비활성 표면(예를 들어, 도 1에서 아래쪽을 향하는 표면)을 가진다. 디바이스는 반도체 기판의 활성 표면에 형성된다. 디바이스는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등) 또는 수동 디바이스(예를 들어, 커패시터, 저항, 인덕터 등)일 수 있다.
반도체 기판(52)은 다수의 디바이스 영역을 가지며, 집적 회로 다이(50)는 디바이스 영역의 각각에 및/또는 디바이스 영역의 각각 상에 형성된다. 제1 디바이스 영역(52A) 및 제2 디바이스 영역(52B)이 도시되어 있지만, 반도체 기판(52)은 임의의 수의 디바이스 영역을 가질 수 있음이 인식되어야 한다.
상호연결 구조(54)는 반도체 기판(52) 위에 형성된다. 상호연결 구조(54)는 디바이스 영역(52A 및 52B) 각각에 집적 회로를 형성하도록 반도체 기판(52)의 디바이스들을 상호연결한다. 상호연결 구조(54)는 예를 들어, 유전체 층에서 금속화 패턴으로 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k 유전체 층에 형성되는 금속 라인 및 비아를 포함한다. 상호연결 구조(54)는 단일 다마신 프로세스(single damascene process), 이중 다마신 프로세스(dual damascene process) 등과 같은 다마신 프로세스에 의해 형성될 수 있다. 상호연결 구조(54)의 금속화 패턴은 반도체 기판(52)의 디바이스에 전기적으로 커플링된다.
도 2에서, 콘택 패드(56)는 상호연결 구조(54)에서 및/또는 상호연결 구조(54) 상과 같은 집적 회로 다이(50)의 전면 상에 형성된다. 콘택 패드(56)는 외부 연결이 이루어지도록 알루미늄 패드, 구리 패드 등일 수 있다. 일부 실시예에서, 콘택 패드(56)는 상호연결 구조(54)의 최상부 금속화 패턴의 일부이다.
하나 이상의 패시베이션 층(들)(58)이 콘택 패드(56) 및 상호연결 구조(54) 상에 형성된다. 패시베이션 층(들)(58)은 실리콘 산화물, 실리콘 질화물과 같은 하나 이상의 적절한 유전체 물질, 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물와 같은 극도의 로우-k 유전체(extremely low-k dielectric), 폴리이미드, 솔더 레지스트, PBO(polybenzoxazole), BCB(benzocyclobutene), 몰딩 화합물 등과 같은 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 패시베이션 층(들)(58)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
전도성 필라(conductive pillar)(예를 들어, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(60)는 콘택 패드(56)에 물리적으로 그리고 전기적으로 커플링되도록 패시베이션 층(들)(58)을 통해 연장되어 형성된다. 다이 커넥터(60)는 따라서 집적 회로 다이(50)의 각각의 집적 회로에 전기적으로 커플링된다. 다이 커넥터(60)는 전도성 비아로 지칭될 수 있다. 도 3a 내지 도 3f는 일부 실시예에 따른 다이 커넥터(60)를 형성하기 위한 프로세스 동안 중간 단계의 단면도이다. 특히, 도 2에서의 영역(3)이 보다 상세하게 도시된다. 단일 다이 커넥터(60)의 형성이 도시되어 있지만, 다수의 다이 커넥터(60)가 동시에 형성됨이 인식되어야 한다.
도 3a에서, 패시베이션 층(들)(58)은 콘택 패드(56)의 일부를 노출시키는 개구(62)를 형성하도록 패터닝된다. 패터닝은 패시베이션 층(들)(58)이 감광성 물질일 때 패시베이션 층(들)(58)을 광에 노출시키는 것, 또는 예를 들어, 이방성 에칭을 사용하여 에칭하는 것과 같은 수용가능한 프로세스에 의할 수 있다. 패시베이션 층(들)(58)이 감광성 물질이면, 패시베이션 층(들)(58)은 노출 후에 현상될 수 있다.
패시베이션 층(들)(58)이 패터닝된 후, 시드 층(seed layer)(64)이 패시베이션 층(들)(58) 위에 그리고 콘택 패드(56)를 노출시키는 개구(62)에 형성된다. 일부 실시예에서, 시드 층(64)은 단일 층 또는 상이한 물질로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층(64)은 티타늄 층(64A) 및 티타늄 층(64A) 위의 구리 층(64B)을 포함한다. 시드 층(64)은 예를 들어, PVD 등을 사용하여 형성될 수 있다. 시드 층(64)은 약 0.01 ㎛ 내지 약 2.0 ㎛의 범위에서 두께 T1으로 형성될 수 있다.
도 3b에서, 포토 레지스트(66)가 시드 층(64) 상에 형성되고 패터닝된다. 포토 레지스트(66)는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트(66)의 패턴은 다이 커넥터(60)에 대응한다. 패터닝은 시드 층(64)을 노출시키기 위해 포토 레지스트(66)를 통해 개구를 형성한다.
제1 전도성 물질 층(68A)이 이어서 포토 레지스트(66)의 개구에 그리고 시드 층(64)의 노출된 부분 상에 형성된다. 제1 전도성 물질 층(68A)은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 제1 전도성 물질 층(68A)은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 제1 전도성 물질 층(68A)은 구리이다. 제1 전도성 물질 층(68A)은 약 15 ㎛와 같이, 약 1 ㎛ 내지 약 50 ㎛의 범위에서 두께 T2로 형성될 수 있다.
제2 전도성 물질 층(68B)은 선택적으로 제1 전도성 물질 층(68A) 상에 형성될 수 있다. 제2 전도성 물질 층(68B)은 제1 전도성 물질 층(68A)과 유사한 방식으로 형성될 수 있고, 제1 전도성 물질 층(68A)과 상이한 물질로 형성될 수 있다. 일부 실시예에서, 제2 전도성 물질 층(68B)은 니켈이다. 제2 전도성 물질 층(68B)은 약 3 ㎛와 같이, 약 0.1 ㎛ 내지 약 20 ㎛의 범위에서 두께 T3으로 형성될 수 있다. 니켈 층을 형성하는 것은 추가 처리 동안 제1 전도성 물질 층(68A)의 구리를 산화로부터 보호하는 것을 도울 수 있다.
제3 전도성 물질 층(68C)은 제2 전도성 물질 층(68B) 상에 선택적으로 형성될 수 있다. 제3 전도성 물질 층(68C)은 제1 전도성 물질 층(68A)과 유사한 방식으로 형성될 수 있고, 제1 전도성 물질 층(68A)과 유사한 물질로 형성될 수 있다. 일부 실시예에서, 제3 전도성 물질 층(68C)은 구리이다. 제3 전도성 물질 층(68C)은 약 2 ㎛와 같이, 약 0.1 ㎛ 내지 약 20 ㎛의 범위에서 두께 T4로 형성될 수 있다. 구리 층을 형성하는 것은 리플로우가능 커넥터가 후속적으로 다이 커넥터(60) 상에 형성될 때 금속 간 화합물(inter-metallic compounds; IMC)이 제2 전도성 물질 층(68B)에서 및/또는 제2 전도성 물질 층(68B) 상에 형성되는 것을 방지하는 것을 도울 수 있다.
포토 레지스트(66)에서의 개구, 그리고 이에 따른 전도성 물질 층(68A, 68B, 및 68C)은 약 1 ㎛ 내지 약 150 ㎛의 범위에서 폭 W1으로 형성될 수 있다. 전도성 물질 층(68A, 68B 및 68C)과 시드 층(64)의 하부 부분의 조합은 다이 커넥터(60)를 형성한다.
도 3C에서, 포토 레지스트(66) 및 전도성 물질 층(68A, 68B 및 68C)이 형성되지 않은 시드 층(64)의 일부가 제거된다. 포토 레지스트(66)는 산소 플라즈마 등을 사용하는 것과 같이 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 프로세스에 의해 제거될 수 있다. 포토 레지스트(66)가 제거되면, 예를 들면, 수용가능한 에칭 프로세스를 사용함으로써, 예를 들면, 습식 또는 건식 에칭에 의해 시드 층(64)의 노출된 부분이 제거된다.
도 3d에서, 리플로우가능 커넥터(70)는 다이 커넥터(60) 상에 형성된다. 리플로우가능 커넥터(70)는 솔더, 금, 은, 주석 등 또는 이들의 조합과 같은 전도성 물질 포함할 수 있다. 일부 실시예에서, 리플로우가능 커넥터(70)는 증발, 전기 도금, 인쇄, 솔더 트랜스퍼(solder transfer), 볼 배치(ball placement) 등을 통해 솔더의 층을 초기에 형성함으로써 형성된다. 리플로우가능 커넥터(70)는 포토 레지스트(66)가 제거된 후 형성될 수 있거나, 포토 레지스트(66)가 제거되기 전에 포토 레지스트(66)의 개구에 형성될 수 있다. 다이 커넥터(60) 상에 솔더의 층이 형성되면, 리플로우가 물질을 원하는 범프 형상으로 성형하기 위해 선택적으로 수행될 수 있다. 리플로우가능 커넥터(70)는 두껍다. 예를 들어, 리플로우가능 커넥터(70)는 약 15 ㎛와 같이, 약 1 ㎛ 내지 약 50 ㎛의 범위에서 두께 T5로 형성될 수 있다.
도 3e에서, 집적 회로 다이(50)는 칩 프로브(72)를 사용함으로써 테스트된다. 칩 프로브(72)는 리플로우가능 커넥터(70)를 리플로우함으로써, 리플로우 커넥터(70)를 범프 형상으로 성형할 수 있는 다이 커넥터(60)에 물리적으로 그리고 전기적으로 커플링된다. 칩 프로브 테스트가, 집적 회로 다이(50)가 KGD(known good die)인지 여부를 확인하기 위해 집적 회로 다이(50) 상에 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50) 만이 후속 처리 및 패키징을 겪고, CP 테스트에 실패한 집적 회로 다이(50)는 패키징되지 않는다. 테스트는 다양한 집적 회로 다이(50)의 기능을 테스트하는 것을 포함할 수 있거나, 집적 회로 디바이스의 설계에 기초하여 예상될 수 있는 알려진 개방 또는 단락 회로에 대한 테스트를 포함할 수 있다.
도 3f에서, 칩 프로브(72)는 다이 커넥터(60)로부터 분리되고 제거된다. 분리는 리플로우가능 커넥터(70)를 리플로우함으로써 달성될 수 있다. 칩 프로브(72)를 분리한 후, 에칭 프로세스(74)가 리플로우가능 커넥터(70)의 나머지 부분을 제거하기 위해 수행된다. 에칭 프로세스(74)는 리플로우가능 커넥터(70)의 물질에 대해 선택적이며, 이로써 리플로우가능 커넥터(70)의 물질은 다이 커넥터(60)의 물질보다 더 빨리 에칭된다.
에칭 프로세스(74)가 원하는 물질(예를 들어, 리플로우가능 커넥터(70)의 물질)에 대해 선택적이지만, 일부 원하지 않는 물질(예를 들어, 다이 커넥터(60)의 물질)의 에칭이 여전히 발생한다. 또한, 원하지 않는 물질의 에칭은 상이한 속도로 발생할 수 있다. 예를 들어, 에칭 프로세스(74)는 구리보다 더 높은 속도로 솔더를 에칭할 수 있고, 티타늄 및 니켈보다 더 빠른 속도로 구리를 에칭할 수 있다. 이와 같이, 전도성 물질 층(68A 및 68C) 및 구리 층(64B)의 치수가 에칭 프로세스(74)에 의해 감소될 수 있는 한편, 전도성 물질 층(68B)(예를 들어, 니켈) 및 티타늄 층(64A)의 치수는 눈에 띄는 양만큼 감소되지 않을 수 있다. 리플로우가능 커넥터(70)의 제거 후, 전도성 물질 층(68B) 및 티타늄 층(64A)은 원래 폭 W1을 실질적으로 유지할 수 있지만, 전도성 물질 층(68A 및 68C) 및 구리 층(64B)은 약 0.7 μm 내지 약 149 μm 범위의 폭 W2와 같이, 더 작은 폭 W2으로 감소될 수 있다. 감소량 R1은 약 0.1 ㎛와 같이, 약 0.0005 ㎛ 내지 약 45 ㎛의 범위일 수 있고, 이는 원래 폭 W1의 약 0.05 % 내지 약 30 %를 차지할 수 있다. 또한, 전도성 물질 층(68C)의 두께는 약 0.07 ㎛ 내지 약 19.99 ㎛ 범위의 두께 T6와 같은 더 작은 두께 T6으로 감소될 수 있다. 감소량 R2은 약 0.1 ㎛와 같이, 약 0.001 ㎛ 내지 약 6 ㎛의 범위일 수 있으며, 이는 원래 두께 T4의 약 0.05 % 내지 약 30 %를 차지할 수 있다.
일부 실시예에서, 에칭 프로세스(74)는 리플로우가능 커넥터(70)의 물질을 위한 에칭제 및 다이 커넥터(60)의 물질을 위한 보호제를 포함하는 수성 에칭 용액으로 수행되는 습식 에칭이다. 에칭제는 리플로우가능 커넥터(70)의 물질과 반응하여 이를 고체 상에서 액체 상으로 변환시킨다. 일부 실시예에서, 에칭제는 산화된 금속 이온이다. 예를 들어, 철(III) 산화물, 구리(II) 산화물 등이 리플로우가능 커넥터(70)의 물질을 제거하기 위해 사용될 수 있다. 보호제는 (아래에서 더 논의됨) 다이 커넥터(60)의 에칭 속도를 감소시키는 보호 층(76)을 형성하도록 다이 커넥터(60)의 물질과 반응한다. 에칭제 및 보호제는 용매에 용해되며, 이는 에칭제 및 보호제를 용해시킬 수 있는 임의의 용매일 수 있다. 예시적인 용매는 질산, 황산 등을 포함한다. 에칭 용액에서의 보호제의 농도는 작을 수 있다. 예를 들어, 에칭 용액은 1 ppm 내지 20000 ppm의 보호제를 포함할 수 있으며, 이는 약 0.0001 % 내지 약 2 % 범위의 농도를 나타낼 수 있다. 반대로, 에칭 용액은 약 0.1 % 내지 약 20 % 범위의 농도로 에칭제를 포함할 수 있고, 약 0.5 % 내지 약 50 % 범위의 용매를 포함할 수 있다.
에칭 프로세스(74) 동안, 에칭 용액은 몇몇 기술의 사용에 의해 (다이 커넥터(60) 및 리플로우가능 커넥터(70) 포함하는) 중간 구조물 상에 분배될 수 있다. 일부 실시예에서, 중간 구조물은 에칭 용액의 바스(bath)에 침지된다. 일부 실시예에서, 에칭 용액은 중간 구조물 상에 스프레이된다. 중간 구조물 상에 에칭 용액을 스프레이하는 단계는 중간 구조물 위로 에칭 용액을 유동시키는 동안 중간 구조물을 스피닝하는 단계를 포함할 수 있다. 중간 구조물은 약 100 RPM 내지 약 3000 RPM 범위의 속도와 같이 낮은 속도에서 회전될 수 있다. 마찬가지로, 에칭 용액은 약 0.2 L/min 내지 약 2 L/min 범위의 유량(flow rate)에서와 같은 높은 속도에서 유동될 수 있다. 에칭 용액이 어떻게 분배되는지에 관계없이, 에칭 프로세스(74)는 약 5 ℃내지 약 50 ℃범위의 온도와 같은 낮은 온도에서 수행될 수 있다. 또한, 에칭 프로세스(74)는 약 0.1 분 내지 약 120 분 범위의 지속시간과 같은 임의의 원하는 지속시간 동안 수행될 수 있다.
전술한 바와 같이, 에칭 용액에서의 보호제는 다이 커넥터(60)의 에칭 속도를 감소시키는 보호 층(76)을 형성하기 위해 다이 커넥터(60)의 물질과 반응한다. 특히, 보호제는, 층의 노출된 표면에 배위 착물(coordination complex)의 보호 층(76)을 형성하기 위해 전도성 물질 층(68A 및 68C) 및 구리 층(64B)의 물질(예를 들어, 구리)과 반응하는 유기 리간드이다. 배위 착물은 에칭제와 노출된 구리의 반응을 화학적으로 방해한다. 유리하게는, 보호 층(76)의 형성은 에칭 프로세스(74) 동안 감소량(R1 및 R2)이 작아지는 것을 허용한다. 일부 실시예에서, 보호 층(76)은 전도성 물질 층(68A 및 68C) 및 구리 층(64B)의 표면에서 단일 층이다. 일부 실시예에서, 보호 층(76)은 전도성 물질 층(68A 및 68C) 및 구리 층(64B)으로 적어도 부분적으로 연장되어, 이로써 층이 배위 착물을 포함하는 외부 영역 및 배위 착물이 없는 내부 영역을 가진다. 보호 층(76)은 약 1 Å 내지 약 100 Å 범위일 수 있는 두께 T7를 가지며, 얇다. 보호 층(76)은 에칭 프로세스(74) 후에 남아있을 수 있으며, 결과적인 집적 회로 다이(50)의 일부일 수 있다.
다이 커넥터(60) 및 리플로우가능 커넥터(70)의 금속은 루이스 산이고, 보호제의 리간드는 루이스 염기이다. HSAB(Pearson's Hard Soft Acid Base) 정리에 따르면, "경질(hard)" Lewis 산(예를 들어, 높은 전하 밀도와 작은 반경을 가지는 것)은 "경질" Lewis 염기와 강한 이온 결합을 형성하고, "연질(soft)" Lewis 산(예를 들어, 낮은 전하 밀도 및 큰 반경을 가지는 것)은 "연질" 루이스 염기와 강한 공유 결합을 형성한다. 루이스 산 및 염기는 전형적으로 "경질" 또는 "연질"로 질적으로 분류되지만, 루이스 산 및 염기의 정확한 경도(hardness)/연도(softness)를 정량하기 위한 노력이 이루어졌다. 예를 들어, 본 명세서에서 그 전체가 참고로써 통합된 Xu et al., "금속 양이온 및 리간드의 화학적 경도/연도에 대한 자연 지수(Natural Indices for the Chemical Hardness/Softness of Metal Cations and Ligands)", ACS Omega 2017 2(10), pp. 7185-7193에서, 양이온 형성의 깁스(Gibbs) 자유 에너지(△G°f,M n+)는 루이스 산의 경도/연도에 대한 자연 지수임을 제안한다. 이러한 정의에 따르면, 포지티브(positive) △G°f,M n+ 값을 가지는 산은 "연질" 루이스 산이고, 네거티브(negative) △G°f,M n+ 값을 가지는 산은 "경질" 루이스 산이다. Xu et al.은 또한 계수 α*ML은 다양한 루이스 염기에 대한 실험 데이터로부터 도출될 수 있고, 각 계수 α*ML은 대응하는 루이스 염기의 경도/연도에 대한 지수임을 제안한다. 포지티브 α*ML 값은 "연질" Lewis 염기를 나타내고, 네거티브 α*ML 값은 "경질" Lewis 염기를 나타낸다. 이들 지수에 기초하여, 복합체에서 주어진 루이스 산과 염기 사이의 결합 강도는 루이스 산 및 염기에 대한 경도/연도 지수의 곱을 계산함으로써 경험적으로 결정될 수 있다. 생성물이 포지티브 값(예를 들어, 0 보다 큰)일 때, 강한 결합(이온 또는 공유)이 루이스 산과 염기 사이에 형성될 것이다. 생성물이 네거티브 값일 때(예를 들어, 0 미만), 약한 결합이 루이스 산과 염기 사이에 형성될 것이다.
구리는 "연질" 루이스 산이다(예를 들어, 포지티브 △G°f,M n+ 값을 가짐). 반대로, 주석 및 니켈은 "경질" 루이스 산이다(예를 들어, 네거티브 △G°f,M n+ 값을 가짐). 일부 실시예에 따르면, 에칭 용액에서의 보호제는 "연질" 루이스 염기(예를 들어, 포지티브 α*ML 값을 가짐)이다. 피어슨(Pearson)의 HSAB 정리에 기초하여, 보호제는 따라서 구리와 강력한 공유 결합을 형성할 것이고, 주석 또는 니켈과 강한 결합을 형성하지 않을 것이다. 즉, 보호제는 전도성 물질 층(68B), 티타늄 층(64A) 및 리플로우가능 커넥터(70)의 물질(예를 들어, 주석/니켈)과 실질적으로 반응하지 않으면서, 전도성 물질 층(68A 및 68C) 및 구리 층(64B)의 물질(예를 들어, 구리)과 반응할 것이다.
보호제는 임의의 "연질" 루이스 염기일 수 있으나, 아졸 유래 루이스 염기가 특히 바람직할 수 있으며, 이는 그들이 큰 포지티브 α*ML 값을 가지고(예를 들어, 적어도 0.0794), 비-독성이며, 다른 루이스 염기에 비해 낮은 비용을 가지기 때문이다. 아졸은 복수의 질소 원자를 함유하는 5-원 헤테로시클릭 화합물(five-membered heterocyclic compound)이며, 이는 아졸 화합물이 구리와의 결합을 위해 하나 이상의 활성 부위를 가지는 것을 허용한다. 여러 유형의 아졸이 사용될 수 있다. 예를 들어, 아졸은 피라졸 화합물(pirazole compound)(예를 들어, 메틸피라졸(methylpyrazole)), 이미다졸 화합물(imidazole compound)(예를 들어, 메틸이미다졸(methylimidazole)), 트리아졸 화합물(triazole compound)(예를 들어, 벤조트리아졸(benzotriazole)), 테트라졸 화합물(tetrazole compound)(예를 들어, 페닐테트라졸(phenyltetrazole) 또는 페닐-페닐-머캅토테트라졸(phenyl-mercaptotetrazole)) 또는 펜타졸 화합물(pentazole compound)(예를 들어, 펜타졸(예를 들어, HN5))일 수 있다. 다른 유형의 아졸, 및 실제로, 다른 "연질" 루이스 염기가 또한 보호제로 사용될 수 있음이 인식되어야 한다.
단일 프로세스로서 설명되었지만, 도 3a 내지 도 3f에 도시된 단계는 다수의 프로세스로 분할 될 수 있음이 인식되어야 한다. 예를 들어, 도 3a 내지 도 3d에 도시된 단계들을 포함하는 제1 프로세스가 중간 구조물을 얻기 위해 수행될 수 있다. 도 3e 내지 도 3f에 도시된 단계들을 포함하는 제2 프로세스는 제1 프로세스로부터 중간 구조물을 얻거나 수신하는 단계 후에 수행될 수 있다.
도 4에서, 유전체 층(78)은 패시베이션 층(들)(58) 및 다이 커넥터(60)와 같은 집적 회로 다이(50)의 전면 상에 형성된다. 유전체 층(78)은 다이 커넥터(60)를 측면으로 캡슐화한다. 유전체 층(78)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등, 또는 이들의 조합일 수 있다. 유전체 층(78)은 예를 들어, 스핀 코팅, 라미네이션, 화학 기상 퇴적(CVD) 등에 의해 형성될 수 있다. 초기에, 유전체 층(78)은 다이 커넥터(60)를 매립할 수 있어, 이로써 유전체 층(78)의 최상면이 다이 커넥터(60)의 최상면 위에 있다. 일부 실시예에서, 다이 커넥터(60)는 집적 회로 다이(50)의 형성 동안 유전체 층(78)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(60)는 매립 상태로 유지되고 집적 회로 다이(50)를 패키징하기 위한 후속 프로세스 동안 노출된다.
유전체 층(78)을 형성하기 전에 다이 커넥터(60)로부터 리플로우가능 커넥터(70)를 제거하는 것은, 유전체 층(78)이 PBO와 같은 폴리머일 때 유전체 층(78)에 대한 큐어링(curing) 프로세스 동안 솔더 습윤을 방지할 수 있다. 또한, (CMP와 같은) 다른 프로세스 대신에 에칭 프로세스(74)에 의해 리플로우가능 커넥터(70)를 제거하는 것은 유전체 층(78)에서 솔더 잔류물의 양을 감소시키는데 도움이 될 수 있다. 마지막으로, 에칭 프로세스(74)에 의해 리플로우가능 커넥터(70)를 제거하는 것은 다이 커넥터(60)에 더 적은 손상을 입히며, 이는 다이 커넥터(60)의 신뢰성 및 전기적 성능을 증가시키는데 도움이 될 수 있다.
도 5에서, 개별화 프로세스(80)는 예를 들어, 디바이스 영역들(52A 및 52B) 사이에서, 스크라이브 라인 영역(scribe line region)을 따라 쏘잉(sawing)함으로써 수행된다. 개별화 프로세스(80)는 디바이스 영역(52A 및 52B)을 개별화한다. 결과적인, 개별화된 집적 회로 다이(50)는 디바이스 영역(52A 및 52B)으로부터 나온다. 도 6a 및 도 6b 는 다양한 실시예에 따른 결과적인 집적 회로 다이(50)의 단면도이다.
도 6A는 집적 회로 다이(50a)의 제1 유형을 도시한다. 제1 집적 회로 다이(50A)는 단일 반도체 기판(52)을 가지고, 도 1 내지 도 5와 관련하여 논의된 실시예와 유사하다. 제1 집적 회로 다이(50A)는 CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), 마이크로 컨트롤러 등과 같은 논리 디바이스일 수 있다.
도 6b는 집적 회로 다이(50B)의 제2 유형을 도시한다. 제2 집적 회로 다이(50B)는 DRAM(Dynamic Random Access Memory) 다이, SRAM(Static Random Access Memory) 다이, HMC(Hybrid Memory Cube) 모듈, HBM(High Bandwidth Memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 다수의 반도체 기판(52)을 포함하는 적층된 디바이스이다. 예를 들어, 제2 집적 회로 다이(50B)는 다수의 메모리 다이를 포함하는 HMC(hybrid memory cube) 모듈, HBM(high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 반도체 기판(52)은 반도체 기판(52) 내로 부분적으로 또는 반도체 기판(52)을 통해 완전히 연장하는 스루-기판 비아(through-substrate via; TSV)(82)에 의해 상호연결될 수 있다. 적층된 반도체 기판(52)은 상호연결 구조(54)를 공유할 수 있거나, 또는 각 반도체 기판(52)은 자신의 상호연결 구조(54)를 가질 수 있다. 또한, 봉지재(84)가 적층된 반도체 기판(52) 주위에 형성될 수 있다. 봉지재(84)는 몰딩 화합물, 에폭시 등일 수 있다.
도 7 내지 도 14는 일부 실시예에 따른, 제1 패키지 컴포넌트(100)를 형성하기 위한 프로세스 동안 중간 단계의 단면도를 도시한다. 제1 패키지 컴포넌트(100)는 다수의 패키지 영역을 가지며, 하나 이상의 집적 회로 다이(50)가 패키지 영역 각각에 집적 회로 패키지를 형성하도록 패키지된다. 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)이 도시되어 있지만, 제1 패키지 컴포넌트(100)는 임의의 수의 패키지 영역을 가질 수 있음이 인식되어야 한다. 형성 후, 패키지 영역 각각에서 집적 회로 패키지가 개별화된다. 결과적인 집적 회로 패키지는 또한 InFO(integrated fan-out) 패키지로 지칭될 수 있다.
도 7에서, 캐리어 기판(102)이 제공되고, 릴리즈 층(release layer)(104)은 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있고, 다수의 패키지가 캐리어 기판(102) 상에 동시에 형성될 수 있다. 릴리즈 층(104)은 폴리머 물질로 형성될 수 있으며, 이는 후속 단계에서 형성될 상부 구조물로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예에서, 릴리즈 층(104)은 에폭시 기반 열 릴리즈 물질(epoxy-based thermal-release materia)이며, 이는 가열될 때 LTHC(light-to-heat-conversion) 릴리즈 코팅과 같은 접착 특성을 상실한다. 다른 실시예에서, 릴리즈 층(104)은 자외선(UV) 접착제일 수 있으며, 이는 UV 광에 노출될 때 그의 접착 특성을 상실한다. 릴리즈 층(104)은 액체로서 분배되고 큐어링될 수 있거나, 캐리어 기판(102) 상에 라미네이트된 라미네이트 필름일 수 있거나, 또는 이와 유사할 수 있다. 릴리즈 층(104)의 상부 표면은 평평할 수 있고 높은 정도의 평면성을 가질 수 있다.
도 8에서, 후면 재분배 구조(106)는 릴리즈 층(104) 상에 형성될 수 있다. 도시된 실시예에서, 후면 재분배 구조(106)는 유전체 층(108), 금속화 패턴(110)(때때로 재분배 층 또는 재분배 라인으로 지칭됨), 및 유전체 층(112)을 포함한다. 후면 재분배 구조(106)는 선택적이다. 일부 실시예에서, 금속화 패턴이 없는 유전체 층이 후면 재분배 구조(106) 대신에 릴리즈 층(104) 상에 형성된다.
유전체 층(108)은 릴리즈 층(104) 상에 형성될 수 있다. 유전체 층(108)의 하부면은 릴리즈 층(104)의 상부면과 접촉할 수 있다. 일부 실시예에서, 유전체 층(108)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(108)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glas), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물; 또는 이와 유사한 것으로 형성된다. 유전체 층(108)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 수용가능한 퇴적 프로세스에 의해 형성될 수 있다.
금속화 패턴(110)이 유전체 층(108) 상에 형성될 수 있다. 금속화 패턴(110)을 형성하기 위한 예로서, 시드 층이 유전체 층(108) 위에 형성된다. 일부 실시예에서, 시드 층은 단일 층 또는 상이한 물질로 형성되는 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어, 물리 기상 퇴적(PVD) 등을 사용하여 형성될 수 있다. 포토 레지스트가 이어서 시드 층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(110)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토 레지스트를 통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구부에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 포토레지스트 및 전도성 물질이 형성되지 않은 시드 층의 부분이 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 수용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들면, 수용가능한 에칭 프로세스를 사용함으로써, 예를 들면, 습식 또는 건식 에칭에 의해 시드 층의 노출된 부분이 제거된다. 시드 층 및 전도성 물질의 나머지 부분은 금속화 패턴(110)을 형성한다.
유전체 층(112)은 금속화 패턴(110) 및 유전체 층(108) 상에 형성될 수 있다. 일부 실시예에서, 유전체 층(112)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(112)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(112)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
후면 재분배 구조(106)는 임의의 수의 유전체 층 및 금속화 패턴을 포함할 수 있음이 인식되어야 한다. 더 많은 유전체 층 및 금속화 패턴이 형성된다면, 앞서 논의된 단계들 및 프로세스들이 반복될 수 있다. 금속화 패턴은 전도성 라인 및 전도성 비아를 포함할 수 있다. 전도성 비아는 하부 유전체 층의 개구에서 시드 층 및 금속화 패턴의 전도성 물질을 형성함으로써 금속화 패턴의 형성 동안 형성될 수 있다. 전도성 비아는 따라서, 다양한 전도성 라인을 상호연결하고 전기적으로 커플링할 수 있다.
다음으로, 스루 비아(116)가 후면 비아 재분배 구조(106)(예를 들어, 유전체 층(112))의 최상부 유전체 층을 통해 그리고 최상부 유전체 층으로부터 멀어지도록 연장하여 형성된다. 스루 비아(116)는 선택적이고, 아래에서 더 논의되는 바와 같이 생략될 수 있다. 예를 들어, 스루 비아(116)는 후면 재분배 구조(106)가 생략된 실시예에서 생략될 수 있다(또는 생략되지 않을 수 있다). 스루 비아(116)를 형성하기 위한 예로서, 유전체 층(112)은 금속화 패턴(110)의 일부를 노출시키는 개구를 형성하도록 패턴화될 수 있다. 패터닝은 유전체 층(112)이 감광성 물질일 때 유전체 층(112)을 광에 노출시킴으로써, 또는 예를 들어, 이방성 에칭을 사용하여 에칭함으로써와 같이 수용가능한 프로세스에 의해 형성될 수 있다. 유전체 층(112)이 감광성 물질이면, 유전체 층(112)이 노출 후에 현상될 수 있다. 시드 층이 이어서 유전체 층(112) 및 개구부에 의해 노출된 금속화 패턴(110)의 일부 위에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 물질로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 특정 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어, PVD 등을 사용하여 형성될 수 있다. 포토 레지스트가 시드 층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 전도성 비아에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토 레지스트를 통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구부에서 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토 레지스트 및 전도성 물질이 형성되지 않은 시드 층의 부분이 제거된다. 포토 레지스트는 산소 플라즈마를 이용하는 것 등과 같이, 수용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들면, 수용가능한 에칭 프로세스를 사용함으로써, 예를 들면, 습식 또는 건식 에칭에 의해 시드 층의 노출된 부분이 제거된다. 시드 층 및 전도성 물질의 나머지 부분은 스루 비아(116)를 형성한다.
도 9에서, 집적 회로 다이(50)가 접착제(128)에 의해 유전체 층(112)에 접착된다. 집적 회로 다이(50)의 원하는 유형 및 양이 패키지 영역(100A 및 100B) 각각에 부착된다. 도시된 실시예에서, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)와 같은 다수의 집적 회로 다이(50)는 각 패키지 영역에서 서로 인접하여 부착된다. 접착제(128)는 집적 회로 다이(50A 및 50B)의 후면 상에 있고 집적 회로 다이(50A 및 50B)를 유전체 층(112)과 같은 후면 재분배 구조(106)에 부착한다. 접착제(128)는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(DAF) 등일 수 있다. 접착제(128)는 집적 회로 다이(50A 및 50B)의 후면에 적용될 수 있거나 캐리어 기판(102)의 표면 위에 적용될 수 있다. 예를 들어, 접착제(128)는 개별화 프로세스(80)(도 5 참조)가 수행되기 전에 집적 회로 다이(50A 및 50B)의 후면에 적용될 수 있다.
도 10에서, 봉지재(130)가 다양한 컴포넌트 상에 그리고 주위에 형성된다. 형성 후, 봉지재(130)는 스루 비아(116) 및 집적 회로 다이(50)를 봉지한다. 봉지재(130)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(130)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있고, 스루 비아(116) 및/또는 집적 회로 다이(50)가 매립되거나 덮히도록 캐리어 기판(102) 위에 형성될 수 있다. 봉지재(130)는 만약 존재한다면, 집적 회로 다이들(50) 사이의 갭 영역에 추가로 형성된다. 봉지재(130)는 액체 또는 세미-액체에 적용되고 이어서 후속적으로 큐어링될 수 있다.
평탄화 프로세스는 스루 비아(116) 및 다이 커넥터(60)를 노출시키기 위해 봉지재(130) 상에 수행될 수 있다. 평탄화 프로세스는 다이 커넥터(60) 및 스루 비아(116)가 노출될 때까지 스루 비아(116), 유전체 층(78) 및/또는 다이 커넥터(60)의 물질을 제거할 수 있다. 스루 비아(116), 다이 커넥터(60), 유전체 층(78) 및 봉지재(130)의 상부 표면은 평탄화 프로세스 후에 동일 평면 상에 있다. 평탄화 프로세스는 예를 들어, CMP(chemical-mechanical polish), 그라인딩 프로세스 등일 수 있다. 평탄화 프로세스 동안, 커넥터(60)의 상부 표면이 폴리싱되고, 이는 제2 전도성 물질 층(68B) 및/또는 제3 전도성 물질 층(68C)을 제거할 수 있다(도 3f 참조). 평탄화 프로세스를 수행하기 전에 에칭 프로세스(74)로 리플로우가능 커넥터(70)를 제거하는 것은 유전체 층(78)에서 솔더 잔류물의 양을 감소시키는데 도움이 될 수 있다.
도 11에서, 전면 재분배 구조(140)는 봉지재(130), 스루 비아(116) 및 집적 회로 다이(50) 위에 형성된다. 전면 재분배 구조(140)는 유전체 층(142, 146, 150 및 154); 및 금속화 패턴(144, 148 및 152)을 포함한다. 금속화 패턴은 또한 재분배 층 또는 재분배 라인으로 지칭될 수 있다. 전면 재분배 구조(140)는 3개 층의 금속화 패턴을 가지는 예로서 도시된다. 더 많거나 더 적은 유전체 층 및 금속화 패턴이 전면 재분배 구조(140)에 형성될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성되면, 아래에서 논의되는 단계 및 프로세스는 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성되면, 아래에서 논의되는 단계 및 프로세스는 반복될 수 있다.
전면 재분배 구조(140)를 형성하기 위한 예로서, 유전체 층(142)은 봉지재(130), 스루 비아(116) 및 다이 커넥터(60) 상에 퇴적될 수 있다. 일부 실시예에서, 유전체 층(142)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질로 형성된다. 유전체 층(142)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(142)이 이어서 패터닝된다. 패터닝은 스루 비아(116) 및 다이 커넥터(60)의 일부를 노출하는 개구를 형성한다. 패터닝은 유전체 층(142)이 감광성 물질일 때 유전체 층(142)을 광에 노출하는 것, 또는 예를 들어, 이방성 에칭을 사용하여 에칭하는 것과 같이 수용가능한 프로세스에 의할 수 있다. 유전체 층(142)이 감광성 물질이면, 유전체 층(142)이 노출 후에 현상될 수 있다.
금속화 패턴(144)이 이어서 형성된다. 금속화 패턴(144)은 유전체 층(142)의 주 표면 상에 그리고 주 표면을 따라 연장하는 라인 부분(또한 전도성 라인으로도 지칭됨)을 포함한다. 금속화 패턴(144)은 또한 스루 비아(116) 및 집적 회로 다이(50)를 물리적으로 그리고 전기적으로 커플링하기 위해 유전체 층(142)을 통해 연장하는 비아 부분(또한 전도성 비아로도 지칭됨)을 포함한다. 금속화 패턴(144)을 형성하기 위한 예로서, 시드 층은 유전체 층(142) 위에 그리고 유전체 층(142)을 통해 연장되는 개구에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 물질로 형성되는 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어, PVD 등을 사용하여 형성될 수 있다. 포토 레지스트가 이어서 시드 층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(144)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토 레지스트를 통해 개구를 형성한다. 전도성 물질이 이어서 포토 레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 물질과 시드 층의 하부 부분의 조합은 금속화 패턴(144)을 형성한다. 포토 레지스트 및 전도성 물질이 형성되지 않은 시드 층의 부분이 제거된다. 포토 레지스트는 산소 플라즈마를 사용하는 것 등과 같은 수용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 예를 들면, 수용가능한 에칭 프로세스를 사용함으로써, 예를 들면, 습식 또는 건식 에칭에 의해 시드 층의 노출된 부분이 제거된다.
유전체 층(146)은 이어서 금속화 패턴(144) 및 유전체 층(142) 상에 퇴적된다. 유전체 층(146)은 유전체 층(142)과 유사한 방식으로 형성될 수 있으며, 유전체 층(142)과 유사한 물질로 형성될 수 있다.
금속화 패턴(148)이 이어서 형성된다. 금속화 패턴(148)은 유전체 층(146)의 주 표면 상에 그리고 주 표면을 따라 연장하는 라인 부분을 포함한다. 금속화 패턴(148)은 또한 금속화 패턴(144)을 물리적으로 그리고 전기적으로 커플링하기 위해 유전체 층(146)을 통해 연장하는 비아 부분을 포함한다. 금속화 패턴(148)은 금속화 패턴(144)과 유사한 방식으로 그리고 유사한 물질로 형성될 수 있다. 일부 실시예에서, 금속화 패턴(148)은 금속화 패턴(144)과 상이한 크기를 가진다. 예를 들어, 금속화 패턴(148)의 전도성 라인 및/또는 비아는 금속화 패턴(144)의 전도성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(148)은 금속화 패턴(144)보다 더 큰 피치로 형성될 수 있다.
유전체 층(150)은 이어서 금속화 패턴(148) 및 유전체 층(146) 상에 퇴적된다. 유전체 층(150)은 유전체 층(142)과 유사한 방식으로 형성될 수 있고, 유전체 층(142)과 유사한 물질로 형성될 수 있다.
금속화 패턴(152)이 이어서 형성된다. 금속화 패턴(152)은 유전체 층(150)의 주 표면 상에 그리고 주 표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(152)은 또한 금속화 패턴(148)을 물리적으로 그리고 전기적으로 커플링하기 위해 유전체 층(150)을 통해 연장되는 비아 부분을 포함한다. 금속화 패턴(152)은 금속화 패턴(144)과 유사한 방식으로 그리고 유사한 물질로 형성될 수 있다. 금속화 패턴(152)은 전면 재분배 구조(140)의 최상부 금속화 패턴이다. 이처럼, 전면 재분배 구조(140)(예를 들어, 금속화 패턴(144 및 148))의 모든 중간 금속화 패턴은 금속화 패턴(152)과 집적 회로 다이(50) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(152)은 금속화 패턴(144 및 148)과 상이한 크기를 가진다. 예를 들어, 금속화 패턴(152)의 전도성 라인 및/또는 비아는 금속화 패턴(144 및 148)의 전도성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(152)은 금속화 패턴(148)보다 더 큰 피치로 형성될 수 있다.
유전체 층(154)은 이어서 금속화 패턴(152) 및 유전체 층(150) 상에 퇴적된다. 유전체 층(154)은 유전체 층(142)과 유사한 방식으로 형성될 수 있고, 유전체 층(142)과 유사한 물질로 형성될 수 있다.
도 12에서, UBM(under-bump metallurgies)(156)은 전면 재분배 구조(140)에 외부 연결을 위해 형성된다. UBM(156)은 유전체 층(154)의 주 표면 상에 그리고 주 표면을 따라 연장되는 범프 부분을 가지며, 금속화 패턴(152)을 물리적으로 그리고 전기적으로 커플링하기 위해 유전체 층(154)을 통해 연장하는 비아 부분을 가진다. 결과적으로, UBM(156)은 스루 비아(116) 및 집적 회로 다이(50)에 전기적으로 커플링된다. UBM(156)은 금속화 패턴(144)과 동일한 물질로 형성될 수 있다. 일부 실시예에서, UBM(156)은 금속화 패턴(144, 148 및 152)과 상이한 크기를 가진다.
다음으로, 전도성 커넥터(158)는 UBM(156) 상에 형성된다. 전도성 커넥터(158)는 BGA(ball grid array) 커넥터, 솔더 볼, 금속 필라(netal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성 범프 등일 수 있다. 전도성 커넥터(158)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(158)는 증발, 전기 도금, 인쇄, 솔더 트랜스퍼, 볼 배치 등을 통해 솔더의 층을 초기에 형성함으로써 형성된다. 솔더의 층이 구조 상에 형성되면, 리플로우가 물질을 원하는 범프 형상으로 성형하기 위해 수행될 수 있다. 다른 실시예에서, 전도성 커넥터(158)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 금속 필라(예를 들어, 구리 필라)를 포함한다. 금속 필라는 솔더가 없고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층은 금속 필라의 상부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고 도금 프로세스에 의해 형성될 수 있다.
도 13에서, 캐리어 기판 디 본딩(de-bonding)은 후면 재분배 구조(106), 예를 들어 유전체 층(108)으로부터 캐리어 기판(102)을 분리(또는 "디 본딩")하기 위해 수행된다. 일부 실시예에 따르면, 디 본딩은 릴리즈 층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투영하는 것을 포함하고, 이로써 릴리즈 층(104)이 광의 열 하에서 분해되고 캐리어 기판(102)이 제거될 수 있다. 구조는 이어서 뒤집하고 테이프(tape) 상에 놓인다.
도 14에서, 전도성 커넥터(160)는 금속화 패턴(110)과 접촉하기 위해 유전체 층(108)을 통해 연장하여 형성된다. 개구는 금속화 패턴(110)의 일부를 노출시키기 위해 유전체 층(108)을 통해 형성된다. 개구는 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 전도성 커넥터(160)는 개구에 형성된다. 일부 실시예에서, 전도성 커넥터(160)는 플럭스(flux)를 포함하고 플럭스 디핑 프로세스(flux dipping process)로 형성된다. 일부 실시예에서, 전도성 커넥터(160)는 솔더 페이스트, 은 페이스트 등과 같은 전도성 페이스트를 포함하고, 인쇄 프로세스에서 분배된다. 일부 실시예에서, 전도성 커넥터(160)는 전도성 커넥터(158)와 유사한 방식으로 형성되고, 전도성 커넥터(158)와 유사한 물질로 형성될 수 있다.
도 15 및 도 16은 일부 실시예에 따른 디바이스 스택의 형성 및 구현을 도시한다. 디바이스 스택은 제1 패키지 컴포넌트(100)에 형성되는 집적 회로 패키지로부터 형성된다. 디바이스 스택은 또한 패키지 온 패키지(package-on-package; PoP) 구조로 지칭될 수 있다.
도 15에서, 제2 패키지 컴포넌트(200)는 제1 패키지 컴포넌트(100)에 커플링된다. 제2 패키지 컴포넌트(200) 중 하나는 제1 패키지 컴포넌트(100)의 각 영역에서 집적 회로 디바이스 스택을 형성하기 위해 패키지 영역(100A 및 100B) 각각에 커플링된다.
제2 패키지 컴포넌트(200)는 기판(202) 및 기판(202)에 커플링된 하나 이상의 다이를 포함한다. 도시된 실시예에서, 다이는 적층된 다이(204A 및 204B)를 포함한다. 일부 실시예에서, 다이(또는 다이 스택)는 기판(202)의 동일한 표면에 나란히 커플링되어 배치될 수 있다. 기판(202)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 이루어질 수 있다. 일부 실시예에서, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합 물질이 또한 사용될 수 있다. 또한, 기판(202)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator) 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 기판(202)은, 하나의 대안적인 실시예에서, 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질에 대한 대안은 BT(bismaleimide-triazine) 수지, 또는 대안적으로, 다른 인쇄 회로 기판(PCB) 물질 또는 필름을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드 업 필름(build up film)이 기판(202)에 대해 사용될 수 있다.
기판(202)은 능동 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 매우 다양한 디바이스가 제2 패키지 컴포넌트(200)를 위한 설계의 구조적 및 기능적 요구 사항을 생성하기 위해 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판(202)은 또한 금속화 층(도시되지 않음) 및 전도성 비아(206)를 포함할 수 있다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수 있고 기능성 회로를 형성하기 위해 다양한 디바이스를 연결하도록 설계된다. 금속화 층은 전도성 물질의 층을 상호연결하는 비아를 가지는 유전체(예를 들어, 로우-k 유전체 물질) 및 전도성 물질(예를 들어, 구리)의 교차 층으로 형성될 수 있으며, 임의의 적절한 프로세스(예를 들어, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판(202)은 능동 및 수동 디바이스가 실질적으로 없다.
기판(202)은 적층된 다이(204A 및 204B)에 커플링하기 위해 기판(202)의 제1 면 상에 본딩 패드(208) 및 기판(202)의 제2 면 상에 본딩 패드(210)를 가질 수 있으며, 전도성 커넥터(160)에 커플링하도록 제2 면은 기판(202)의 제1 면에 대향한다. 일부 실시예에서, 본딩 패드(208 및 210)는 기판(202)의 제1 및 제2 면 상에 유전체 층으로 리세스를 형성함으로써 형성된다. 리세스는 본딩 패드(208 및 210)가 유전체 층 내로 임베드되는 것을 허용하도록 형성될 수 있다. 다른 실시예들에서, 리세스는 본딩 패드(208 및 210)가 유전체 층 상에 형성될 수 있으므로 생략된다. 일부 실시예에서, 본딩 패드(208 및 210)는 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 이루어진 얇은 시드 층을 포함한다. 본딩 패드(208 및 210)의 전도성 물질은 얇은 시드 층 위에 퇴적될 수 있다. 전도성 물질은 전기 화학 도금 프로세스, 무전해 도금 프로세스, CVD, 원자 층 퇴적(ALD), PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 본딩 패드(208 및 210)의 전도성 물질은 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합이다.
일 실시예에서, 본딩 패드(208 및 210)는 티타늄의 층, 구리의 층 및 니켈의 층과 같은 전도성 물질의 3개 층을 포함하는 UBM이다. 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 물질 및 층의 다른 배열이 본딩 패드(208 및 210)의 형성을 위해 이용될 수 있다. 본딩 패드(208 및 210)를 위해 사용될 수 있는 임의의 적절한 물질 또는 물질의 층은 본 출원의 범주 내에 완전히 포함되도록 의도된다. 일부 실시예에서, 전도성 비아(206)는 기판(202)을 통해 연장되고 본딩 패드(208) 중 적어도 하나를 본딩 패드(210) 중 적어도 하나에 커플링한다.
도시된 실시예에서, 적층된 다이(204A 및 204B)는 와이어 본드(212)에 의해 기판(202)에 커플링되지만, 전도성 범프와 같은 다른 연결이 사용될 수 있다. 일 실시예에서, 적층된 다이(204A 및 204B)는 적층된 메모리 다이이다. 예를 들어, 적층된 다이(204A 및 204B)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등 메모리 모듈과 같은, 저전력(LP) 더블 데이터 레이트(DDR) 메모리 모듈과 같은 메모리 다이일 수 있다.
적층된 다이(204A 및 204B) 및 와이어 본드(212)는 몰딩 물질(214)에 의해 캡슐화될 수 있다. 몰딩 물질(214)은 예를 들어, 압축 몰딩을 사용하여 적층된 다이(204A 및 204B) 및 와이어 본드(212) 상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 물질(214)은 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 필러 물질(silicon oxide filler material) 등 또는 이들의 조합이다. 큐어링 프로세스는 몰딩 물질(214)을 큐어링하기 위해 수행될 수 있고; 큐어링 프로세스는 열 큐어링, UV 큐어링 등 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층된 다이(204A 및 204B) 및 와이어 본드(212)는 몰딩 물질(214)에 매립되고, 몰딩 물질(214)의 큐어링 후에, 몰딩 물질(214)의 과잉 부분을 제거하기 위해 그리인딩과 같은 평탄화 단계가 수행되고, 제2 패키지 컴포넌트(200)를 위한 실질적으로 평면인 표면을 제공한다.
제2 패키지 컴포넌트(200)가 형성된 후, 제2 패키지 컴포넌트(200)는 전도성 커넥터(160), 본딩 패드(208 및 210), 및 후면 재분배 구조(106)의 금속화 패턴을 걸쳐 제1 패키지 컴포넌트(100)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시예에서, 적층된 다이(204A 및 204B)는 와이어 본드(212), 본딩 패드(208 및 210), 전도성 비아(206), 전도성 커넥터(160), 후면 재분배 구조(106), 스루 비아(116), 및 전면 재분배 구조(140)를 통해 집적 회로 다이(50)에 결합될 수 있다.
일부 실시예에서, 솔더 레지스트는 적층된 다이(204A 및 204B)와 대향하는 기판(202)의 면 상에 형성된다. 전도성 커넥터(160)는 기판(202)에서 전도성 피처(예를 들어, 본딩 패드(210))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트에서의 개구부에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역을 보호하기 위해 사용될 수 있다.
일부 실시예에서, 전도성 커넥터(160)는 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 리플로우되기 전에 그 위에 형성되는 에폭시 플럭스를 가진다.
일부 실시예에서, 전도성 커넥터(160)를 둘러싸는, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 언더필(underfill)이 형성된다. 언더필은 스트레스를 감소시키고 전도성 커넥터(160)의 리플로우로부터 야기되는 조인트를 보호할 수 있다. 언더필은 제2 패키지 컴포넌트(200)가 부착된 후 모세관 유동 프로세스(capillary flow process)에 의해 형성될 수 있거나, 제2 패키지 컴포넌트(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시예에서, 이는 언더필로서 작용할 수 있다.
도 16에서, 개별화 프로세스가 예를 들어, 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이의 스크라이브 라인 영역을 따라 쏘잉(sawing)함으로써 수행된다. 소잉은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 개별화한다. 결과적인, 개별화된 디바이스 스택은 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터 기인한다. 도시된 실시예에서, 개별화 프로세스는 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 커플링된 후에 수행된다. 다른 실시예에서, 개별화 프로세스는 캐리어 기판(102)이 디 본딩되고 전도성 커넥터(160)가 형성된 후와 같이, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 커플링되기 전에 수행된다.
제1 패키지 컴포넌트(100)로부터 개별화된 각 집적 회로 패키지는 이어서 전도성 커넥터(158)를 사용하여 패키지 기판(300)에 장착된다. 패키지 기판(300)은 기판 코어(302) 및 기판 코어(302) 위의 본딩 패드(304)를 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 이루어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합 물질이 또한 사용될 수 있다. 또한, 기판 코어(302)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 기판 코어(302)는 하나의 대안적인 실시예에서, 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질에 대한 대안은 bismaleimide-triazine BT 수지, 또는 대안적으로 다른 PCB 물질 또는 필름을 포함한다. ABF와 같은 빌드업 필름 또는 다른 라미네이트는 기판 코어(302)를 위해 사용될 수 있다.
기판 코어(302)는 능동 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 본 기술분야의 당업자 중 하나가 인식할 수 있는 바와 같이, 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 매우 다양한 디바이스가 디바이스 스택을 위한 설계의 구조적 및 기능적 요구 사항을 생성하는데 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판 코어(302)는 또한, 본딩 패드(304)가 금속화 층 및 비아에 물리적으로 그리고/또는 전기적으로 커플링됨과 함께, 금속화 층 및 비아(도시되지 않음)를 포함할 수 있다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수 있고, 기능성 회로를 형성하기 위해 다양한 디바이스를 연결하도록 설계된다. 금속화 층은 전도성 물질의 층을 상호연결하는 비아를 가지는 유전체(예를 들어, 로우-k 유전체 물질) 및 전도성 물질(예를 들어, 구리)의 교차 층으로 형성될 수 있으며, 임의의 적절한 프로세스(예를 들어, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(302)는 능동 및 수동 디바이스가 실질적으로 없다.
일부 실시예에서, 전도성 커넥터(158)는 제1 패키지 컴포넌트(100)를 본딩 패드(304)에 부착시키도록 리플로우된다. 전도성 커넥터(158)는 기판 코어(302)에서의 금속화 층을 포함하는 패키지 기판(300)을 제1 패키지 컴포넌트(100)에 전기적으로 그리고/또는 물리적으로 커플링한다. 일부 실시예에서, 솔더 레지스트(306)는 기판 코어(302) 상에 형성된다. 전도성 커넥터(158)는 본딩 패드(304)에 전기적으로 그리고 기계적으로 커플링되도록 솔더 레지스트(306)에서의 개구에 배치될 수 있다. 솔더 레지스트(306)는 외부 손상으로부터 기판(202)의 영역을 보호하기 위해 사용될 수 있다.
전도성 커넥터(158)는 제1 패키지 컴포넌트(100)가 패키지 기판(300)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부와 리플로우되기 전에 그 위에 형성된 에폭시 플럭스를 가질 수 있다. 이 남아있는 에폭시 부분은 스트레스를 감소시키고 전도성 커넥터(158)의 리플로우로부터 야기되는 조인트를 보호하기 위한 언더필로서 작용할 수 있다. 일부 실시예에서, 언더필(308)은 제1 패키지 컴포넌트(100)와 패키지 기판(300) 사이에 그리고 전도성 커넥터(158)를 둘러싸서 형성될 수 있다. 언더필(308)은 제1 패키지 컴포넌트(100)가 부착된 후 모세관 유동 프로세스에 의해 형성될 수 있거나, 제1 패키지 컴포넌트(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
일부 실시예에서, 수동 디바이스(예를 들어, 도시되지 않은 표면 실장 디바이스(surface mount device; SMD))는 또한 제1 패키지 컴포넌트(100)에(예를 들어, UBM(156)에) 또는 패키지 기판(300)에(예를 들어, 본딩 패드(304)에) 부착될 수 있다. 예를 들어, 수동 디바이스는 제1 패키지 컴포넌트(100)의 동일한 표면에 또는 전도성 커넥터(158)로서 패키지 기판(300)에 본딩될 수 있다. 수동 디바이스는 제1 패키지 컴포넌트(100)를 패키지 기판(300) 상에 장착하기 전에 제1 패키지 컴포넌트(100)에 부착될 수 있거나, 제1 패키지 컴포넌트(100)를 패키지 기판(300) 상에 장착하기 전 또는 후에 패키지 기판(300)에 부착될 수 있다.
제1 패키지 컴포넌트(100)는 다른 디바이스 스택으로 구현될 수 있음이 인식되어야 한다. 예를 들어, PoP 구조가 도시되어 있지만, 제1 패키지 컴포넌트(100)는 또한 FCBGA(Flip Chip Ball Grid Array) 패키지로 구현될 수 있다. 이러한 실시예에서, 제1 패키지 컴포넌트(100)는 패키지 기판(300)과 같은 기판에 장착되지만, 제2 패키지 컴포넌트(200)는 생략된다. 대신에, 뚜껑 또는 열 확산기가 제1 패키지 컴포넌트(100)에 부착될 수 있다. 제2 패키지 컴포넌트(200)가 생략될 때, 후면 재분배 구조(106) 및 스루 비아(116)가 또한 생략될 수 있다.
다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들어, 테스트 구조가 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 포함될 수 있다. 테스트 구조는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재분배 층에서 또는 기판 상에 형성되는 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물 상에도 수행될 수 있다. 또한, 본 명세서에 개시되는 구조 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
도 17은 일부 다른 실시예에 따른 제1 패키지 컴포넌트(100)의 단면도를 도시한다. 이 실시예는 도 12의 실시예와 유사하지만, 스루 비아(116) 및 후면 재분배 구조(106)는 생략된다. 이 실시예의 제1 패키지 컴포넌트(100)는 후속 처리에서 개별화될 수 있고, 도 15 및 도 16과 관련하여 설명된 것과 같은 디바이스 스택을 구현하는 데 사용될 수 있다.
도 18은 일부 다른 실시예에 따른 제1 패키지 컴포넌트(100)의 단면도를 도시한다. 이 실시예에서, 전면 재분배 구조(140)는 미세 피처 부분(fine-featured portion)(140A) 및 코어스 피처 부분(coarse-featured portion)(140B)을 가진다. 재분배 구조(140)의 미세 피처 부분(140A)은 유전체 층(142, 146, 150 및 154); 및 금속화 패턴(144, 148 및 152)을 포함한다. 재분배 구조(140)의 코어스 피처 부분(140B)은 유전체 층(162, 166 및 170); 및 금속화 패턴(164, 166 및 168)을 포함한다. 재분배 구조(140)의 미세 피처 부분(140A) 및 코어스 피처 부분(140B)은 상이한 크기의 금속화 패턴 및 유전체 층을 포함한다. 예를 들어, 유전체 층(142, 146, 150 및 154)은 유전체 층(162, 166 및 170)보다 더 작은 두께로 형성되고, 금속화 패턴(144, 148 및 152)은 금속화 패턴(164, 166 및 168)보다 더 작은 두께로 형성된다. 유전체 층(162, 166 및 170)은 유전체 층(142, 146, 150 및 154)과 유사한 방식으로 형성될 수 있으며, 유전체 층(142, 146, 150 및 154)과 유사한 물질로 형성될 수 있다. 대안적으로, 유전체 층(162, 166 및 170)은 유전체 층(142, 146, 150 및 154)과 상이한 물질로 형성될 수 있다. 일부 실시예에서, 유전체 층(142, 146, 150 및 154)는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질을 포함하고, 유전체 층(162, 166 및 170)은 몰딩 화합물, 에폭시 등을 포함한다. 본 실시예의 제1 패키지 컴포넌트(100)는 후속 처리에서 개별화되고, 도 15 및 도 16과 관련하여 설명된 것과 같은 디바이스 스택을 구현하는 데 사용될 수 있다.
도 19는 일부 다른 실시예에 따른 제1 패키지 컴포넌트(100)의 단면도를 도시한다. 이 실시예는 도 18의 실시예와 유사하지만, 스루 비아(116) 및 후면 재분배 구조(106)는 생략된다. 이 실시예의 제1 패키지 컴포넌트(100)는 후속 처리에서 개별화될 수 있고, 도 15 및 도 16과 관련하여 설명된 것과 같은 디바이스 스택을 구현하는 데 사용될 수 있다.
도 20은 일부 다른 실시예에 따른 제1 패키지 컴포넌트(100)의 단면도를 도시한다. 이 실시예에서, 전면 재분배 구조(140)는 금속화 패턴(172, 174, 176 및 178)을 포함하며, 이는 금속화 패턴(144, 148 및 152)과 상이한 기술을 사용하여 형성된다. 금속화 패턴(172)은 유전체 층(142)을 통해 연장되는 비아 부분만을 포함하고, 유전체 층(142)의 주 표면을 따라 연장되는 라인 부분은 포함하지 않는다. 금속화 패턴(174 및 176)은 각각 유전체 층(142 및 146)의 주 표면을 따라 연장되는 라인 부분을 포함하고, 또한 유전체 층(146 및 150)을 통해 각각 연장되는 비아 부분을 포함한다. 금속화 패턴(174 및 176) 각각의 형성은 다수의 마스크의 사용을 포함할 수 있다. 예를 들어, 제1 마스크는 라인 부분을 도금하는데 사용될 수 있고, 제2 마스크는 비아 부분을 도금하는데 사용될 수 있다. 금속화 패턴(178)은 유전체 층(154)의 주 표면을 따라 연장되는 라인 부분만을 포함하고, 유전체 층(150)을 통해 연장되는 비아 부분을 포함하지 않는다. UBM(156)은 금속화 패턴(178)을 커플링하기 위해 유전체 층(154)을 통해 연장하여 형성된다. 이 실시예의 제1 패키지 컴포넌트(100)는 후속 처리에서 개별화될 수 있고, 도 15 및 도 16과 관련하여 설명된 것과 같은 디바이스 스택을 구현하는데 사용될 수 있다.
도 21은 일부 다른 실시예에 따른 제1 패키지 컴포넌트(100)의 단면도를 도시한다. 이 실시예는 도 20의 실시예와 유사하지만, 스루 비아(116) 및 후면 재분배 구조(106)는 생략된다. 이 실시예의 제1 패키지 컴포넌트(100)는 후속 처리에서 개별화될 수 있고, 도 15 및 도 16과 관련하여 설명된 것과 같은 디바이스 스택을 구현하는데 사용될 수 있다.
실시예는 장점을 달성할 수 있다. 유전체 층(78)을 형성하기 전에 다이 커넥터(60)로부터 리플로우가능 커넥터(70)를 제거하는 것은 유전체 층(78)에 대한 큐어링 프로세스 동안 솔더 습윤을 방지할 수 있다. 또한, CMP 대신에 에칭 프로세스(74)에 의해 리플로우가능 커넥터(70)를 제거하는 것은 집적 회로 다이(50)에서의 솔더 잔류물의 양을 감소시키는데 도움이 될 수 있다.
일 실시예에서, 방법은, 집적 회로 다이를 수용(receive)하는 단계로서, 집적 회로 다이는, 반도체 기판상의 콘택 패드; 콘택 패드 및 반도체 기판 상의 패시베이션 층; 패시베이션 층을 통해 연장되는 다이 커넥터로서, 다이 커넥터는 콘택 패드에 물리적으로 그리고 전기적으로 커플링되고, 다이 커넥터는 제1 전도성 물질을 포함하고, 제1 전도성 물질은 제1 산 경도(hardness)/연도(softness) 지수를 가지는 루이스 산(Lewis acid)인, 다이 커넥터; 및 다이 커넥터 상의 리플로우가능 커넥터(reflowable connector)로서, 리플로우가능 커넥터는 제2 전도성 물질을 포함하고, 제2 전도성 물질은 제2 산 경도/연도 지수를 가지는 루이스 산인, 리플로우가능 커넥터를 포함하는, 집적 회로 다이를 수용하는 단계; 및 리플로우가능 커넥터 및 다이 커넥터를 제1 전도성 물질을 위한 보호제 및 제2 전도성 물질을 위한 에칭제를 포함하는 에칭 용액으로 에칭하는 단계로서, 보호제는 아졸(azole)이고, 아졸은 제1 리간드 경도/연도 지수를 가지는 루이스 염기인, 에칭하는 단계를 포함하고, 제1 산 경도/연도 지수 및 제1 리간드 경도/연도 지수의 곱은 포지티브(positive)이고, 제2 산 경도/연도 지수 및 제1 리간드 경도/연도 지수의 곱은 네거티브(negative)이다.
방법의 일부 실시예에서, 아졸은 복수의 질소 원자를 함유하는 5-원 헤테로시클릭 화합물(five-membered heterocyclic compound)이다. 방법의 일부 실시예에서, 5-원 헤테로시클릭 화합물은 메틸피라졸(methylpyrazole)을 포함하는 피라졸 화합물(pirazole compound)이다. 방법의 일부 실시예에서, 5-원 헤테로시클릭 화합물은 메틸이미다졸(methylimidazole)을 포함하는 이미다졸 화합물(imidazole compound)이다. 방법의 일부 실시예에서, 5-원 헤테로시클릭 화합물은 벤조트리아졸(benzotriazole)을 포함하는 트리아졸 화합물(triazole compound)이다. 방법의 일부 실시예에서, 5-원 헤테로시클릭 화합물은 페닐테트라졸(phenyltetrazole) 또는 페닐-머캅토테트라졸(phenyl-mercaptotetrazole)을 포함하는 테트라졸 화합물(tetrazole compound)이다. 방법의 일부 실시예에서, 5-원 헤테로시클릭 화합물은 펜타졸(pentazole)(HN5)을 포함하는 펜타졸 화합물(pentazole compound)이다. 방법의 일부 실시예에서, 다이 커넥터는, 제1 전도성 물질을 포함하는 제1 전도성 층; 및 제1 전도성 층 상의 제2 전도성 층으로서, 제2 전도성 층은 제3 전도성 물질을 포함하고, 제3 전도성 물질은 제3 산 경도/연도 지수를 가지는 루이스 산인, 제2 전도성 층을 포함하고, 제3 산 경도/연도 지수 및 제1 리간드 경도/연도 지수의 곱은 네거티브이고, 리플로우가능 커넥터를 에칭하는 단계는 0.05% 내지 30% 범위의 양만큼 제1 전도성 층의 제1 폭을 감소시키고, 리플로우가능 커넥터를 에칭하는 단계는 제2 전도성 층의 제2 폭을 감소시키지 않는다. 일부 실시예에서, 방법은 또한, 리플로우가능 커넥터 및 다이 커넥터를 에칭하는 단계 전에, 집적 회로 다이를 테스트하는 단계를 포함한다. 일부 실시예에서, 방법은 또한, 리플로우가능 커넥터 및 다이 커넥터를 에칭하는 단계 후에, 다이 커넥터 및 패시베이션 층 상에 유전체 층을 퇴적하는 단계를 포함한다.
일부 실시예에서, 방법은, 반도체 기판 상에 콘택 패드를 형성하는 단계; 콘택 패드 및 반도체 기판 상에 패시베이션 층을 퇴적하는 단계; 콘택 패드를 노출시키는 패시베이션 층에서 개구를 패터닝하는 단계; 개구에서 및 콘택 패드 상에 다이 커넥터를 도금하는(plating) 단계로서, 다이 커넥터는 제1 전도성 물질을 포함하는, 도금하는 단계; 다이 커넥터 상에서 리플로우가능 커넥터(reflowable connector)를 리플로우하는 단계; 및 리플로우가능 커넥터를 제거하도록 에칭 용액으로 리플로우가능 커넥터 및 다이 커넥터를 에칭하는 단계로서, 에칭 용액은 에칭제 및 보호제를 포함하고, 보호제는 제1 전도성 물질에 본딩하기 위한 복수의 활성 부위(active site)를 함유하는 5-원 헤테로시클릭 화합물(five-membered heterocyclic compound)인, 리플로우가능 커넥터 및 다이 커넥터를 에칭하는 단계를 포함한다.
방법의 일부 실시예에서, 리플로우가능 커넥터 및 다이 커넥터를 에칭하는 단계는 리플로우가능 커넥터 및 다이 커넥터를 에칭 용액의 바스(bath)에 침지하는(immersing) 단계를 포함한다. 방법의 일부 실시예에서, 리플로우가능 커넥터 및 다이 커넥터를 에칭하는 단계는 리플로우가능 커넥터 및 다이 커넥터 상에 에칭 용액을 스프레이하는(spraying) 단계를 포함한다. 방법의 일부 실시예에서, 에칭 용액을 스프레이하는 단계는 0.2 L/min 내지 2 L/min 범위의 유량(flow rate)에서 반도체 기판 위에 에칭 용액이 유동하는 동안, 반도체 기판을 100 RPM 내지 3000 RPM 범위의 속도에서 스피닝하는 단계를 포함한다. 방법의 일부 실시예에서, 리플로우가능 커넥터 및 다이 커넥터를 에칭하는 단계는 리플로우가능 커넥터 및 다이 커넥터를 0.1 분 내지 120 분 범위의 지속시간 동안 5 ℃내지 50 ℃범위의 온도에서 에칭하는 단계를 포함한다. 방법의 일부 실시예에서, 에칭 용액은 0.0001 % 내지 2 % 범위의 농도에서 보호제, 0.1 % 내지 20 % 범위의 농도에서 에칭제 및 0.5 % 내지 50 % 범위의 용매를 포함한다. 방법의 일부 실시예에서, 에칭제는 철(III) 또는 구리(II)이고, 용매는 질산 또는 황산이다.
일 실시예에서, 디바이스는, 반도체 기판; 반도체 기판 상의 콘택 패드; 콘택 패드 및 반도체 기판 상의 패시베이션 층; 패시베이션 층을 통해 연장하는 다이 커넥터로서, 다이 커넥터는 콘택 패드에 물리적으로 그리고 전기적으로 커플링되고, 다이 커넥터는 제1 전도성 물질을 포함하고, 제1 전도성 물질은 제1 산 경도(hardness)/연도(softness) 지수를 가지는 루이스 산(Lewis acid)인, 다이 커넥터; 다이 커넥터 및 패시베이션 층 상의 유전체 층; 및 유전체 층과 다이 커넥터 사이에 배치되는 보호 층으로서, 보호 층은 다이 커넥터를 둘러싸고, 보호 층은 제1 전도성 물질 및 아졸(azole)의 배위 착물(coordination complex)을 포함하고, 아졸은 제1 리간드 경도/연도 지수를 가지는 루이스 염기(Lewis base)인, 보호 층을 포함하고, 제1 산 경도/연도 지수 및 제1 리간드 경도/연도 지수의 곱은 포지티브(positive)이다.
디바이스의 일부 실시예에서, 다이 커넥터는 제1 전도성 물질 및 배위 착물의 화합물을 포함하는 외부 영역 및 배위 착물이 없는 내부 영역을 가진다. 디바이스의 일부 실시예에서, 보호 층은 1 Å 내지 100 Å 범위의 두께를 가진다.
전술한 내용은 본 기술분야의 당업자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 피처를 약술하였다. 본 기술분야의 당업자는 본 명세서에서 소개한 실시예의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 벗어나지 않으며, 당업자들이 본 개시의 사상과 범위를 벗어나지 않고 다양한 변경들, 대체들, 및 개조들을 본 명세서에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
집적 회로 다이를 수용(receive) 단계 - 상기 집적 회로 다이는,
반도체 기판상의 콘택 패드;
상기 콘택 패드 및 상기 반도체 기판 상의 패시베이션 층;
상기 패시베이션 층을 통해 연장하는 다이 커넥터로서, 상기 다이 커넥터는 상기 콘택 패드에 물리적으로 그리고 전기적으로 커플링되고, 상기 다이 커넥터는 제1 전도성 물질을 포함하고, 상기 제1 전도성 물질은 제1 산 경도(hardness)/연도(softness) 지수를 가지는 루이스 산(Lewis acid)인 것인, 상기 다이 커넥터; 및
상기 다이 커넥터 상의 리플로우가능 커넥터(reflowable connector)로서, 상기 리플로우가능 커넥터는 제2 전도성 물질을 포함하고, 상기 제2 전도성 물질은 제2 산 경도/연도 지수를 가지는 루이스 산인 것인, 상기 리플로우가능 커넥터를 포함함 -; 및
상기 리플로우가능 커넥터 및 상기 다이 커넥터를 상기 제1 전도성 물질을 위한 보호제 및 상기 제2 전도성 물질을 위한 에칭제를 포함하는 에칭 용액으로 에칭하는 단계 - 상기 보호제는 아졸(azole)이고, 상기 아졸은 제1 리간드 경도/연도 지수를 가지는 루이스 염기임 -
를 포함하고,
상기 제1 산 경도/연도 지수 및 상기 제1 리간드 경도/연도 지수의 곱은 포지티브(positive)이고, 상기 제2 산 경도/연도 지수 및 상기 제1 리간드 경도/연도 지수의 곱은 네거티브(negative)인 것인, 방법.
실시예 2. 실시예 1에 있어서,
상기 아졸은 복수의 질소 원자를 함유하는 5-원 헤테로시클릭 화합물(five-membered heterocyclic compound)인 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 5-원 헤테로시클릭 화합물은 메틸피라졸(methylpyrazole)을 포함하는 피라졸 화합물(pirazole compound)인 것인, 방법.
실시예 4. 실시예 2에 있어서,
상기 5-원 헤테로시클릭 화합물은 메틸이미다졸(methylimidazole)을 포함하는 이미다졸 화합물(imidazole compound)인 것인, 방법.
실시예 5. 실시예 2에 있어서,
상기 5-원 헤테로시클릭 화합물은 벤조트리아졸(benzotriazole)을 포함하는 트리아졸 화합물(triazole compound)인 것인, 방법.
실시예 6. 실시예 2에 있어서,
상기 5-원 헤테로시클릭 화합물은 페닐테트라졸(phenyltetrazole) 또는 페닐-머캅토테트라졸(phenyl-mercaptotetrazole)을 포함하는 테트라졸 화합물(tetrazole compound)인 것인, 방법.
실시예 7. 실시예 2에 있어서,
상기 5-원 헤테로시클릭 화합물은 펜타졸(pentazole)(HN5)을 포함하는 펜타졸 화합물(pentazole compound)인 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 다이 커넥터는,
상기 제1 전도성 물질을 포함하는 제1 전도성 층; 및
상기 제1 전도성 층 상의 제2 전도성 층을 포함하고, 상기 제2 전도성 층은 제3 전도성 물질을 포함하고, 상기 제3 전도성 물질은 제3 산 경도/연도 지수를 가지는 루이스 산이며,
상기 제3 산 경도/연도 지수 및 상기 제1 리간드 경도/연도 지수의 곱은 네거티브이고,
상기 리플로우가능 커넥터를 에칭하는 단계는 0.05 % 내지 30 % 범위의 양만큼 상기 제1 전도성 층의 제1 폭을 감소시키며,
상기 리플로우가능 커넥터를 에칭하는 단계는 상기 제2 전도성 층의 제2 폭을 감소시키지 않는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계 전에, 상기 집적 회로 다이를 테스트하는 단계를 더 포함하는, 방법.
실시예 10. 실시예 1에 있어서,
상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계 후에, 상기 다이 커넥터 및 상기 패시베이션 층 상에 유전체 층을 퇴적하는 단계를 더 포함하는, 방법.
실시예 11. 방법에 있어서,
반도체 기판 상에 콘택 패드를 형성하는 단계;
상기 콘택 패드 및 상기 반도체 기판 상에 패시베이션 층을 퇴적하는 단계;
상기 패시베이션 층에서 상기 콘택 패드를 노출시키는 개구를 패터닝하는 단계;
상기 개구에서 그리고 상기 콘택 패드 상에 다이 커넥터를 도금하는(plating) 단계 - 상기 다이 커넥터는 제1 전도성 물질을 포함함 -;
상기 다이 커넥터 상에서 리플로우가능 커넥터를 리플로우하는 단계; 및
상기 리플로우가능 커넥터를 제거하도록 에칭 용액으로 상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계
를 포함하고, 상기 에칭 용액은 에칭제 및 보호제를 포함하며, 상기 보호제는 상기 제1 전도성 물질에 본딩하기 위한 복수의 활성 부위(active site)를 함유하는 5-원 헤테로시클릭 화합물인 것인, 방법.
실시예 12. 실시예 11에 있어서,
상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계는 상기 리플로우가능 커넥터 및 상기 다이 커넥터를 상기 에칭 용액의 바스(bath)에 침지하는(immersing) 단계를 포함하는 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계는 상기 리플로우가능 커넥터 및 상기 다이 커넥터 상에 상기 에칭 용액을 스프레이하는(spraying) 단계를 포함하는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 에칭 용액을 스프레이하는 단계는 0.2 L/min 내지 2 L/min 범위의 유량(flow rate)에서 상기 반도체 기판 위에 상기 에칭 용액이 유동하는 동안, 상기 반도체 기판을 100 RPM 내지 3000 RPM 범위의 속도에서 스피닝(spinning)하는 단계를 포함하는 것인, 방법.
실시예 15. 실시예 11에 있어서,
상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계는 상기 리플로우가능 커넥터 및 상기 다이 커넥터를 0.1 분 내지 120 분 범위의 지속시간 동안 5 ℃ 내지 50 ℃ 범위의 온도에서 에칭하는 단계를 포함하는 것인, 방법.
실시예 16. 실시예 11에 있어서,
상기 에칭 용액은 0.0001 % 내지 2 % 범위의 농도에서의 상기 보호제, 0.1 % 내지 20 % 범위의 농도에서의 상기 에칭제 및 0.5 % 내지 50 % 범위의 용매를 포함하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 에칭제는 철(III) 또는 구리(II)이고, 상기 용매는 질산 또는 황산인 것인, 방법.
실시예 18. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 상의 콘택 패드;
상기 콘택 패드 및 상기 반도체 기판 상의 패시베이션 층;
상기 패시베이션 층을 통해 연장하는 다이 커넥터 - 상기 다이 커넥터는 상기 콘택 패드에 물리적으로 그리고 전기적으로 커플링되고, 상기 다이 커넥터는 제1 전도성 물질을 포함하고, 상기 제1 전도성 물질은 제1 산 경도/연도 지수를 가지는 루이스 산임 -;
상기 다이 커넥터 및 상기 패시베이션 층 상의 유전체 층; 및
상기 유전체 층과 상기 다이 커넥터 사이에 배치되는 보호 층
을 포함하고, 상기 보호 층은 상기 다이 커넥터를 둘러싸고, 상기 보호 층은 상기 제1 전도성 물질 및 아졸의 배위 착물(coordination complex)을 포함하고, 상기 아졸은 제1 리간드 경도/연도 지수를 가지는 루이스 염기이며,
상기 제1 산 경도/연도 지수 및 상기 제1 리간드 경도/연도 지수의 곱은 포지티브인 것인, 디바이스.
실시예 19. 실시예 18에 있어서,
상기 다이 커넥터는 상기 제1 전도성 물질 및 상기 배위 착물의 화합물을 포함하는 외부 영역 및 상기 배위 착물이 없는 내부 영역을 가지는 것인, 디바이스.
실시예 20. 실시예 18에 있어서,
상기 보호 층은 1 Å 내지 100 Å 범위의 두께를 가지는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    집적 회로 다이를 수용(receive) 단계 - 상기 집적 회로 다이는,
    반도체 기판상의 콘택 패드;
    상기 콘택 패드 및 상기 반도체 기판 상의 패시베이션 층;
    상기 패시베이션 층을 통해 연장하는 다이 커넥터로서, 상기 다이 커넥터는 상기 콘택 패드에 물리적으로 그리고 전기적으로 커플링되고, 상기 다이 커넥터는 제1 전도성 물질을 포함하고, 상기 제1 전도성 물질은 제1 산 경도(hardness)/연도(softness) 지수를 가지는 루이스 산(Lewis acid)인 것인, 상기 다이 커넥터; 및
    상기 다이 커넥터 상의 리플로우가능 커넥터(reflowable connector)로서, 상기 리플로우가능 커넥터는 제2 전도성 물질을 포함하고, 상기 제2 전도성 물질은 제2 산 경도/연도 지수를 가지는 루이스 산인 것인, 상기 리플로우가능 커넥터를 포함함 -; 및
    상기 리플로우가능 커넥터 및 상기 다이 커넥터를 상기 제1 전도성 물질을 위한 보호제 및 상기 제2 전도성 물질을 위한 에칭제를 포함하는 에칭 용액으로 에칭하는 단계 - 상기 보호제는 아졸(azole)이고, 상기 아졸은 제1 리간드 경도/연도 지수를 가지는 루이스 염기임 -
    를 포함하고,
    상기 제1 산 경도/연도 지수 및 상기 제1 리간드 경도/연도 지수의 곱은 포지티브(positive)이고, 상기 제2 산 경도/연도 지수 및 상기 제1 리간드 경도/연도 지수의 곱은 네거티브(negative)인 것인, 방법.
  2. 제1항에 있어서,
    상기 아졸은 복수의 질소 원자를 함유하는 5-원 헤테로시클릭 화합물(five-membered heterocyclic compound)인 것인, 방법.
  3. 제1항에 있어서,
    상기 다이 커넥터는,
    상기 제1 전도성 물질을 포함하는 제1 전도성 층; 및
    상기 제1 전도성 층 상의 제2 전도성 층을 포함하고, 상기 제2 전도성 층은 제3 전도성 물질을 포함하고, 상기 제3 전도성 물질은 제3 산 경도/연도 지수를 가지는 루이스 산이며,
    상기 제3 산 경도/연도 지수 및 상기 제1 리간드 경도/연도 지수의 곱은 네거티브이고,
    상기 리플로우가능 커넥터를 에칭하는 단계는 0.05 % 내지 30 % 범위의 양만큼 상기 제1 전도성 층의 제1 폭을 감소시키며,
    상기 리플로우가능 커넥터를 에칭하는 단계는 상기 제2 전도성 층의 제2 폭을 감소시키지 않는 것인, 방법.
  4. 제1항에 있어서,
    상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계 전에, 상기 집적 회로 다이를 테스트하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계 후에, 상기 다이 커넥터 및 상기 패시베이션 층 상에 유전체 층을 퇴적하는 단계를 더 포함하는, 방법.
  6. 방법에 있어서,
    반도체 기판 상에 콘택 패드를 형성하는 단계;
    상기 콘택 패드 및 상기 반도체 기판 상에 패시베이션 층을 퇴적하는 단계;
    상기 패시베이션 층에서 상기 콘택 패드를 노출시키는 개구를 패터닝하는 단계;
    상기 개구에서 그리고 상기 콘택 패드 상에 다이 커넥터를 도금하는(plating) 단계 - 상기 다이 커넥터는 제1 전도성 물질을 포함함 -;
    상기 다이 커넥터 상에서 리플로우가능 커넥터를 리플로우하는 단계; 및
    상기 리플로우가능 커넥터를 제거하도록 에칭 용액으로 상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계
    를 포함하고, 상기 에칭 용액은 에칭제 및 보호제를 포함하며, 상기 보호제는 상기 제1 전도성 물질에 본딩하기 위한 복수의 활성 부위(active site)를 함유하는 5-원 헤테로시클릭 화합물인 것인, 방법.
  7. 제6항에 있어서,
    상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계는 상기 리플로우가능 커넥터 및 상기 다이 커넥터를 상기 에칭 용액의 바스(bath)에 침지하는(immersing) 단계를 포함하는 것인, 방법.
  8. 제6항에 있어서,
    상기 리플로우가능 커넥터 및 상기 다이 커넥터를 에칭하는 단계는 상기 리플로우가능 커넥터 및 상기 다이 커넥터 상에 상기 에칭 용액을 스프레이하는(spraying) 단계를 포함하는 것인, 방법.
  9. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 상의 콘택 패드;
    상기 콘택 패드 및 상기 반도체 기판 상의 패시베이션 층;
    상기 패시베이션 층을 통해 연장하는 다이 커넥터 - 상기 다이 커넥터는 상기 콘택 패드에 물리적으로 그리고 전기적으로 커플링되고, 상기 다이 커넥터는 제1 전도성 물질을 포함하고, 상기 제1 전도성 물질은 제1 산 경도/연도 지수를 가지는 루이스 산임 -;
    상기 다이 커넥터 및 상기 패시베이션 층 상의 유전체 층; 및
    상기 유전체 층과 상기 다이 커넥터 사이에 배치되는 보호 층
    을 포함하고, 상기 보호 층은 상기 다이 커넥터를 둘러싸고, 상기 보호 층은 상기 제1 전도성 물질 및 아졸의 배위 착물(coordination complex)을 포함하고, 상기 아졸은 제1 리간드 경도/연도 지수를 가지는 루이스 염기이며,
    상기 제1 산 경도/연도 지수 및 상기 제1 리간드 경도/연도 지수의 곱은 포지티브인 것인, 디바이스.
  10. 제9항에 있어서,
    상기 다이 커넥터는 상기 제1 전도성 물질 및 상기 배위 착물의 화합물을 포함하는 외부 영역 및 상기 배위 착물이 없는 내부 영역을 가지는 것인, 디바이스.
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