KR20220014492A - 팬-아웃 반도체 패키지 - Google Patents

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KR20220014492A
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interconnector
layer
semiconductor chip
disposed
redistribution layer
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강명삼
이기주
고영찬
김정석
조봉주
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삼성전자주식회사
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Abstract

인터커넥터로 금속 볼을 사용하여 공정 성능을 개선하는 팬-아웃 반도체 패키지가 제공된다. 팬-아웃 반도체 패키지는 제1 재배선 층, 제1 재배선 층 상에 배치되는 제1 반도체 칩, 제1 재배선 층 상에 제1 반도체 칩과 이격되어 배치되는 인터커넥터(interconnector), 인터커넥터를 덮고, 제1 반도체 칩의 측면을 덮는 몰드 층(molded layer), 및 몰드 층 상에 배치된 제2 재배선 층을 포함하고, 인터커넥터는 금속 볼(metal ball)을 포함하고, 제1 재배선 층과 전기적으로 연결되고, 제2 재배선 층은 제1 라인 배선 및 제1 라인 배선과 전기적으로 연결된 제1 비아를 포함하고, 제1 비아는 인터커넥터와 연결되고, 제1 비아의 일부는 몰드 층 내에 배치된다.

Description

팬-아웃 반도체 패키지 {FAN-OUT SEMICONDUCTOR PACKAGE}
본 발명은 팬-아웃 반도체 패키지에 대한 것이다. 상세히, 본 발명은 인터커넥터로 금속 볼을 사용하는 팬-아웃 반도체 패키지에 대한 것이다.
최근 고성능의 소자 구현이 요구되면서, 반도체 칩 사이즈의 증가 및 그에 따른 반도체 패키지 사이즈가 증가하고 있다. 반면, 전자 장치의 슬림화 경향에 따라 반도체 패키지의 두께는 오히려 감소하고 있다.
한편, 반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 칩을 하나의 반도체 패키지 안에 통합함으로써, 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행할 수 있게 되었다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 반도체 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 인터커넥터로 금속 볼을 사용하여 공정 성능을 개선하는 팬-아웃 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 팬-아웃 반도체 패키지는 제1 재배선 층, 제1 재배선 층 상에 배치되는 제1 반도체 칩, 제1 재배선 층 상에 제1 반도체 칩과 이격되어 배치되는 인터커넥터(interconnector), 인터커넥터를 덮고, 제1 반도체 칩의 측면을 덮는 몰드 층(molded layer), 및 몰드 층 상에 배치된 제2 재배선 층을 포함하고, 인터커넥터는 금속 볼(metal ball)을 포함하고, 제1 재배선 층과 전기적으로 연결되고, 제2 재배선 층은 제1 라인 배선 및 제1 라인 배선과 전기적으로 연결된 제1 비아를 포함하고, 제1 비아는 인터커넥터와 연결되고, 제1 비아의 일부는 몰드 층 내에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 팬-아웃 반도체 패키지는 서로 대향되는 제1 면 및 제2 면을 포함하는 몰드 층, 몰드 층 내에 배치되고, 금속볼을 포함하는 인터커넥터, 몰드 층 내에 배치되고, 인터커넥터로부터 이격된 반도체 칩, 몰드 층의 제1 면 상에 배치되는 제1 라인 배선과 제1 비아를 포함하는 제1 재배선층, 및 몰드 층의 제2 면 상에 배치되고, 제2 라인 배선과 제2 비아를 포함하는 제2 재배선층을 포함하고, 인터커넥터는 제1 비아와 제2 비아 사이에 배치되고, 제1 비아 및 제2 비아와 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 팬-아웃 반도체 패키지는 제1 라인 배선 및 제1 라인 배선과 연결된 제1 비아를 포함하는 제1 재배선 층, 제1 재배선 층 상에 배치되는 제1 반도체 칩, 제1 재배선 층 상에 제1 반도체 칩과 이격되어 배치되는 인터커넥터, 인터커넥터를 덮고, 제1 반도체 칩의 측면을 덮는 몰드 층, 몰드 층 상에 배치되고, 제2 라인 배선 및 제2 라인 배선과 연결된 제2 비아를 포함하는 제2 재배선 층, 및 제2 재배선 층 상에 배치되고 제2 라인 배선과 연결된, 제2 반도체 칩을 포함하는 반도체 패키지를 포함하고, 인터커넥터는 금속 볼을 포함하고, 제1 비아는 인터커넥터에 접촉되고, 제2 비아는 인터커넥터에 접촉되고, 제2 비아의 일부는 몰드 층 내에 배치되고, 제1 반도체 칩은 제1 라인 배선, 제1 비아, 인터커넥터, 제2 비아 및 제2 라인 배선을 통해 제2 반도체 칩과 전기적으로 연결될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 본 발명의 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다.
도 4는 도 3의 반도체 패키지를 위에서 바라본 도면이다.
도 5는 도 4의 A-A를 따라서 절단한 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 도 5의 R1 영역을 확대한 도면이다.
도 7은 도 5의 R2 영역을 확대한 도면이다.
도 8은 도 5의 R2 영역을 확대한 도면이다.
도 9는 도 5의 R3 영역을 확대한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
이하 도 1 내지 도 5를 참조하여 인터커넥터(300)를 포함하는 반도체 패키지(100)를 포함하는 전자 장치(1)를 설명한다.
도 1 및 도 2는 본 발명의 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다. 도 3은 도 2의 반도체 패키지와 메인 보드를 설명하기 위한 도면이다. 도 4는 도 3의 반도체 패키지를 위에서 바라본 도면이다. 도 5는 도 4의 A-A를 따라서 절단한 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면 전자 장치(1)는 호스트(10), 인터페이스(11) 및 반도체 패키지(100)를 포함할 수 있다.
몇몇 실시예에서, 호스트(10)는 인터페이스(11)를 통해 반도체 패키지(100)와 연결될 수 있다. 예를 들어, 호스트(10)는 반도체 패키지(100)에 신호를 전달하여, 반도체 패키지(100)를 제어할 수 있다. 또한, 예를 들어, 호스트(10)는 반도체 패키지(100)로부터 신호를 전달받아, 신호에 포함된 데이터를 처리할 수 있다.
예를 들어, 호스트(10)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 또한, 예를 들어, 호스트(10)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 메모리 칩을 포함할 수 있다.
도 1 및 도 2를 참조하면, 전자 장치(1)는 호스트(10), 바디(20), 메인 보드(30), 카메라 모듈(40) 및 반도체 패키지(100)를 포함할 수 있다.
메인 보드(30)는 전자 장치(1)의 바디(20) 내에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(100)는 메인 보드(30) 상에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(100)는 메인 보드(30)에 의해 전기적으로 연결될 수 있다. 예를 들어, 인터페이스(11)는 메인 보드(30)에 의해 구현될 수 있다.
호스트(10)와 반도체 패키지(100)는 메인 보드(30)에 의해 전기적으로 연결되어 신호를 주고받을 수 있다.
도 3을 참조하면, 반도체 패키지(100)는 메인 보드(30) 상에 배치될 수 있다. 예를 들어, 반도체 패키지(100)의 접속 단자(140)는 메인 보드(30) 상에 배치될 수 있다. 예를 들어, 메인 보드(30)는 반도체 패키지(100)의 접속 단자(140)에 의해 연결될 수 있다.
메인 보드(30)는 인쇄 회로 기판(Printed Circuit Board:　PCB), 세라믹 기판, 유리 기판 및 인터포저 기판 등일 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 설명의 편의를 위해 메인 보드(30)는 인쇄 회로 기판인 것으로 가정하고 설명한다.
메인 보드(30)는 배선 구조체(31) 및 코어(32)를 포함할 수 있다. 코어(32)는 CCL(Copper Clad Laminate), PPG, ABF(Ajimoto Build-up Film), 에폭시, 폴리이미드 등을 포함할 수 있다. 배선 구조체(31)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
코어(32)는 메인 보드(30)의 중심부에 배치되고, 배선 구조체(31)는 코어(32)의 상부 및 하부에 배치될 수 있다. 배선 구조체(31)는 메인 보드(30)의 상부 및 하부에 노출되어 배치될 수 있다.
또한, 배선 구조체(31)는 코어(32)를 관통하여 배치될 수 있다. 배선 구조체(31)는 메인 보드(30)와 접촉되는 소자들을 전기적으로 연결할 수 있다. 예를 들어, 배선 구조체(31)는 반도체 패키지(100)와 호스트(10)를 전기적으로 연결할 수 있다. 즉, 배선 구조체(31)는 접속 단자(140)를 통해 반도체 패키지(100)와 호스트(10)를 전기적으로 연결할 수 있다.
도 4 및 도 5를 참조하면, 반도체 패키지(100)는 제1 재배선 층(110)(redistribution layer), 제1 반도체 칩(200), 인터커넥터(300)(interconnector), 패시베이션 층(120), 언더범프 금속 층(130), 접속 단자(140), 봉합재(150)(encapsulator), 제2 재배선 층(160), 패시베이션 층(170), 언더범프 금속 층(180) 및 접속 단자(190)를 포함할 수 있다.
제1 반도체 칩(200)은 제1 재배선 층(110) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(200)은 제1 재배선 층(110)의 중앙부 상에 배치될 수 있다. 제1 반도체 칩(200)은 제1 재배선 층(110)과 전기적으로 연결될 수 있다.
제1 반도체 칩(200)은 로직 회로(logic circuit)를 포함할 수 있다. 예를 들어, 제1 반도체 칩(200)은 집적회로(Intergrated Circuit, IC)를 포함할 수 있다. 예를 들어, 제1 반도체 칩(200)은 센트럴 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(application processor) 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 칩(200)은 바디(210), 접속 패드(220) 및 패시베이션 막(230)을 포함할 수 있다. 바디(210)는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있고, 바디(210)는 다양한 회로를 포함할 수 있다. 접속 패드(220)는 반도체 칩(200)을 다른 구성(예를 들어 제1 재배선 층(110))과 연결시킬 수 있다. 접속 패드(220)는 도전성 물질을 포함할 수 있다. 패시베이션 막(230)은 바디(210) 상에 접속 패드(220)를 노출시킬 수 있다. 패시베이션 막(230)은 산화막, 질화막 또는 산화막과 질화막의 이중층일 수 있다.
인터커넥터(300)는 제1 재배선 층(110) 상에 배치될 수 있다. 인터커넥터(300)는 제1 반도체 칩(200)과 이격되어 배치될 수 있다. 예를 들어, 복수의 인터커넥터(300)는 제1 반도체 칩(200)을 둘러싸도록 제1 재배선 층(110) 상에 배치될 수 있다. 도 4에서, 복수의 인터커넥터(300)가 일정한 간격을 가지고 제1 재배선 층(110) 상에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
인터커넥터(300)는 금속 물질을 포함하는 금속 볼(metal ball)을 포함할 수 있다. 예를 들어, 인터커넥터(300)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
금속 볼은 금속 물질을 포함하는 구형의 형상을 가질 수 있다. 예를 들어, 인터커넥터(300)는 인터커넥터(300)의 중심으로부터 인터커넥터(300)의 외부 표면까지의 거리가 일정할 수 있다. 인터커넥터(300)의 중심으로부터 인터커넥터(300)의 외부 표면까지의 거리는 반경(radius)일 수 있다. 인터커넥터(300)의 중심을 지나고, 인터커넥터(300)의 외부 표면에서 인터커넥터(300)의 다른 외부 표면까지의 거리는 직경(diameter)일 수 있다. 인터커넥터(300)의 직경은 모두 일정할 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
예를 들어, 인터커넥터(300)는 구형의 금속 볼이 아닌, 직육면체의 금속 소재를 포함할 수 있다. 즉, 인터커넥터(300)는 금속 볼로 제한되지 않는다.
인터커넥터(300)는 제1 재배선 층(110)과 접촉될 수 있다. 또한, 인터커넥터(300)는 제1 재배선 층(110)과 전기적으로 연결될 수 있다. 즉, 인터커넥터(300)와 제1 반도체 칩(200)은 제1 재배선 층(110)을 통해 전기적으로 연결될 수 있다.
인터커넥터(300)는 제1 반도체 칩(200)과 동일 평면 상에 배치될 수 있다. 예를 들어, 인터커넥터(300)와 제1 반도체 칩(200)이 제1 재배선 층(110)과 접촉되는 면은 동일 평면일 수 있다.
봉합재(150)는 제1 재배선 층(110)을 덮을 수 있다. 봉합재(150)는 제1 재배선 층(110) 상에 배치된 인터커넥터(300)를 덮을 수 있다. 봉합재(150)는 제1 재배선 층 (110) 상에 배치된 제1 반도체 칩(200)의 적어도 일부를 덮을 수 있다. 예를 들어, 봉합재(150)는 제1 반도체 칩(200)의 측벽을 덮을 수 있다. 또한, 예를 들어 봉합재(150)는 제1 반도체 칩(200)의 상면을 덮을 수도 있다. 봉합재(150)는 몰드 층(molded layer)이라고 불릴 수 있다.
봉합재(150)는 제1 반도체 칩(200) 및 인터커넥터(300)를 보호할 수 있다. 봉합재(150)는 인터커넥터(300)의 외측과, 인터커넥터(300)와 제1 반도체 칩(200) 사이의 공간을 채울 수 있다. 봉합재(150)가 인터커넥터(300)와 제1 반도체 칩(200) 사이의 공간을 채움으로써, 접착제 역할을 수행하면서 버클링을 감소시킬 수 있다.
봉합재(150)는 절연 물질을 포함할 수 있다. 예를 들어, 봉합재(150)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등을 포함할 수 있다. 또한, 예를 들어 봉합재(150)는 EMC 등의 공지의 몰딩 물질을 포함할 수도 있다.
봉합재(150)는 전자파 차단을 위한 도전성 입자를 포함할 수 있다. 예를 들면, 봉합재(150)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 솔더(solder) 등을 포함할 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
봉합재(150)는 제1 면(150a) 및 제2 면(150b)을 포함할 수 있다. 봉합재(150)의 제1 면(150a)은 제1 재배선 층(110)과 대향되는 면일 수 있고, 봉합재(150)의 제2 면(150b)은 제2 재배선 층(160)과 대향되는 면일 수 있다. 제1 면(150a)은 제1 재배선 층(110)과 접촉될 수 있고, 제2 면(150b)은 제2 재배선 층(160)과 접촉될 수 있다. 제1 재배선 층(110)은 제1 면(150a) 상에 배치될 수 있고, 제2 재배선 층(160)은 제2 면(150b) 상에 배치될 수 있다.
제1 재배선 층(110)은 제1 반도체 칩(200)의 접속 패드(220)를 재배선할 수 있다. 제1 재배선 층(110)은 FRDL(front redistribution layer)일 수 있다. 제1 반도체 칩(200)의 복수의 접속 패드(220)가 제1 재배선 층(110)을 통해 재배선될 수 있다. 예를 들어, 복수의 접속 패드(220)는 제1 재배선 층(110)을 통해 접속 단자(140), 인터커넥터(300) 및 접속 단자(190) 등과 물리적 또는 전기적으로 연결될 수 있다.
제1 재배선 층(110)은 제1 반도체 칩(200), 인터커넥터(300) 및 봉합재(150)의 일부와 접촉될 수 있다. 예를 들어, 제1 반도체 칩(200), 인터커넥터(300) 및 봉합재(150)와 대향하는 제1 재배선 층(110)의 제1 면은 제1 반도체 칩(200), 인터커넥터(300) 및 봉합재(150)의 일부와 접촉될 수 있다.
제1 재배선 층(110)은 절연 층(111), 비아(112), 라인 배선(113), 절연 층(114), 비아(115) 및 라인 배선(116) 등을 포함할 수 있다.
절연 층(111)은 봉합재(150)의 제1 면(150a)에 형성될 수 있다. 비아(112)는 절연 층(111)을 관통하여 라인 배선(113)과 연결될 수 있다. 라인 배선(113)은 비아(112)와 연결되고, 절연 층(111)의 하부에 형성될 수 있다. 비아(112)는 인터커넥터(300)와 라인 배선(113)을 연결할 수 있다. 비아(112)는 제1 반도체 칩(200)의 접속 패드(220)와 라인 배선(113)을 연결할 수 있다.
절연 층(114)은 절연 층(111)과 라인 배선(113)을 덮도록 형성될 수 있다. 비아(115)는 절연 층(114)을 관통하여 라인 배선(116)과 연결될 수 있다. 라인 배선(116)은 비아(115)와 연결되고, 절연 층(114)의 하부에 형성될 수 있다. 비아(115)는 라인 배선(113)과 라인 배선(116)을 연결시킬 수 있다.
절연 층(111, 114)은 절연 물질을 포함할 수 있다. 예를 들어, 절연 층(111, 114)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 외에도 PID 수지와 같은 감광성 절연 물질을 포함할 수 있다. 절연 층(111, 114)으로 감광성 절연 물질을 사용하는 경우, 절연 층(111, 114)은 보다 얇게 형성될 수 있다.
비아(112, 115)는 다른 층에 형성된 라인 배선(113, 116), 인터커넥터(300) 및 접속 패드(220) 등을 전기적으로 연결시킬 수 있다. 이에 따라, 반도체 패키지(100) 내에 전기적 경로가 형성될 수 있다.
비아(112, 115)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 비아(112, 115)는 도전성 물질로 완전히 충전되어 형성될 수 있다. 또는 비아(112, 115)는 도전성 물질이 비아의 벽을 따라 형성될 수도 있다. 비아(112, 115)의 형상은 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상을 포함할 수 있다.
라인 배선(113, 116)은 접속 패드(220)를 재배선할 수 있다. 라인 배선(113, 116)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 라인 배선(113, 116)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 라인 배선(113, 116)은 그라운드(Ground: GND) 패턴, 파워(Power: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다.
패시베이션 층(120)은 제1 재배선 층(110)을 외부로부터 보호할 수 있다. 패시베이션 층(120)은 제1 재배선 층(110)의 라인 배선(116) 중 일부를 노출시키는 개구부(131)를 포함할 수 있다. 개구부(131)는 라인 배선(116)의 일면의 일부를 노출시킬 수 있다.
패시베이션 층(120)은 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션 층(120)은 감광성 절연 수지와 같은 감광성 절연 물질을 포함할 수 있다. 또한, 패시베이션 층(120)은 솔더 레지스트를 포함할 수 있다.
언더범프 금속 층(130)은 접속 단자(140)의 접속 신뢰성을 향상시켜, 보드 레벨 신뢰성을 개선시킬 수 있다. 언더범프 금속 층(130)은 패시베이션 층(120)의 개구부(131) 내의 벽면 및 라인 배선(116)의 노출된 일면을 따라 형성될 수 있다. 언더범프 금속 층(130)은 금속을 이용하여 메탈화(metalization) 공정에 의해 형성될 수 있다.
접속 단자(140)는 반도체 패키지(100)를 외부와 물리적 및 전기적으로 연결시킬 수 있다. 예를 들어, 반도체 패키지(100)는 접속 단자(140)를 통해 전자 장치(1)의 메인 보드(30)에 실장될 수 있다.
접속 단자(140)는 도전성 물질을 포함할 수 있다. 예를 들어, 접속 단자(140)는 솔더(solder) 등을 포함할 수 있다. 접속 단자(140)는 랜드(land), 볼(ball), 핀(pin) 등을 포함할 수 있다. 접속 단자(140)의 개수는 제1 반도체 칩(200)의 접속 패드(220)의 수에 따라 달라질 수 있다.
복수의 접속 단자(140) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치될 수 있다. 팬-아웃 영역은 제1 반도체 칩(200)이 배치된 영역을 벗어나는 영역을 의미한다. 이에 따라, 반도체 패키지(100)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃 반도체 패키지는 팬-인(fan-in) 반도체 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능하므로 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수한 장점이 있다.
반도체 패키지(100)는 팬-아웃 패널 레벨 패키지(fan-out panel level package)일 수 있다. 예를 들어, 반도체 패키지(100)는 제1 반도체 칩(200)과 인터커넥터(300)를 둘러싸는 봉합재(150)의 일면에 형성되는 제1 재배선 층(110)을 통해, 제1 반도체 칩(200)의 접속 패드(220)를 재배선할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고 반도체 패키지(100)는 팬-아웃 웨이퍼 레벨 패키지(fan-out wafer level package)일 수 있다.
제2 재배선 층(160)은 봉합재(150) 상에 배치될 수 있다. 예를 들어, 제2 재배선 층(160)은 제2 면(150b) 상에 배치될 수 있다. 제2 재배선 층(160)은 제1 반도체 칩(200) 및 인터커넥터(300)를 덮도록 형성될 수 있다.
제2 재배선 층(160)은 제1 반도체 칩(200)의 접속 패드(220)를 재배선할 수 있다. 제2 재배선 층(160)은 BRDL(back redistribution layer)일 수 있다. 제1 반도체 칩(200)의 복수의 접속 패드(220)가 제1 재배선 층(110) 및 제2 재배선 층(160)을 통해 재배선될 수 있다. 예를 들어, 복수의 접속 패드(220)는 제1 재배선 층(110) 및 제2 재배선 층(160)을 통해 접속 단자(140), 인터커넥터(300) 및 접속 단자(190) 등과 물리적 또는 전기적으로 연결될 수 있다.
제2 재배선 층(160)은 인터커넥터(300) 및 봉합재(150)의 일부와 접촉될 수 있다. 예를 들어, 제2 재배선 층(160)의 비아(162)는 인터커넥터(300) 및 봉합재(150)와 접촉될 수 있고, 제2 재배선 층(160)의 절연 층(161)은 봉합재(150)와 접촉될 수 있다.
제2 재배선 층(160)은 절연 층(161), 비아(162), 라인 배선(163), 절연 층(164), 비아(165) 및 라인 배선(166) 등을 포함할 수 있다.
절연 층(161)은 봉합재(150)의 제2 면(150b) 상에 형성될 수 있다. 비아(162)는 절연 층(161)을 관통하여, 인터커넥터(300)와 연결될 수 있다. 비아(162)의 일부는 봉합재(150) 내에 배치될 수 있다. 예를 들어, 봉합재(150)에 의해 둘러싸이지 않은 비아(162)의 일부는 인터커넥터(300)와 접촉 및 연결될 수 있다. 라인 배선(163)은 비아(162)와 연결되고, 절연 층(161) 상에 형성될 수 있다. 비아(162)는 인터커넥터(300)와 라인 배선(163)을 연결할 수 있다.
절연 층(164)은 절연 층(161)과 라인 배선(163)을 덮도록 형성될 수 있다. 비아(165)는 절연 층(164)을 관통하여 라인 배선(166)과 연결될 수 있다. 라인 배선(166)은 비아(165)와 연결되고, 절연 층(164)의 상부에 형성될 수 있다. 비아(165)는 라인 배선(163)과 라인 배선(166)을 연결시킬 수 있다.
제2 재배선 층(160)의 절연 층(161), 비아(162), 라인 배선(163), 절연 층(164), 비아(165) 및 라인 배선(166)은 앞서 설명한 제1 재배선 층(110)의 절연 층(111), 비아(112), 라인 배선(113), 절연 층(114), 비아(115) 및 라인 배선(116)과 동일한 구성일 수 있다.
예를 들어, 절연 층(161, 164)은 절연 층(111, 114)와 동일하고, 비아(162, 165)는 비아(112, 115)와 동일하고, 라인 배선(163, 166)은 라인 배선(113, 116)과 동일할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고, 제2 재배선 층(160)은 제1 재배선 층(110)과 다른 구성을 포함할 수 있으며, 다른 공정에 의해 형성될 수도 있다.
패시베이션 층(170)은 제2 재배선 층(160)을 외부로부터 보호할 수 있다. 패시베이션 층(170)은 라인 배선(166)의 일면의 일부를 노출시킬 수 있다.
언더범프 금속 층(180)은 접속 단자(190)의 접속 신뢰성을 향상시켜, 보드 레벨 신뢰성을 개선시킬 수 있다. 언더범프 금속 층(180)은 패시베이션 층(170)의 벽면 및 노출된 라인 배선(166)의 일면을 따라 형성될 수 있다.
접속 단자(190)는 반도체 패키지(100)를 다른 반도체 패키지와 물리적 및 전기적으로 연결시킬 수 있다.
패시베이션 층(170), 언더범프 금속 층(180) 및 접속 단자(190)는 앞서 설명한 패시베이션 층(120), 언더범프 금속 층(130) 및 접속 단자(140)와 동일한 구성일 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 패시베이션 층(170), 언더범프 금속 층(180) 및 접속 단자(190)는 패시베이션 층(120), 언더범프 금속 층(130) 및 접속 단자(140)와 다른 구성을 포함할 수 있으며, 다른 공정에 의해 형성될 수도 있다.
제1 반도체 칩(200)은 제1 재배선 층(110), 언더범프 금속 층(130) 및 접속 단자(140)를 통해 호스트(10)와 전기적으로 연결될 수 있다. 제1 반도체 칩(200)은 제1 재배선 층(110), 인터커넥터(300), 제2 재배선 층(160), 언더범프 금속 층(180) 및 접속 단자(190)를 통해 다른 반도체 패키지(예를 들어, 후술할 도 14의 반도체 패키지(400))와 전기적으로 연결될 수 있다. 즉, 제1 반도체 칩(200)의 접속 패드(220)는 제1 재배선 층(110), 인터커넥터(300), 제2 재배선 층(160) 등을 통해 재배선될 수 있다.
도 6은 도 5의 R1 영역을 확대한 도면이다.
도 6을 참조하면, 인터커넥터(300)의 직경은 제1 직경(D1)일 수 있다. 인터커넥터(300)의 중심을 지나는 인터커넥터(300)의 일면으로부터 인터커넥터(300)의 일면과 반대되는 타면까지의 길이는 제1 직경(D1)일 수 있다. 제1 직경(D1)은 인터커넥터(300)의 반경의 두배일 수 있다. 제1 직경(D1)은 인터커넥터(300)의 높이(예를 들어, 제3 방향(Z)으로의 높이)일 수 있다.
이하, 인터커넥터(300)가 일정한 직경인 제1 직경(D1)을 갖는 것으로 가정하고 설명한다.
제1 반도체 칩(200)의 두께는 제1 두께(W1)일 수 있다. 바디(210)와 접속 패드(220)의 두께의 합이 제1 두께(W1)일 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 제한되지 않고, 바디(210)만의 두께가 제1 두께(W1)일 수 있다.
비아(112)의 두께는 제2 두께(W2)일 수 있다. 예를 들어, 비아(112)가 절연 층(111)을 관통한 부분의 두께가 제2 두께(W2)일 수 있다. 제2 두께(W2)는 비아(112)가 인터커넥터(300)와 접촉하는 상면으로부터 비아(112)가 라인 배선(113)과 접촉하는 하면까지의 두께일 수 있다.
비아(162)의 두께는 제3 두께(W3)일 수 있다. 예를 들어, 비아(162)가 절연 층(161)을 관통한 부분의 두께와 봉합재(150)에 의해 둘러싸인 부분의 두껭의 합이 제3 두께(W3)일 수 있다. 제3 두께(W3)는 비아(162)가 인터커넥터(300)와 접촉하는 하면으로부터 비아(162)가 라인 배선(163)과 접촉하는 상면까지의 두께일 수 있다. 제3 두께(W3)는 제2 두께(W2)보다 클 수 있다. 즉, 비아(162)가 비아(112)보다 더 깊게 형성되어 인터커넥터(300)와 연결될 수 있다.
인터커넥터(300)는 비아(112)와 비아(162) 사이에 배치될 수 있다. 예를 들어, 인터커넥터(300)는 비아(112)의 상면에 배치될 수 있고, 비아(162)의 하면에 배치될 수 있다. 인터커넥터(300)는 비아(112) 및 비아(162)와 물리적 및 전기적으로 연결될 수 있다. 즉, 인터커넥터(300)는 비아(112), 비아(162) 및 봉합재(150)와 물리적으로 접촉될 수 있다.
봉합재(150)의 두께는 제4 두께(W4)일 수 있다. 예를 들어, 봉합재(150)의 제1 면(150a)으로부터 제2 면(150b)까지의 거리는 제4 두께(W4)일 수 있다.
인터커넥터(300)의 제1 직경(D1)은 봉합재(150)의 제4 두께(W4)보다 작을 수 있다. 즉, 봉합재(150)는 인터커넥터(300)를 완전히 덮고, 인터커넥터(300)를 보호할 수 있다. 예를 들어, 인터커넥터(300)의 상면에 봉합재(150)가 존재할 수 있다.
제1 반도체 칩(200)의 제1 두께(W1)는 봉합재(150)의 제4 두께(W4)보다 작거나 같을 수 있다.
제1 반도체 칩(200)의 제1 두께(W1)가 봉합재(150)의 제4 두께(W4)보다 작은 경우, 봉합재(150)는 제1 반도체 칩(200)을 완전히 덮을 수 있다. 예를 들어, 봉합재(150)는 제1 반도체 칩(200)의 측벽 및 상면을 모두 덮을 수 있다.
제1 반도체 칩(200)의 제1 두께(W1)가 봉합재(150)의 제4 두께(W4)와 같은 경우, 봉합재(150)는 제1 반도체 칩(200)의 측벽만을 덮을 수 있다. 즉, 봉합재(150)는 제1 반도체 칩(200)의 상면을 덮지 않을 수 있다. 이에 따라, 제1 반도체 칩(200)의 상면은 제2 재배선 층(160)과 접촉될 수 있다.
비아(162)의 제3 두께(W3)와 인터커넥터(300)의 제1 직경(D1)의 합은 봉합재(150)의 제4 두께(W4)보다 클 수 있다. 예를 들어, 비아(162)는 절연 층(161)을 관통하여 형성됨에 따라, 비아(162)의 일부분은 절연 층(161)의 내에 형성되고, 비아(162)가 봉합재(150)를 뚫고 인터커넥터(300)와 연결됨에 따라, 비아(162)의 일부분은 봉합재(150)의 내에 형성될 수 있다.
즉, 비아(162)가 라인 배선(163)으로부터 인터커넥터(300)까지 연장되는 부분의 제3 두께(W3)는, 인터커넥터(300) 상에 존재하는 봉합재(150)의 두께보다 클 수 있다. 또한, 비아(162)가 라인 배선(163)으로부터 인터커넥터(300)까지 연장되는 부분의 제3 두께(W3)는, 절연 층(161)의 두께보다 클 수 있다.
도 7은 도 5의 R2 영역을 확대한 도면이다.
도 7을 참조하면, 비아(112)와 인터커넥터(300)는 서로 접촉할 수 있다. 또한, 비아(112)와 인터커넥터(300)는 물리적 및 전기적으로 연결될 수 있다.
예를 들어, 비아(112)는 인터커넥터 제1 면(300S1) 및 절연 층 제1 트렌치(112T1)를 따라서 형성될 수 있다. 즉, 비아(112)는, 절연 층(111)에 형성된 절연 층 제1 트렌치(112T1)의 측벽과, 노광에 의해 형성된 제1 트렌치(112T1)의 하면을 따라 형성될 수 있다.
비아(112)의 비아 제1 면(112S1)은 인터커넥터(300)의 인터커넥터 제1 면(300S1)과 실질적으로 동일할 수 있다. 즉, 비아(112)가 인터커넥터 제1 면(300S1) 상에 형성되므로, 비아(112)와 인터커넥터(300)가 접촉하는 면은 공통적으로 비아 제1 면(112S1) 및 인터커넥터 제1 면(300S1)일 수 있다.
절연 층 제1 면(111S1)은 인터커넥터(300)와 접촉하지 않을 수 있다. 즉, 절연 층 제1 면(111S1)은 인터커넥터 제1 면(330S1)과 접촉하지 않으며, 봉합재(150)에 의해 덮혀질 수 있다.
비아(112)의 비아 제1 면(112S1)과 인터커넥터(300)의 인터커넥터 제1 면(300S1)은 곡면일 수 있다. 즉, 인터커넥터(300)가 금속 볼이기 때문에, 인터커넥터 제1 면(300S1)은 곡면이고, 비아(112)가 인터커넥터 제1 면(300S1) 상에 형성되기 때문에, 비아 제1 면(112S1) 또한 곡면일 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
도 8은 도 5의 R2 영역을 확대한 도면이다.
도 8을 참조하면, 인터커넥터(300)와 제1 재배선 층(110)이 접촉하는 면은, 도 7을 이용하여 설명한 R2 영역과 다를 수 있다.
인터커넥터(300)는 제1 재배선 층(110)이 형성되기 전에 부착된 접착 필름(예를 들어, 도 16의 접착 필름(510)) 상에 부착될 수 있다. 인터커넥터(300)는 드랍(drop)됨으로써 접착 필름 상에 부착될 수 있다. 이 경우, 인터커넥터(300)에 압력을 가하여 드랍을 하게 되면, 인터커넥터(300)의 하면은 평평한(flat) 형상이 될 수 있다. 즉, 인터커넥터(300)와 접착 필름이 접촉하는 부분은 구형이 아닌 평평한 형상이 될 수 있다.
이후에, 접착 필름이 제거되고, 인터커넥터(300) 상에 제1 재배선 층(110)이 형성될 수 있다. 즉, 인터커넥터(300)의 하면(예를 들어, 인터커넥터 제2 면(300S2))은 압력이 가해져 평평해진 것이고, 그라인딩(grinding)된 것이 아닐 수 있다.
비아(112)의 비아 제2 면(112S2) 및 절연 층(111)의 절연 층 제2 면(111S2)은 인터커넥터(300)의 인터커넥터 제2 면(300S2)과 접촉할 수 있다. 즉, 비아 제2 면(112S2)은 인터커넥터 제2 면(300S2)과 접촉하고 연결될 수 있다.
비아(112)와 인터커넥터(300)가 접촉하는 비아 제2 면(112S2) 및 인터커넥터 제2 면(300S2)은 실질적으로 평면일 수 있다. 절연 층(111)과 인터커넥터(300)가 접촉하는 절연 층 제2 면(111S2) 및 인터커넥터 제2 면(300S2)은 실질적으로 평면일 수 있다. 여기서, 평면이란 완전한 평면을 의미하는 것이 아니며, 공정에 의한 오차가 존재할 수 있다.
즉, 비아(112)의 비아 제2 면(112S2), 절연 층(111)의 절연 층 제2 면(111S2) 및 인터커넥터(300)의 인터커넥터 제2 면(300S2)은 동일 평면 상에 위치할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
이에 따라, 인터커넥터 제2 면(300S2)은 도 7의 인터커넥터 제1 면(300S1)보다 넓을 수 있고, 비아(112)는 보다 넓은 인터커넥터 제2 면(300S2) 상에 형성될 수 있다. 이에 따라, 공정의 오차가 있는 경우라도, 인터커넥터(300)와 비아(112)는 보다 용이하게 연결될 수 있다.
도 9는 도 5의 R3 영역을 확대한 도면이다.
도 9를 참조하면, 비아(162)와 인터커넥터(300)는 서로 접촉할 수 있다. 또한, 비아(162)와 인터커넥터(300)는 물리적 및 전기적으로 연결될 수 있다.
예를 들어, 비아(162)는 인터커넥터 제3 면(300S3) 및 트렌치(161T)를 따라서 형성될 수 있다. 즉, 비아(162)는, 절연 층(161) 및 봉합재(150)에 형성된 트렌치(161T)의 측벽과, 노광에 의해 형성된 트렌치(161T)의 하면을 따라 형성될 수 있다.
비아(162)의 비아 면(162S)은 인터커넥터(300)의 인터커넥터 제3 면(300S3)과 실질적으로 동일할 수 있다. 즉, 비아(162)가 인터커넥터 제3 면(300S3) 상에 형성되므로, 비아(162)와 인터커넥터(300)가 접촉하는 면은 공통적으로 비아 면(162S) 및 인터커넥터 제3 면(300S3)일 수 있다.
비아(162)의 비아 면(162S)과 인터커넥터(300)의 인터커넥터 제3 면(300S3)은 곡면일 수 있다. 즉, 인터커넥터(300)가 금속 볼이기 때문에, 인터커넥터 제3 면(300S3)은 곡면이고, 비아(162)가 인터커넥터 제3 면(300S3) 상에 형성되기 때문에, 비아 면(162S) 또한 곡면일 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
인터커넥터(300)는 금속 볼을 포함하고, 해당 금속 볼은 기존에 완성된 것일 수 있다. 즉, 제1 재배선 층(110)과 제2 재배선 층(160)을 연결하는 인터커넥터(300)를 새롭게 설계하지 않고, 단지 금속 볼을 배치함으로써, 설계 시간 및 설계 비용 없이 제1 재배선 층(110)과 제2 재배선 층(160)을 연결할 수 있다.
또한, 인터커넥터(300)를 가공하지 않고, 인터커넥터(300)의 양측에 비아(112) 및 비아(162)를 형성함으로써 반도체 패키지(100)를 형성하는 시간을 단축시킬 수 있다. 즉, 반도체 패키지(100)의 제조 공정이 개선될 수 있다.
이하, 도 10을 참조하여 코팅 막(310)을 포함하는 반도체 패키지(100a)를 설명한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 인터커넥터(300)는 코팅 막(310)에 의해 코팅될 수 있다. 예를 들어, 코팅 막(310)은 인터커넥터(300)의 표면을 둘러쌀 수 있다. 외부에서 바라보았을 때, 인터커넥터(300)는 코팅 막(310)에 의해 보이지 않을 수도 있다.
코팅 막(310)은 인터커넥터(300)와 다른 재질을 포함할 수 있다. 예를 들어, 인터커넥터(300)가 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 중 하나를 포함하는 경우, 코팅 막(310)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 중 다른 하나를 포함할 수 있다. 예를 들어, 코팅 막(310)은 솔더(solder)를 포함할 수도 있다.
코팅 막(310)은 비아(112) 및 비아(162)와 물리적 및 전기적으로 연결될 수 있다. 예를 들어, 코팅 막(310)의 하측 면은 비아(112)와 연결될 수 있고, 코팅 막(310)의 상측 면은 비아(162)와 연결될 수 있다.
코팅 막(310) 및 인터커넥터(300)는 비아(112) 및 비아(162)와 전기적으로 연결되어 신호를 송수신할 수 있다.
이하, 도 11을 참조하여 전자기파 차폐막(240)을 포함하는 반도체 패키지(100b)를 설명한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 반도체 패키지(100b)는 전자기파 차폐막(240)을 포함할 수 있다. 전자기파 차폐막(240)은 제1 재배선 층(110) 상에 배치될 수 있다. 전자기파 차폐막(240)은 제1 반도체 칩(200)의 측벽 및 상면을 따라 연장될 수 있다. 전자기파 차폐막(240)은 제1 반도체 칩(280)과 이격되어 배치되면서, 제1 반도체 칩(200)을 둘러쌀 수 있다.
전자기파 차폐막(240)은 봉합재(150)에 의해 둘러싸이도록 배치될 수 있다. 예를 들어, 제1 반도체 칩(200) 상에 전자기파 차폐막(240)이 형성된 후에 전자기파 차폐막(240) 상에 봉합재(150)가 형성될 수 있다.
전자기파 차폐막(240)은 제1 반도체 칩(200) 및 인터커넥터(300)와 접촉되지 않도록 배치될 수 있다. 예를 들어, 전자기파 차폐막(240)의 측벽은 제1 반도체 칩(200) 및 인터커넥터(300) 사이에 배치될 수 있다.
전자기파 차폐막(240)은 금속성 물질을 포함할 수 있다. 전자기파 차폐막(240)은 예를 들어, 은(Ag), 알루미늄(Al), 구리(Cu), 백금(Pt), 아연(Zn), 니켈(Ni), 철(Fe) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
전자기파 차폐막(240)은 접지 영역과 접촉하게 하여 제1 반도체 칩(200)의 외부 및 내부로부터의 전자파를 접지 제거함으로써, 전자파로 인한 장해(Electro Magnetic Interference)를 차단할 수 있다. 이로 인해, 전자기파 차폐막(240)은 반도체 패키지(100b)의 파손 및 오작동을 방지하고, 반도체 패키지(100b)의 동작 신뢰성을 확보할 수 있다.
예를 들어, 전자기파 차폐막(240)은 제1 재배선 층(110), 인터커넥터(300), 제2 재배선 층(160) 등으로부터의 전자파를 제거하여, 제1 반도체 칩(200)이 정상적으로 작동하도록 할 수 있다. 또한, 전자기파 차폐막(240)은 제1 반도체 칩(200)으로부터의 전자파를 제거하여, 제1 재배선 층(110), 인터커넥터(300), 및 제2 재배선 층(160)을 통해 전달되는 신호의 안정성을 확보할 수 있다.
이하, 도 12를 참조하여 히트 슬러그(250)를 포함하는 반도체 패키지(100c)를 설명한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9 및 도 11을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 반도체 패키지(100c)는 히트 슬러그(250)를 더 포함할 수 있다. 히트 슬러그(250)는 전자기파 차폐막(240)의 상면에 배치될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고, 히트 슬러그(250)는 전자기파 차폐막(240)의 측면 및 상면을 따라 배치될 수도 있다.
히트 슬러그(250)는 공기보다 열전도율이 큰 물질인 금속을 포함할 수 있다. 예를 들어, 히트 슬러그(250)는 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 텅스텐(W), 크롬(Cr) 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 아연(Zn) 또는 이들의 조합을 포함할 수 있다.
도시되지 않았지만, 히트 슬러그(250)와 전자기파 차폐막(240) 및 제1 반도체 칩(200) 사이에는 열전달 물질(thermal interface material, TIM)이 배치될 수 있다. 열전달 물질은 예를 들어, 은(Ag), 알루미늄(Al), 구리(Cu), 백금(Pt), 아연(Zn), 니켈(Ni), 철(Fe) 중에서 선택되는 적어도 하나의 금속 물질 또는 상기 금속 물질들의 합금일 수 있으나, 이에 제한되는 것은 아니다.
히트 슬러그(250)는 제1 반도체 칩(200) 및 전자기파 차폐막(240)의 상부에 배치되어, 제1 반도체 칩(200)으로부터 발생하는 열을 배출할 수 있다.
이하, 도 13을 참조하여 봉합재(150)가 인터커넥터(300) 및 제1 반도체 칩(200)의 상측 면을 덮지 않는 반도체 패키지(100d)를 설명한다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 제1 반도체 칩(200)의 상면(200S) 및 인터커넥터(300)의 상면(300S4)은 봉합재(150)의 상면에 노출될 수 있다. 예를 들어, 봉합재(150)는 인터커넥터(300)의 상측의 일부를 덮지 않을 수 있다. 예를 들어, 봉합재(150)는 제1 반도체 칩(200)의 상측의 일부를 덮지 않을 수 있다. 또한, 봉합재(150)는 제1 반도체 칩(200)의 측벽만을 덮을 수 있다.
제2 재배선 층(160)은 제1 반도체 칩(200)의 상면(200S) 및 인터커넥터(300)의 상면(300S4) 상에 배치될 수 있다. 즉, 제1 반도체 칩(200)의 상면(200S) 및 인터커넥터(300)의 상면(300S4)은 제2 재배선 층(160)과 접촉할 수 있다. 즉, 제2 재배선 층(160)의 하면은 봉합재(150)의 제2 면(150b), 제1 반도체 칩(200)의 상면(200S) 및 인터커넥터(300)의 상면(300S4)과 접촉할 수 있다. 이에 따라, 비아(162)를 형성하기 위해 절연 층(161)만을 식각하고, 봉합재(150)를 식각하지 않을 수 있다.
인터커넥터(300)의 제1 직경(D1'), 제1 반도체 칩(200)의 제1 두께(W1') 및 봉합재(150)의 제4 두께(W4')는 실질적으로 동일할 수 있다.
이하, 도 14 및 도 15를 참조하여 반도체 패키지(400)가 실장된 반도체 패키지(100e)를 설명한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 15는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 반도체 패키지(100e)는 반도체 패키지(400)를 더 포함할 수 있다. 예를 들어, 반도체 패키지(400)는 접속 단자(190) 상에 배치될 수 있다. 즉, 반도체 패키지(400)는 제2 재배선 층(160) 상에 배치될 수 있다.
반도체 패키지(400)는 제2 반도체 칩 및 접속 패드(410)를 포함할 수 있다. 제2 반도체 칩은 반도체 패키지(400) 내에 실장될 수 있다. 예를 들어, 제2 반도체 칩은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 또는 RRAM(Resistive RAM)과 같은 비휘발성 메모리 칩을 포함할 수 있다.
제2 반도체 칩은 접속 패드(410)를 통해 접속 단자(190)와 전기적으로 연결될 수 있다. 접속 패드(410)는 접속 단자(190)와 물리적 및 전기적으로 연결될 수 있다. 반도체 패키지(400)는 접속 단자(190), 제2 재배선 층(160), 인터커넥터(300) 및 제1 재배선 층(110)을 통해 제1 반도체 칩(200)과 전기적으로 연결될 수 있다. 제1 반도체 칩(200)과 제2 반도체 칩은 상기 전기적 경로를 통해 신호를 송수신할 수 있다.
반도체 패키지(100e)는 반도체 패키지 상에 반도체 패키지(400)가 실장된 POP(package on packge)일 수 있다. 제1 반도체 칩(200)의 접속 패드(220)가 제1 재배선 층(110), 인터커넥터(300) 및 제2 재배선 층(160)을 통해 재배선되고, 제2 반도체 칩과 연결됨에 따라, 반도체 패키지(100e)는 같은 면적에서 더 많은 반도체 칩을 실장할 수 있다.
도 15를 참조하면, 반도체 패키지(100f)는 히트 슬러그(420)를 더 포함할 수 있다. 히트 슬러그(420)는 반도체 패키지(400)의 상면에 배치될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고, 히트 슬러그(420)는 반도체 패키지(400)의 측면 및 상면을 따라 배치될 수도 있다.
히트 슬러그(420)는 공기보다 열전도율이 큰 물질인 금속을 포함할 수 있다. 예를 들어, 히트 슬러그(420)는 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 텅스텐(W), 크롬(Cr) 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 아연(Zn) 또는 이들의 조합을 포함할 수 있다.
도시되지 않았지만, 히트 슬러그(420)와 반도체 패키지(400) 사이에는 열전달 물질(thermal interface material, TIM)이 배치될 수 있다. 열전달 물질은 예를 들어, 은(Ag), 알루미늄(Al), 구리(Cu), 백금(Pt), 아연(Zn), 니켈(Ni), 철(Fe) 중에서 선택되는 적어도 하나의 금속 물질 또는 상기 금속 물질들의 합금일 수 있으나, 이에 제한되는 것은 아니다.
히트 슬러그(420)는 반도체 패키지(400)의 상부에 배치되어, 제2 반도체 칩으로부터 발생하는 열을 배출할 수 있다.
이하, 도 16 내지 도 28을 참조하여, 반도체 패키지(100e)의 제조 방법을 설명한다.
도 16 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 16 및 도 17을 참조하면, 메탈 프레임(500) 및 접착 필름(510)이 준비될 수 있다. 메탈 프레임(500)은 제3 방향(Z)으로의 두께를 갖고, 제1 방향(X) 및 제2 방향(Y)으로 연장되고, 중앙에 홀을 갖는 프레임일 수 있다. 메탈 프레임(500)은 금속 물질을 포함할 수 있다.
접착 필름(510)은 테이프 등을 포함할 수 있다. 예를 들어, 접착 필름(510)은 자외선에 의해 부착력이 약화되는 자외선 경화성 접착 테이프, 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프 등을 포함할 수 있다. 접착 필름(510)은 제1 방향(X) 및 제2 방향(Y)으로, 평면에 연장될 수 있다.
메탈 프레임(500)은 접착 필름(510)에 부착될 수 있다. 메탈 프레임(500)이 접착 필름(510) 상에 배치됨에 따라, 메탈 프레임(500)의 내부와 접착 필름(510) 상의 영역이 홀(510H)으로 정의될 수 있다.
도 18을 참조하면, 메탈 프레임(500)이 둘러싸는 홀(510H)에 인터커넥터(300) 및 제1 반도체 칩(200)이 배치될 수 있다. 예를 들어, 제1 반도체 칩(200)은 접착 필름(510)의 중앙부 상에 배치되어 접착될 수 있다. 예를 들어, 복수의 인터커넥터(300)는 제1 반도체 칩(200)을 둘러싸도록 배치될 수 있고, 접착 필름(510) 상에 접착될 수 있다. 메탈 프레임(500)과 인터커넥터(300)는 일정한 간격을 갖고 이격될 수 있다. 또한, 인터커넥터(300)와 제1 반도체 칩(200)은 일정한 간격을 갖고 이격될 수 있다.
인터커넥터(300)의 하면(300S5)은 접착 필름(510)에 접착될 수 있고, 제1 반도체 칩(200)의 접속 패드(220)는 접착 필름(510)에 접착될 수 있다.
도 19를 참조하면, 봉합재(150)는 제1 반도체 칩(200) 및 인터커넥터(300)를 봉합할 수 있다. 봉합재(150)는 제1 반도체 칩(200) 및 인터커넥터(300)의 적어도 일부를 봉합하고, 홀(510H)을 채울 수 있다. 예를 들어, 봉합재(150)는 메탈 프레임(500)과 접착 필름(510)에 의해 정의된 영역을 모두 채울 수 있다. 또한, 봉합재(150)는 메탈 프레임(500)까지 모두 덮을 수도 있다.
봉합재(150)에 의하여, 제1 반도체 칩(200) 및 인터커넥터(300)는 봉합재(150)에 의해 덮혀질 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고, 봉합재(150)는 제1 반도체 칩(200) 및 인터커넥터(300)의 일부를 덮지 않을 수 있다.
봉합재(150) 상에 제1 캐리어(520)를 부착할 수 있다. 예를 들어, 제1 캐리어(520)는 절연 기판을 포함할 수 있다. 제1 캐리어(520)는 봉합재(150)의 상면에 부착되어 공정을 진행시킬 수 있다.
도 20을 참조하면, 접착 필름(510)은 박리될 수 잇다. 즉, 접착 필름(510)은 접착된 제1 반도체 칩(200), 인터커넥터(300) 및 메탈 프레임(500)으로부터 박리될 수 있다.
예를 들어, 접착 필름(510)이 열처리 경화성 접착 테이프인 경우, 접착 필름(510)은 열처리되어 부착력을 약화시킨 이후에 박리될 수 있다. 예를 들어, 접착 필름(510)이 자외선 경화성 접착 테이프인 경우, 접착 필름(510)은 자외선이 조사되어 부착력을 약화시킨 이후에 박리될 수 있다.
도 21을 참조하면, 접착 필름(510)을 제거한 제1 반도체 칩(200), 인터커넥터(300) 및 봉합재(150) 상에 절연 층(111), 비아(112) 및 라인 배선(113)이 형성될 수 있다.
접속 패드(220)를 재배선하기 위해, 제1 반도체 칩(200) 상에 절연 층(111), 비아(112) 및 라인 배선(113)이 형성될 수 있다. 또한, 인터커넥터(300) 상에 절연 층(111), 비아(112) 및 라인 배선(113)이 형성될 수 있다.
절연 층(111)은 감광성 절연 수지(PID)와 같은 절연 물질일 수 있다. 절연 층(111)이 형성되고 접속 패드(220) 및 인터커넥터(300)를 오픈시키는 트렌치(111T)가 형성될 수 있다. 비아(112)는 트렌치(111T)를 채움으로써 형성될 수 있고, 라인 배선(113)은 비아(112) 및 절연 층(111) 상에 형성될 수 있다.
도 22를 참조하면, 절연 층(111), 비아(112) 및 라인 배선(113) 상에 절연 층(114), 비아(115) 및 라인 배선(116)이 형성될 수 있다. 절연 층(114), 비아(115) 및 라인 배선(116)은 절연 층(111), 비아(112) 및 라인 배선(113)과 같은 방법으로 형성될 수 있다. 이를 통해, 절연 층(111), 비아(112), 라인 배선(113), 절연 층(114), 비아(115) 및 라인 배선(116)을 포함하는 제1 재배선 층(110)은 접속 패드(220) 및 인터커넥터(300)를 재배선할 수 있다.
패시베이션 층(120)이 제1 재배선 층(110) 상에 형성될 수 있다. 패시베이션 층(120)은 제1 재배선 층(110)을 보호할 수 있다.
패시베이션 층(120)에 개구부(131)가 형성되어, 라인 배선(116)이 오픈될 수 있다. 오픈된 라인 배선(116) 및 패시베이션 층(120) 상에 언더범프 금속 층(130)이 형성될 수 있다.
이 때, 제1 재배선 층(110), 패시베이션 층(120) 및 언더범프 금속 층(130)이 형성되는 영역은, 제1 반도체 칩(200)의 접속 패드(220)가 배치되는 영역보다 넓을 수 있다. 즉, 제1 반도체 칩(200)의 접속 패드(220)는 제1 재배선 층(110)을 통해 더 넓은 영역으로 재배선될 수 있다.
도 23을 참조하면, 제1 캐리어(520)는 박리될 수 잇다. 즉, 제1 캐리어(520)는 접착된 봉합재(150)로부터 박리될 수 있다. 그 후, 제2 캐리어(530)는 제1 재배선 층(110), 패시베이션 층(120) 및 언더범프 금속 층(130) 하부에 부착될 수 있다. 예를 들어, 제2 캐리어(530)는 절연 기판을 포함할 수 있다. 제2 캐리어(530)는 패시베이션 층(120) 및 언더범프 금속 층(130)의 하면에 부착되어 공정을 진행시킬 수 있다.
도 24를 참조하면, 봉합재(150) 상에 절연 층(161), 비아(162) 및 라인 배선(163)이 형성될 수 있다. 절연 층(161)은 봉합재(150)를 덮도록 형성될 수 있다. 즉, 절연 층(161)은 봉합재(150), 제1 반도체 칩(200) 및 인터커넥터(300)를 덮을 수 있다.
절연 층(161)을 관통하고, 봉합재(150)를 뚫어 인터커넥터(300)의 상면까지 연장되는 트렌치(161T)가 형성될 수 있다. 트렌치(161T)의 측벽은 절연 층(161) 및 봉합재(150)를 포할할 수 있고, 트렌치(161T)의 하면은 인터커넥터(300)를 포함할 수 있다. 트렌치(161T)는 인터커넥터(300)를 오픈시킬 수 있다.
비아(162)는 트렌치(161T)를 채우도록 형성될 수 있다. 비아(162)는 인터커넥터(300)와 접촉할 수 있다. 비아(162)의 일부분은 절연 층(161) 내에 형성되고, 비아(162)의 다른 일부분은 봉합재(150) 내에 형성될 수 있다. 비아(162)는 인터커넥터(300)와 라인 배선(163)을 물리적 및 전기적으로 연결시킬 수 있다. 라인 배선(163)은 비아(162) 및 절연 층(161) 상에 형성될 수 있다.
도 25를 참조하면, 절연 층(161), 비아(162) 및 라인 배선(163) 상에 절연 층(164), 비아(165) 및 라인 배선(166)이 형성될 수 있다. 절연 층(164), 비아(165) 및 라인 배선(166)은 절연 층(161), 비아(162) 및 라인 배선(163)과 같은 방법으로 형성될 수 있다. 이를 통해, 절연 층(161), 비아(162), 라인 배선(163), 절연 층(164), 비아(165) 및 라인 배선(166)을 포함하는 제2 재배선 층(160)은 접속 패드(220) 및 인터커넥터(300)를 재배선할 수 있다.
패시베이션 층(170)이 제2 재배선 층(160) 상에 형성될 수 있다. 패시베이션 층(170)은 제2 재배선 층(160)을 보호할 수 있다.
패시베이션 층(170)에 개구부가 형성되어, 라인 배선(166)이 오픈될 수 있다. 오픈된 라인 배선(166) 및 패시베이션 층(170) 상에 언더범프 금속 층(180)이 형성될 수 있다. 언더범프 금속 층(180) 상에 접속 단자(190)가 연결될 수 있다.
도 26을 참조하면, 제2 캐리어(530)는 박리될 수 잇다. 즉, 제2 캐리어(530)는 접착된 패시베이션 층(120) 및 언더범프 금속 층(180)으로부터 박리될 수 있다.
언더범프 금속 층(180) 상에 접속 단자(140)가 연결될 수 있다. 이 때, 복수의 접속 단자(140) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치될 수 있다. 이에 따라, 반도체 패키지(100e)는 팬-아웃 반도체 패키지일 수 있다.
도 27을 참조하면, 메탈 프레임(500)과 메탈 프레임(500)의 영역에 해당되는 반도체 패키지(100e)는 제거될 수 있따. 즉, 메탈 프레임(500)과 메탈 프레임(500)의 영역에 해당되는 반도체 패키지(100e)는 쏘잉(sawing)될 수 있다. 이를 통해 반도체 패키지(100e)는 싱귤레이션(singulation)될 수 있다.
이 경우, 메탈 프레임(500)과 최외곽에 배치되는 인터커넥터(300) 및 접속 단자(140) 사이의 간격이 작음에 따라, 쏘잉되는 반도체 패키지(100e)의 양이 줄어들 수 있다.
도 28을 참조하면, 접속 단자(190) 상에 반도체 패키지(400)가 마운트될 수 있다. 즉, 반도체 패키지(400)의 접속 패드(410)는 접속 단자(190)와 연결될 수 있다. 반도체 패키지(400)는 제1 반도체 칩(200)과 다른 제2 반도체 칩을 포함할 수 있고, 제1 반도체 칩(200)과 제2 반도체 칩은 제1 재배선 층(110), 인터커넥터(300) 및 제2 재배선 층(160)을 통해 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 장치 10: 호스트
100: 반도체 패키지 110: 제1 재배선 층
120: 패시베이션 층 130: 언더범프 금속 층
140: 접속 단자 150: 봉합재
160: 제2 재배선 층 170: 패시베이션 층
180: 언더범프 금속 층 190: 접속 단자
200: 제1 반도체 칩 300: 인터커넥터
400: 반도체 패키지

Claims (10)

  1. 제1 재배선 층;
    상기 제1 재배선 층 상에 배치되는 제1 반도체 칩;
    상기 제1 재배선 층 상에 상기 제1 반도체 칩과 이격되어 배치되는 인터커넥터(interconnector);
    상기 인터커넥터를 덮고, 상기 제1 반도체 칩의 측면을 덮는 몰드 층(molded layer); 및
    상기 몰드 층 상에 배치된 제2 재배선 층을 포함하고,
    상기 인터커넥터는 금속 볼(metal ball)을 포함하고, 상기 제1 재배선 층과 전기적으로 연결되고,
    상기 제2 재배선 층은 제1 라인 배선 및 상기 제1 라인 배선과 전기적으로 연결된 제1 비아를 포함하고,
    상기 제1 비아는 상기 인터커넥터와 연결되고,
    상기 제1 비아의 일부는 상기 몰드 층 내에 배치되는 팬-아웃 반도체 패키지(fan-out semiconductor package).
  2. 제 1항에 있어서,
    상기 제1 재배선 층은 절연층, 제2 라인 배선, 및 상기 절연층을 관통하여 상기 제2 라인 배선과 전기적으로 연결된 제2 비아를 포함하고,
    상기 제2 비아는 상기 인터커넥터와 연결된 팬-아웃 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제2 비아와 상기 인터커넥터가 접촉하는 면은 곡면인 팬-아웃 반도체 패키지.
  4. 제 2항에 있어서,
    상기 제2 비아와 상기 인터커넥터가 접촉하는 면과, 상기 절연층과 상기 인터커넥터가 접촉하는 면은 동일 평면에 위치한 팬-아웃 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 비아와 상기 인터커넥터가 접촉하는 면은 곡면인 팬-아웃 반도체 패키지.
  6. 제 1항에 있어서,
    상기 인터커넥터의 직경(diameter)은, 상기 몰드 층의 두께보다 작은 팬-아웃 반도체 패키지.
  7. 제 6항에 있어서,
    상기 제1 비아의 두께와 상기 인터커넥터의 직경의 합은, 상기 몰드 층의 두께보다 큰 팬-아웃 반도체 패키지.
  8. 제 1항에 있어서,
    상기-팬 아웃 반도체 패키지는, 팬-아웃 패널 레벨 패키지(fan-out panel level package)인 팬-아웃 반도체 패키지.
  9. 서로 대향되는 제1 면 및 제2 면을 포함하는 몰드 층;
    상기 몰드 층 내에 배치되고, 금속볼을 포함하는 인터커넥터;
    상기 몰드 층 내에 배치되고, 상기 인터커넥터로부터 이격된 반도체 칩;
    상기 몰드 층의 제1 면 상에 배치되는 제1 라인 배선과 제1 비아를 포함하는 제1 재배선층; 및
    상기 몰드 층의 제2 면 상에 배치되고, 제2 라인 배선과 제2 비아를 포함하는 제2 재배선층을 포함하고,
    상기 인터커넥터는 상기 제1 비아와 상기 제2 비아 사이에 배치되고, 상기 제1 비아 및 상기 제2 비아와 연결되는 팬-아웃 반도체 패키지.
  10. 제1 라인 배선 및 상기 제1 라인 배선과 연결된 제1 비아를 포함하는 제1 재배선 층;
    상기 제1 재배선 층 상에 배치되는 제1 반도체 칩;
    상기 제1 재배선 층 상에 상기 제1 반도체 칩과 이격되어 배치되는 인터커넥터;
    상기 인터커넥터를 덮고, 상기 제1 반도체 칩의 측면을 덮는 몰드 층;
    상기 몰드 층 상에 배치되고, 제2 라인 배선 및 상기 제2 라인 배선과 연결된 제2 비아를 포함하는 제2 재배선 층; 및
    상기 제2 재배선 층 상에 배치되고 상기 제2 라인 배선과 연결된, 제2 반도체 칩을 포함하는 반도체 패키지를 포함하고,
    상기 인터커넥터는 금속 볼을 포함하고,
    상기 제1 비아는 상기 인터커넥터에 접촉되고,
    상기 제2 비아는 상기 인터커넥터에 접촉되고,
    상기 제2 비아의 일부는 상기 몰드 층 내에 배치되고,
    상기 제1 반도체 칩은 상기 제1 라인 배선, 상기 제1 비아, 상기 인터커넥터, 상기 제2 비아 및 상기 제2 라인 배선을 통해 상기 제2 반도체 칩과 전기적으로 연결된 팬-아웃 반도체 패키지.
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