JP2010027948A - キャパシタ、キャパシタ内蔵基板及びキャパシタの製造方法 - Google Patents

Abstract

【課題】配線基板に埋め込み実装したときに層間絶縁樹脂との密着性を高め、実装信頼性の向上に寄与すること。
【解決手段】キャパシタ１０は、誘電体層１１を挟んで一方の面に下部電極（第１の導体膜１４）が形成され、他方の面に上部電極（第２の導体膜１５）が形成された構造を有する。第１の導体膜１４は、誘電体層１１に接する側のニッケル（Ｎｉ）層１２とこのＮｉ層上に形成された銅（Ｃｕ）層１３とからなる。第２の導体膜１５は、単一のＣｕ層からなり、又は、誘電体層１１に接する側のＮｉ層とこのＮｉ層上に形成されたＣｕ層とからなる。好適には、Ｃｕ層１３，１５の表面が粗化されている。さらに、両面を絶縁樹脂層１６，１７で被覆した構造のキャパシタ１０ａとしてもよい。
【選択図】図１

Description

本発明は、配線基板内の層間絶縁樹脂層に埋め込み実装されるキャパシタ、該キャパシタを内蔵したキャパシタ内蔵基板、及び該キャパシタの製造方法に関する。

本発明に係るキャパシタ内蔵基板は、好適には、高速のスイッチング動作が要求される半導体素子（チップ）等の電子部品を搭載する配線基板もしくは回路モジュールのベース基板として用いられる。

ここに、配線基板等は、半導体素子（チップ）等を搭載するパッケージとしての機能を果たす意味で、以下の記述では便宜上、「半導体パッケージ」ともいう。

配線の微細化及び高密度化が要求される半導体パッケージにおいては、各配線パターンが互いに近接しているため、配線間でクロストークノイズが生じたり、また電源ライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される半導体素子等の電子部品を搭載する半導体パッケージでは、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン／オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。

そこで、電源電圧を安定させ、スイッチングノイズ等を低減させる目的で、半導体パッケージにキャパシタ機能を内蔵させて電源ライン等を「デカップリング」することが行われている。特に、最近の携帯端末やモバイル機器等の電子機器においては、その小型化及び薄型化に伴い、受動部品の基板にキャパシタを内蔵する技術が実用化されている。このように基板内に埋め込み実装されるキャパシタは、高誘電率材料からなる誘電体層を挟んでその上下にキャパシタの上部電極及び下部電極を構成する各導体層が形成された構造を有している。

かかるキャパシタの従来形の一例として、下部電極をニッケル（Ｎｉ）で形成したものがある。これは、Ｎｉ層（下部電極）上に誘電体層を塗布法、スパッタリング等により成膜し、８００〜１０００℃の温度で焼成した後、誘電体層上に銅（Ｃｕ）の導体層（上部電極）を形成したものである。

かかる従来技術に関連する技術としては、例えば、特許文献１に記載されるように、上部電極（第１導電層）と下部電極（第２導電層）との間に誘電層を備えるプリント配線板のキャパシタ層形成材において、第２導電層を、銅層の表面に純ニッケル層とニッケル−リン合金層とが順次積層された層構成、もしくは銅層の表面にニッケル−リン合金層と純ニッケル層とニッケル−リン合金層とが順次積層された構造としたものがある。また、特許文献２に記載されるように、下部電極（第２導電層）をニッケル層又はニッケル合金層で構成したものがある。
特開２００６−８０４０１号公報 特開２００６−１３５０３６号公報

上述したように従来の技術では、電子機器の小型化等に伴い、またデカップリング効果を有効に機能させる目的から、半導体パッケージ（配線基板）にキャパシタ機能を内蔵する技術が実用化されている。この場合、キャパシタは配線基板内の層間絶縁樹脂層に埋め込み実装され、このキャパシタの下部電極及び上部電極は、その層間絶縁樹脂層に適宜形成されたビア（導体）を介してその上下の各配線層にそれぞれ接続されることになる。従って、上述したような層構造からなるキャパシタを配線基板内（層間絶縁樹脂層）に埋め込むと、各導体層（Ｎｉ層、Ｃｕ層）は層間絶縁樹脂層に直接接触することになる。

この場合、上部電極を構成する銅（Ｃｕ）層については、層間絶縁樹脂（エポキシ系樹脂等）との密着性は比較的良好であるが、下部電極を構成するニッケル（Ｎｉ）層については、樹脂との密着性が弱く、剥離し易いといった問題があった。これは、当該キャパシタの配線基板内での実装信頼性の低下につながる。

また、下部電極のニッケル（Ｎｉ）層をパターニングする際に、一般的な配線基板のプロセスで用いられているドライフィルムレジスト（ＤＦＲ）を使用すると、Ｎｉ層とＤＦＲ樹脂との密着性が悪いため、ＤＦＲの開口部付近においてＮｉ層がオーバーエッチングされ易く、場合によっては、電極パターンが剥がれてしまうといった問題もあった。つまり、Ｎｉ層をサブトラクティブ法により形成したときに、そのＮｉ層を精度良くエッチングすることができないといった課題があった。

本発明は、かかる従来技術における課題に鑑み創作されたもので、配線基板に埋め込み実装したときに層間絶縁樹脂との密着性を高め、実装信頼性の向上に寄与することができるキャパシタ、キャパシタ内蔵基板及びキャパシタの製造方法を提供することを目的とする。

さらに本発明は、下部電極（Ｎｉ層）を形成する際のパターニング材としてドライフィルムレジスト樹脂を使用した場合に、当該電極を実質的にオーバーエッチングすることなく精度良くエッチングすることができるキャパシタの製造方法を提供することを目的とする。

上記の従来技術の課題を解決するため、本発明の一形態によれば、誘電体層を挟んで一方の面に下部電極を構成する第１の導体膜が形成され、他方の面に上部電極を構成する第２の導体膜が形成された構造を有し、前記第１の導体膜は、前記誘電体層に接する側のニッケル層と該ニッケル層上に形成された銅層とからなり、前記第２の導体膜は単一の銅層からなることを特徴とするキャパシタが提供される。

この形態に係るキャパシタの構成によれば、下部電極を構成するニッケル（Ｎｉ）層の表面（誘電体層に接する側と反対側の面）に、樹脂との密着性が比較的良好な銅（Ｃｕ）層が形成されているので、当該キャパシタを配線基板内（層間絶縁樹脂層）に埋め込み実装したときに、このＣｕ層が層間絶縁樹脂層に直接接触することになる。これにより、従来のようにＮｉ層が層間絶縁樹脂層に直接接触する場合と比べて、層間絶縁樹脂との密着性を改善することができる。

つまり、下部電極（Ｎｉ層／Ｃｕ層）と層間絶縁樹脂層との密着度が高められるので、従来技術に見られたようなＮｉ層（下部電極）の剥離といった不都合は解消され、当該キャパシタの配線基板内での実装信頼性の向上に寄与することができる。

また、上記の形態に係るキャパシタにおいて、前記第１の導体膜のＣｕ層及び前記第２の導体膜のＣｕ層は、各々の表面が粗化されているのが好ましい。この構成によれば、当該キャパシタを配線基板内の層間絶縁樹脂層に埋め込み実装したときに、各Ｃｕ層に接する樹脂との密着性を更に高めることができる。

また、本発明の他の形態によれば、上記の形態に係るキャパシタが層間絶縁樹脂層内に設けられ、該キャパシタの上部電極及び下部電極が、それぞれ最外層の配線層に画定された異なるパッド部に電気的に接続されていることを特徴とするキャパシタ内蔵基板が提供される。

また、本発明の更に他の形態によれば、上記の形態に係るキャパシタを製造する方法が提供される。その一形態としての製造方法は、ニッケル層と所要の厚さの誘電体層とシード層とが積層されてなるベース部材を用意する工程と、前記シード層を利用して電解めっきにより所要の厚さの第１の銅層を形成し、該第１の銅層を所要の形状にエッチングして上部電極を形成する工程と、前記ニッケル層を所要の厚さに薄化する工程と、該薄化されたニッケル層上に、電解めっきにより所要の厚さの第２の銅層を形成する工程と、前記第２の銅層上にエッチング用のドライフィルムレジストを形成し、該ドライフィルムレジストを所要の下部電極の形状にパターニングする工程と、該パターニングされたレジストをマスクにしてエッチングにより、前記第２の銅層の露出している部分及びその直下のニッケル層の部分を一括除去する工程と、前記パターニングされたレジストを除去する工程とを含むことを特徴とする。

この形態に係るキャパシタの製造方法によれば、上記の形態に係るキャパシタで得られた効果に加え、さらに以下の利点が得られる。すなわち、下部電極をパターニングする際に、従来のようにＮｉ層に対して直接ドライフィルムレジスト（ＤＦＲ）樹脂を用いてパターニングを行うのではなく、薄化されたＮｉ層上に第２のＣｕ層を形成後、このＣｕ層に対してＤＦＲ樹脂を用いてパターニングを行い、このパターニングされた樹脂層をマスクにして第２のＣｕ層の露出している部分及びその直下のＮｉ層の部分を一括エッチングしているので、下部電極を実質的にオーバーエッチングすることなく精度良くエッチングすることができる。

本発明に係るキャパシタ、キャパシタ内蔵基板及びキャパシタの製造方法の他の構成上の特徴及びそれに基づく有利な利点等については、以下に記述する発明の実施の形態を参照しながら説明する。

以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。

図１は本発明の一実施形態に係る基板内蔵用のキャパシタの構成を断面図の形態で示したものである。図中、（ａ）はそのキャパシタの基本構造、（ｂ）はキャパシタの誘電体層の劣化対策を意図した構造をそれぞれ示している。本実施形態に係るキャパシタは、後述するように配線基板内の層間絶縁樹脂層に埋め込み実装されて用いられる。

図１（ａ）に示すキャパシタ１０は、誘電体層１１を挟んで一方の面（図示の例では下側の面）に下部電極を構成する導体膜１４が形成され、他方の面（上側の面）に上部電極を構成する導体膜１５が形成された構造を有している。下部電極（導体膜１４）は、図示のように内側（誘電体層１１に接する側）の導体層１２と、外側（キャパシタ１０の実装時に配線基板内の層間絶縁樹脂層に接する側）の導体層１３とが積層された２層構造からなっている。この導体膜１４の内側の導体層１２はニッケル（Ｎｉ）からなり、外側の導体層１３は銅（Ｃｕ）からなっている。この外側のＣｕ層１３は、本発明を特徴付ける密着層として機能する。また、上部電極（導体膜１５）は単一のＣｕ層からなっている。

この基本構造のキャパシタ１０は、誘電体層１１を挟んでその両面に各電極１４，１５がそれぞれ所要の形状にパターニング形成されたシート状の形態を有している。このシート状のキャパシタ１０は、その完成後に所要の大きさに分割（ダイシング）され、その分割された個々のキャパシタ１０が基板内に実装されるようになっている。

一方、図１（ｂ）に示すキャパシタ１０ａは、図１（ａ）の基本構造のキャパシタ１０に対し、さらにその両面を絶縁樹脂層１６，１７で被覆した構造を有している。このキャパシタ１０ａも同様にシート状の形態を有し、完成後に所要の大きさにダイシングされて基板内に実装される。図１（ａ）の基本構造のように誘電体層１１が露出していると、ダイシング処理の際にその影響を受けて誘電体層１１が特性劣化する可能性も想定され、かかる不都合に対処するために両面を絶縁樹脂層１６，１７で被覆している。

本実施形態に係る基板内蔵用のキャパシタ１０（１０ａ）を構成する各部材の材料の厚さや形態等については、以下に記述するプロセスの各工程において適宜説明する。

以下、本実施形態のキャパシタ１０（１０ａ）を製造する方法について、その製造工程の一例を示す図２〜図４を参照しながら説明する。

先ず最初の工程では（図２（ａ）参照）、キャパシタ１０（１０ａ）を形成するためのシート状のベース部材２０を用意する。このベース部材２０は、図示のように３層構造からなり、厚さ５０μｍ程度のニッケル（Ｎｉ）箔１２ａと、厚さ４５０ｎｍ程度のＢＳＴ（BaSrTi0３：チタン酸バリウムストロンチウム）膜１１と、厚さ２μｍ程度の銅（Ｃｕ）の薄膜１５ａとが積層されて構成されている。Ｎｉ箔１２ａはキャパシタ１０（１０ａ）の下部電極１４を形成するための導体層１２に相当し、ＢＳＴ膜１１はキャパシタの誘電体層を構成し、Ｃｕ薄膜１５ａは電解めっきを行う際のシード層（給電層）として機能する。ベース部材２０は、Ｎｉ箔１２ａ上に高誘電率材料（ＢＳＴ）を塗布法、ＭＯＣＶＤ（有機金属ＣＶＤ）法、スパッタリング等により成膜し、８００〜１０００℃の温度で焼成した後、ＢＳＴ膜１１上に銅（Ｃｕ）をスパッタリングにより堆積させることで（Ｃｕ薄膜１５ａの形成）、形成することができる。

次の工程では（図２（ｂ）参照）、ベース部材２０のＣｕ薄膜１５ａ上に、このＣｕ薄膜１５ａを給電層として用いた電解銅（Ｃｕ）めっきにより、厚さ２０μｍ程度のＣｕ層１５ｂを形成する。このＣｕ層１５ｂは、キャパシタ１０（１０ａ）の上部電極１５を形成するための導体層（膜）に相当する。

次の工程では（図２（ｃ）参照）、両面（Ｃｕ層１５ｂが形成されている側の面とＮｉ箔１２ａが形成されている側の面）にそれぞれパターニング材料を使用してエッチングレジストを形成し、Ｃｕ層１５ｂが形成されている側のエッチングレジストの所要の箇所を開口する（開口部ＯＰ１を備えたレジスト層Ｒ１、及びレジスト層Ｒ２の形成）。レジスト層Ｒ１の開口部ＯＰ１は、形成すべき上部電極１５の所要のパターンの形状に従ってパターニング形成される。パターニング材料としては、感光性のドライフィルムが用いられる。

具体的には、先ず両面を洗浄した後、Ｃｕ層１５ｂ、Ｎｉ箔１２ａの各表面にドライフィルム（厚さ４０〜５０μｍ程度）を熱圧着により貼り付け（ラミネーション）、Ｃｕ層１５ｂが形成されている側のドライフィルムに対し、所要のパターンの形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施して硬化させ、さらに所定の現像液（ネガ型の場合は有機溶剤を含む現像液、ポジ型の場合はアルカリ系の現像液）を用いて当該部分をエッチング除去し（開口部ＯＰ１の形成）、所要の上部電極１５の形状に応じたレジスト層Ｒ１を形成する。Ｎｉ箔１２ａが形成されている側のドライフィルムに対しては、露光・現像を行わずにそのままレジスト層Ｒ２とする。

次の工程では（図２（ｄ）参照）、そのパターニングされたレジスト層Ｒ１をマスクにして、塩化第二銅水溶液もしくは塩化第二鉄水溶液を用いたウエットエッチングにより、Ｃｕ層１５ｂの露出している部分を除去する（上部電極１５の形成）。このとき、ＢＳＴ膜（誘電体層）１１を挟んでＣｕ層（上部電極）１５と反対側に形成されているＮｉ箔１２ａは、ドライフィルム（レジスト層Ｒ２）によって保護されている。

次の工程では（図３（ａ）参照）、エッチングレジストとして使用したドライフィルム（図２（ｄ）のレジスト層Ｒ１，Ｒ２）を、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去する。この段階で、ＢＳＴ膜（誘電体層）１１を挟んで一方の面にＣｕ層（上部電極）１５が露出し、他方の面にＮｉ箔１２ａが露出した構造体が出来上がる。

次の工程では（図３（ｂ）参照）、露出しているＮｉ箔１２ａ（厚さ５０μｍ程度）を厚さ２０μｍ程度になるまで薄化する（Ｎｉ箔１２ｂ）。この薄化に先立ち、所要の形状にパターニングされたＣｕ層（上部電極１５）が形成されている側の面に、このＣｕ層を覆ってエッチングレジストとしてのドライフィルム（レジスト層Ｒ３）を熱圧着により貼り付けておく（ラミネーション）。そして、このドライフィルム（レジスト層Ｒ３）によってＣｕ層（上部電極１５）を保護しながら、塩化第二銅水溶液もしくは塩化第二鉄水溶液を用いたウエットエッチングにより、露出しているＮｉ箔１２ａを所要の厚さになるまで薄化（エッチング）して、Ｎｉ箔１２ｂを残す。ここで行うＮｉ箔１２ａのエッチングは、所要の厚さに薄化する目的以外に、レジスト層Ｒ２（図２（ｄ））の除去後にＮｉ箔１２ａの表面に自然形成される酸化膜を除去する（つまり、その表面を完全な金属面とする）ことも意図している。

次の工程では（図３（ｃ）参照）、薄化されたＮｉ箔１２ｂ上に、このＮｉ箔１２ｂを給電層として用いた電解銅（Ｃｕ）めっきにより、厚さ５μｍ程度以下のＣｕ層１３ａを形成する。このＣｕ層１３ａは、キャパシタ１０（１０ａ）の下部電極１４の一部を構成し、後述するように密着層として機能する。

次の工程では（図３（ｄ）参照）、Ｃｕ層１３ａが形成されている側の面にパターニング材料を使用してエッチングレジストを形成し、その所要の箇所を開口する（開口部ＯＰ２を備えたレジスト層Ｒ４の形成）。レジスト層Ｒ４の開口部ＯＰ２は、形成すべき下部電極１４の所要のパターンの形状に従ってパターニング形成される。パターニング材料としては、感光性のドライフィルムが用いられる。図２（ｃ）の工程で行った処理と同様にして、所要の厚さのドライフィルムをラミネートし、このドライフィルムに対して所要の露光・現像を行い、下部電極１４の形状に応じたレジスト層Ｒ４を形成する。Ｃｕ層（上部電極）１５が形成されている側のドライフィルム（レジスト層Ｒ３）に対しては、露光・現像を行わない。

次の工程では（図４（ａ）参照）、そのパターニングされたレジスト層Ｒ４をマスクにして、塩化第二銅水溶液もしくは塩化第二鉄水溶液を用いたウエットエッチングにより、Ｃｕ層１３ａの露出している部分（図３（ｄ）参照）及びその直下（図示の例では上側）のＮｉ箔１２ｂの部分を一括除去する。このとき、Ｃｕ層１３ａ及びＮｉ箔１２ｂと反対側に形成されているＣｕ層（上部電極）１５は、ドライフィルム（レジスト層Ｒ３）によって保護されている。

次の工程では（図４（ｂ）参照）、図３（ａ）の工程で行った処理と同様にして、エッチングレジストとして用いたドライフィルム（図４（ａ）のレジスト層Ｒ３，Ｒ４）を、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去する。この段階で、図示のようにＢＳＴ膜（誘電体層）１１を挟んで一方の面に下部電極を構成する導体膜１４（Ｎｉ箔１２及びその表面に形成されたＣｕ層１３）が形成され、他方の面に上部電極を構成する導体膜（Ｃｕ層）１５が形成された構造体が出来上がる。

次の工程では（図４（ｃ）参照）、前の工程で作製された構造体の両面のＣｕ層１３，１５に対し、その表面に粗化処理を施す。例えば、黒色酸化処理（ブラックオキサイド）やＣＺ処理等により、各Ｃｕ層１３，１５の表面を粗化することができる。いずれの処理も、銅（Ｃｕ）と樹脂との密着性を高めるためのものであり、基本的にはＣｕ箔（層）の表面に凹凸を形成してアンカー効果をもたせるものである。この段階で、図１（ａ）に示した基本構造のキャパシタ１０が作製されたことになる。

最後の工程では（図４（ｄ）参照）、前の工程で作製された構造体（キャパシタ１０）の両面に、それぞれＣｕ層１５及びＣｕ層１３（その直下のＮｉ箔１２）を覆うようにして、エポキシ系樹脂等からなる半硬化状態の樹脂フィルム（厚さ４５μｍ程度）をラミネートし、熱硬化させて絶縁樹脂層１６，１７を形成する。この段階で、図１（ｂ）に示した構造のキャパシタ１０ａが作製されたことになる。

以上説明したように、本実施形態に係るキャパシタ１０（１０ａ）及びその製造方法によれば（図１〜図４参照）、下部電極１４を構成するＮｉ層１２の表面（誘電体層１１に接する側と反対側の面）に、樹脂との密着性が比較的良好なＣｕ層１３が形成されているので、当該キャパシタを配線基板内（層間絶縁樹脂層）に埋め込み実装したときに、このＣｕ層１３が層間絶縁樹脂層に直接接触することになる。これにより、従来のようにＮｉ層が層間絶縁樹脂層に直接接触する場合と比べて、層間絶縁樹脂との密着性を改善することができる。つまり、下部電極１４（Ｎｉ層１２／Ｃｕ層１３）と層間絶縁樹脂層との密着度が高められるので、従来技術に見られたようなＮｉ層（下部電極）の剥離といった不都合は解消され、当該キャパシタの配線基板内での実装信頼性の向上に寄与することができる。

また、Ｃｕ層１３（密着層）の表面及び上部電極を構成するＣｕ層１５の表面にそれぞれ粗化処理（図４（ｃ））を施しているので、配線基板内の層間絶縁樹脂層に埋め込み実装したとき、あるいはキャパシタ１０ａのように両面を絶縁樹脂層１６，１７で被覆したときに、各Ｃｕ層１３，１５に接する樹脂との密着性を更に高めることができる。

図５は、発明技術の基板内蔵用のキャパシタによって得られる「層間絶縁樹脂との密着性改善」の効果を従来技術の場合と対比させて示したものである。図示の例では、発明技術に係るＮｉ層（５０μｍ）／Ｃｕ層（５μｍ）の幅１ｃｍあたりの、層間絶縁樹脂（４５μｍ）に対する密着度（剥離強度（ｋｇｆ））を、従来技術に係るＮｉ層（５０μｍ）の幅１ｃｍあたりの、層間絶縁樹脂（４５μｍ）に対する密着度と対比させて比較した結果を示している。ただし、キャパシタの誘電体層及び上部電極（Ｃｕ層）は除いて評価している。

図５（ｃ）の評価結果に示すように、層間絶縁樹脂との密着度（剥離強度）は、従来技術では０．１６（ｋｇｆ／ｃｍ）であったものが、発明技術によれば、約５倍の０．７８（ｋｇｆ／ｃｍ）に改善されている。

また、下部電極（１２、１３）をパターニングする際に、従来のようにＮｉ層に対して直接ドライフィルムレジスト（ＤＦＲ）樹脂を用いてパターニングを行うのではなく、密着層として機能するＣｕ層１３ａをＮｉ箔１２ｂ上に形成後（図３（ｃ））、このＣｕ層１３ａに対してＤＦＲ樹脂を用いてパターニングを行い（図３（ｄ））、このパターニングされた樹脂層（レジスト層Ｒ４）の開口部におけるＣｕ層１３ａ及びその直下のＮｉ箔１２ｂを一括エッチングしているので（図４（ａ））、下部電極を実質的にオーバーエッチングすることなく精度良くエッチングすることができる。

図６は、発明技術の基板内蔵用のキャパシタによって得られる「ドライフィルムレジスト樹脂との密着性改善」の効果を従来技術の場合と対比させて示したものである。図示の例では、発明技術に係るＮｉ層（２０μｍ）／Ｃｕ層（５μｍ）の上にドライフィルムレジスト（ＤＦＲ）樹脂を用いてパターニングを行い、このパターニングされたＤＦＲ樹脂層の開口部におけるＣｕ層／Ｎｉ層を一括エッチングしたときの状態を、従来技術に係るＮｉ層（２０μｍ）の上にＤＦＲ樹脂を用いてパターニングを行い、このパターニングされたＤＦＲ樹脂層の開口部におけるＮｉ層をエッチングしたときの状態と対比させて比較した断面構造を示している。

従来技術では（図６（ａ））、Ｎｉ層とＤＦＲ樹脂との密着性が悪いため、ＤＦＲ樹脂の開口部付近においてＮｉ層が４０μｍ程オーバーエッチングされているのに対し、発明技術では（図６（ｂ））、Ｎｉ層はＣｕ層（密着層）を介在させてＤＦＲ樹脂と接しているので、ＤＦＲ樹脂の開口部付近においてＮｉ層のオーバーエッチングは１５μｍ程に改善されている。このようにＤＦＲ樹脂との密着度が改善されることで、下部電極をサブトラクティブ法により形成する場合のエッチングを精度良く行うことができる。

上述した実施形態では、基本構造のキャパシタ１０（図１（ａ））に対しその両面を絶縁樹脂層１６，１７で被覆した構造（図１（ｂ）のキャパシタ１０ａ）を例にとって説明したが、かかる絶縁樹脂層は必ずしも両面に形成する必要はなく、一方の面にのみ絶縁樹脂層を設けてもよい。その場合の実施形態を図７〜図９に示す。

図７は本発明の他の実施形態に係る基板内蔵用のキャパシタの構成を断面図の形態で示したものである。本実施形態に係るキャパシタ１０ｂは、上述した実施形態に係るキャパシタ１０，１０ａの場合と同様に、配線基板内の層間絶縁樹脂層に埋め込み実装されて用いられる。

本実施形態のキャパシタ１０ｂは、図１に示したキャパシタ１０（キャパシタ１０ａ）と比べて、上部電極１５が形成されている側の面を絶縁樹脂層１６で被覆した点（下部電極１４が形成されている側の面に絶縁樹脂層１７を設けていない点）において相違する。他の構成については、図１に示したキャパシタ１０（キャパシタ１０ａ）の場合と同じであるのでその説明は省略する。

以下、本実施形態のキャパシタ１０ｂを製造する方法について、その製造工程の一例を示す図８及び図９を参照しながら説明する。

先ず、図２（ａ）〜（ｄ）の工程で行った処理と同じ工程を経た後、図３（ａ）の工程で行った処理と同様にして、エッチングレジストとして使用したドライフィルムを除去する。これにより、図８（ａ）に示すように、ＢＳＴ膜（誘電体層）１１を挟んで一方の面にＣｕ層（上部電極）１５が露出し、他方の面にＮｉ箔１２ａが露出した構造体が出来上がる。

次の工程では（図８（ｂ）参照）、前の工程で作製された構造体のＣｕ層（上部電極）１５に対し、その表面に粗化処理を施す。この粗化処理に先立ち、Ｎｉ箔１２ａが形成されている側の面に、保護膜としてのドライフィルム（レジスト層Ｒ５）を熱圧着により貼り付けておく。そして、このドライフィルム（レジスト層Ｒ５）によってＮｉ箔１２ａを保護しながら、図４（ｃ）の工程で行った処理と同様にして、黒色酸化処理（ブラックオキサイド）やＣＺ処理等により、Ｃｕ層１５の表面を粗化する。

粗化処理を終えた後、図３（ａ）の工程で行った処理と同様にして、保護膜として使用したドライフィルム（レジスト層Ｒ５）を除去する。この段階で、ＢＳＴ膜（誘電体層）１１を挟んで一方の面にＣｕ層（上部電極）１５が露出し、他方の面にＮｉ箔１２ａが露出した構造体が出来上がる。

次の工程では（図８（ｃ）参照）、前の工程で作製された構造体のＣｕ層（上部電極）１５が形成されている側の面に、Ｃｕ層１５を覆うようにして、エポキシ系樹脂等からなる半硬化状態の樹脂フィルム（厚さ４５μｍ程度）をラミネートし、熱硬化させて絶縁樹脂層１６を形成する。

次の工程では（図８（ｄ）参照）、絶縁樹脂層１６によってＣｕ層（上部電極）１５を保護しながら、塩化第二銅水溶液もしくは塩化第二鉄水溶液を用いたウエットエッチングにより、露出しているＮｉ箔１２ａ（厚さ５０μｍ程度）を厚さ２０μｍ程度になるまで薄化（エッチング）して、Ｎｉ箔１２ｂを残す。

次の工程では（図９（ａ）参照）、図３（ｃ）の工程で行った処理と同様にして、薄化されたＮｉ箔１２ｂ上に、このＮｉ箔１２ｂを給電層として用いた電解銅（Ｃｕ）めっきにより、密着層として機能するＣｕ層１３ａ（厚さ５μｍ程度以下）を形成する。

次の工程では（図９（ｂ）参照）、図３（ｄ）の工程で行った処理と同様にして、Ｃｕ層１３ａが形成されている側の面にドライフィルムを使用してエッチングレジストを形成し、その所要の箇所を開口する（開口部ＯＰ３を備えたレジスト層Ｒ６の形成）。レジスト層Ｒ６の開口部ＯＰ３は、形成すべき下部電極１４の所要のパターンの形状に従ってパターニング形成される。このとき、Ｃｕ層（上部電極）１５が形成されている側の絶縁樹脂層１６（エポキシ系樹脂等）に対しては、ドライフィルム（レジスト層Ｒ６）に対して行われる露光・現像の影響が及ぼされることはない。

次の工程では（図９（ｃ）参照）、図４（ａ）の工程で行った処理と同様にして、そのパターニングされたレジスト層Ｒ６をマスクにして、塩化第二銅水溶液もしくは塩化第二鉄水溶液を用いたウエットエッチングにより、Ｃｕ層１３ａの露出している部分及びその直下（図示の例では上側）のＮｉ箔１２ｂの部分を一括除去する。その際、Ｃｕ層１３ａ及びＮｉ箔１２ｂと反対側に形成されているＣｕ層（上部電極）１５は、絶縁樹脂層１６によって保護されている。

最後の工程では（図９（ｄ）参照）、図４（ｂ）の工程で行った処理と同様にして、エッチングレジストとして使用したドライフィルム（図９（ｃ）のレジスト層Ｒ６）を除去した後、絶縁樹脂層１６によってＣｕ層（上部電極）１５を保護しながら、図４（ｃ）の工程で行った処理と同様にして、黒色酸化処理（ブラックオキサイド）やＣＺ処理等により、露出しているＣｕ層１３の表面を粗化する。この段階で、図７に示した構造のキャパシタ１０ｂが作製されたことになる。

本実施形態に係るキャパシタ１０ｂ及びその製造方法によれば（図７〜図９参照）、上述した実施形態（図１〜図４）で得られた効果（層間絶縁樹脂との密着性改善、ＤＦＲ樹脂との密着性改善）に加え、さらに、図１（ｂ）のキャパシタ１０ａの構造と比べて、下部電極１４が形成されている側の面に絶縁樹脂層１７が設けられていない分だけ薄型化を図ることができるという利点がある。

上述した各実施形態に係る基板内蔵用のキャパシタ１０，１０ａ，１０ｂは、それぞれ配線基板内の層間絶縁樹脂層に適宜埋め込み実装されて用いられる。図１０はその実装例を示したものである。

図１０に示す例では、キャパシタ１０ａ（図１（ｂ））を内蔵した配線基板（キャパシタ内蔵基板）３０の構成を断面図の形態で示しており、さらに、このキャパシタ内蔵基板３０に半導体素子等の電子部品（チップ）５０がその電極端子５１を介して表面実装され得る様子を示している。

このキャパシタ内蔵基板３０は、図示のように配線基板のベース基材としてのコア基板３１と、このコア基板３１の所要の箇所に形成されたスルーホールに充填された導体３２と、この導体３２に接続されてコア基板３１の両面にそれぞれ所要のパターン形状に形成された配線層３３及び３４と、一方の配線層３３を覆って２層に形成され、所要の箇所において当該配線層３３のパッド部に達するビアホールが形成された絶縁樹脂層３５及び３６と、他方の配線層３４を覆って形成され、所要の箇所において当該配線層３４のパッド部に達するビアホールが形成された絶縁樹脂層３７と、各絶縁樹脂層３６，３７上にそれぞれ所要のパターン形状に、かつ、それぞれ当該ビアホールを充填するように形成された配線層３８及び３９と、各配線層３８，３９のそれぞれ所要の箇所に画定されたパッド部３８Ｐ，３９Ｐを除いて両面を覆うように形成された保護膜としてのソルダレジスト層４０及び４１とを備えている。導体３２及び配線層３３，３４，３８，３９の材料としては代表的に銅（Ｃｕ）が用いられ、絶縁樹脂層３５，３６，３７の材料としては代表的にエポキシ系樹脂が用いられる。

また、ソルダレジスト層４０，４１から露出するパッド部３８Ｐ，３９Ｐには、それぞれ外部接続端子（本基板３０に実装されるチップ５０の電極端子５１、本基板３０をマザーボード等の実装用基板に実装する際に使用されるはんだボールやピン等）が接合されるので、各パッド部（Ｃｕ）３８Ｐ，３９Ｐにニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておくのが望ましい。これは、外部接続端子を接合したときのコンタクト性を良くするため（Ａｕ層）と、パッド部３８Ｐ，３９Ｐを構成するＣｕとの密着性を高め、ＣｕがＡｕ層中へ拡散するのを防止するため（Ｎｉ層）である。

また、チップ実装面側のパッド部３８Ｐについては、客先等の便宜を考慮して、図示のようにチップ５０を実装する際にその電極端子５１と接続し易いようにはんだ４２を被着させている。一方、チップ実装面側と反対側のパッド部３９Ｐについては、客先等で必要に応じて外部接続端子を接合できるように露出させた状態のままにしている。あるいは、前もってパッド部３９Ｐにはんだボールやピン等を接合しておいてもよい。

本発明を特徴付けるキャパシタ１０ａは、図示のように絶縁樹脂層３６内に埋め込み実装されている。そして、キャパシタ１０ａの上部電極１５及び下部電極１４は、それぞれ最外層の配線層３８，３９に画定された異なるパッド部３８Ｐ，３９Ｐに電気的に接続されている。

図示の例では、キャパシタ１０ａの上部電極１５は、絶縁樹脂層３６，３５を貫通して形成された３つのビアホールのうち右側のビアホール（配線層３８）を介して対応するパッド部３８Ｐに接続されると共に、このビアホールから配線層３３、導体３２、反対側の配線層３４及び右側のビアホール（配線層３９）を介して対応するパッド部３９Ｐに接続されている。この右側のパッド部３８Ｐ，３９Ｐは、電源用（又はグランド用）の端子として用いられる。

一方、キャパシタ１０ａの下部電極１４は、真ん中のビアホール（配線層３８）を介して対応するパッド部３８Ｐに接続されると共に、このビアホールから配線層３３、導体３２、反対側の配線層３４及び真ん中のビアホール（配線層３９）を介して対応するパッド部３９Ｐに接続されている。この真ん中のパッド部３８Ｐ，３９Ｐは、グランド用（又は電源用）の端子として用いられる。

また、左側のチップ実装面側のパッド部３８Ｐについては、キャパシタ１０ａを介さずに、反対側のパッド部３９Ｐに接続されている。この左側のパッド部３８Ｐ，３９Ｐは、信号用の端子として用いられる。

次に、このキャパシタ内蔵基板３０を製造する方法について、その製造工程の一例を示す図１１〜図１３を参照しながら説明する。各図においては、図示の簡略化のため、本発明に関連する部分（埋め込み実装されるキャパシタ１０ａ及びその周辺部分）のみを示している。

先ず最初の工程では（図１１（ａ）参照）、ベース基材としてコア基板３１を用意し、その所要の箇所にスルーホールを形成してその内部に導体３２を充填し、さらに両面に所要のパターン形状に配線層を形成する（図示の例では、一方の配線層３３のみを示している）。例えば、プリント配線板に広く用いられているガラス布基材エポキシ樹脂銅張積層板を用意し、その所要の箇所にドリル加工等によりスルーホールを形成する。次に、積層板の両面の銅箔をシード層（給電層）として利用した電解Ｃｕめっきにより、あるいは銅（Ｃｕ）ペーストを用いたスクリーン印刷法やインクジェット法等により、当該スルーホールに導体３２を充填する。さらに、スルーホールに充填された導体３２に接続されるようにしてコア基板３１の両面に、サブトラクティブ法、セミアディティブ法、インクジェット法等により、所要のパターン形状に配線層３３を形成する。セミアディティブ法もしくはインクジェット法を用いた場合には、スルーホールへの導体３２の充填と同時に配線層３３を形成することができ、工程の簡素化に寄与する。

次の工程では（図１１（ｂ）参照）、配線層３３及びコア基板３１上に、エポキシ系樹脂等からなる半硬化状態の樹脂フィルム３５ａをラミネートする。ただし、この時点では熱硬化処理を行わない。

次の工程では（図１１（ｃ）参照）、半硬化状態の樹脂フィルム３５ａ上の所定の位置にキャパシタ１０ａを搭載し、この状態で樹脂フィルム３５ａを熱硬化させて絶縁樹脂層３５を形成する。

次の工程では（図１２（ａ）参照）、キャパシタ１０ａが実装されている側の面に、このキャパシタ１０ａを覆うようにして、エポキシ系樹脂等からなる半硬化状態の樹脂フィルムをラミネートし、熱硬化させて絶縁樹脂層３６を形成する。

次の工程では（図１２（ｂ）参照）、キャパシタ１０ａを覆って形成された絶縁樹脂層３６の所要の箇所に、ＣＯ２ レーザ、ＵＶ−ＹＡＧレーザ等を用いた穴あけ処理により、絶縁樹脂層３６及び３５を順次貫通して配線層３３のパッド部に達するビアホール（図示の例では、２つのビアホールＶＨ１，ＶＨ２）を形成する。各ビアホールＶＨ１，ＶＨ２を形成する位置は、それぞれキャパシタ１０ａの上部電極１５及び下部電極１４が形成されている部分に対応する絶縁樹脂層の領域内に選定される。これにより、一方のビアホールＶＨ１の内壁面には上部電極１５の側面が露出し、他方のビアホールＶＨ２の内壁面には下部電極１４の側面が露出する。

このように絶縁樹脂層３６，３５に穴あけ加工をすると、各ビアホールＶＨ１，ＶＨ２の底部に樹脂の残渣（樹脂スミア）が残ることがある。樹脂スミアが残っていると、この後の工程でめっきを行ったときに、各ビアホールと内層導体（配線層３３）との導通不良の原因となるため、スミア除去（デスミア）を行う。デスミアは、過マンガン酸カリウム法などにより行う。

次の工程では（図１２（ｃ）参照）、各ビアホールＶＨ１，ＶＨ２の内壁面及びその底部を含めて絶縁樹脂層３６上に、無電解銅（Ｃｕ）めっきにより、後の工程で電解めっきを行う際に利用されるシード層（給電層）３８ａを形成する。

次の工程では（図１３（ａ）参照）、シード層（Ｃｕ）３８ａ上にパターニング材料を使用してめっきレジストを形成し、その所要の箇所を開口する（開口部ＯＰ４を備えたレジスト層Ｒ７の形成）。レジスト層Ｒ７の開口部ＯＰ４は、形成すべき配線層３８の所要の形状に従ってパターニング形成される。パターニング材料としては、感光性のドライフィルムが用いられる。レジストのパターニング方法は、図２（ｃ）の工程で行った処理と同様である。

次の工程では（図１３（ｂ）参照）、めっきレジスト（レジスト層Ｒ７）の開口部ＯＰ４から露出しているシード層３８ａ上に、このシード層３８ａを給電層として利用した電解Ｃｕめっきにより、配線層３８を形成する。これにより、形成された配線層３８の各配線パターンは、それぞれキャパシタ１０ａの上部電極１５及び下部電極１４に電気的に接続されたことになる。

次の工程では（図１３（ｃ）参照）、めっきレジスト（レジスト層Ｒ７）として使用したドライフィルムを、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去する。さらに、露出しているシード層（Ｃｕ）３８ａ（図１３（ｂ）参照）をウエットエッチングにより除去する。これによって、除去されたシード層３８ａ直下の絶縁樹脂層３６が露出し、隣り合う配線層３８は、図示のように相互に絶縁された状態となる。

さらにこの後、特に図示はしていないが、この構造体の両面に、ビルドアップ法により絶縁樹脂層（ビアホールを含む）及び配線層を交互に所要の層数となるまで積み上げていく。図１０に示した構成例では、図１３（ｂ）の工程で形成した配線層３８（コア基板３１を挟んで反対側に形成した配線層３９）を最外層の配線層としている。さらに、各配線層３８，３９のパッド部３８Ｐ，３９Ｐの部分を除いて両面を覆うようにそれぞれソルダレジスト層４０，４１を形成し、各ソルダレジスト層４０，４１から露出している各パッド部（Ｃｕ）３８Ｐ，３９ＰにＮｉ／Ａｕめっきを施す。そして、チップ実装面側のパッド部３８Ｐについては、プリソルダを施しておく（はんだ４２の被着）。

以上の工程により、図１０のキャパシタ内蔵基板３０が製造されたことになる。

上述した各実施形態では、下部電極（導体膜１４）の一部を構成するＣｕ層１３の表面と上部電極（導体膜１５）を構成するＣｕ層の表面にそれぞれ粗化処理を施した場合を例にとって説明したが、形成されるＣｕ層の厚さやその表面の状態（粗さ）によっては必ずしも粗化処理を施す必要はない。すなわち、上述したように電解銅（Ｃｕ）めっきにより比較的厚く形成されている場合（Ｃｕ層１５の厚さ：２０μｍ程度、Ｃｕ層１３の厚さ：５μｍ程度）は、その形成されたＣｕ層の表面の粗度は比較的小さく平坦に近い状態であるので、このＣｕ層に接する樹脂（層間絶縁樹脂、ＤＦＲ樹脂）との密着性を高めるためには、そのＣｕ層の表面に粗化処理を施すのが望ましい。これに対し、例えば、Ｃｕ層１３をフラッシュめっきで比較的薄く（厚さ１〜２μｍ程度）形成した場合は、その表面がバンプ状に粗い状態となっているので、更にその表面に粗化処理を施さなくても、十分な密着性を確保することができる。

また、上述した各実施形態では、キャパシタ１０（１０ａ，１０ｂ）の上部電極を構成する導体膜１５が単一のＣｕ層からなる場合を例にとって説明したが、必ずしも単一の導体層で形成される必要がないことはもちろんである。例えば、下部電極（導体膜１４）と同様に、誘電体層１１に接する側のＮｉ層と、配線基板内の層間絶縁樹脂層に接する側のＣｕ層とが積層された２層構造としてもよい。

また、上述した各実施形態では、キャパシタ１０（１０ａ，１０ｂ）の誘電体層１１としてＢＳＴ（チタン酸バリウムストロンチウム）を用いた場合を例にとって説明したが、誘電体層１１を構成する材料がこれに限定されないことはもちろんである。要は、出来るだけ高誘電率の材料であれば十分であり、ＢＳＴ以外の材料として、ＢＴＯ（BaTi0３：チタン酸バリウム）、ＰＺＴ（PbTi0３- PbZr0３：チタンジルコン酸鉛）、ＳＴＯ（SrTi0３：チタン酸ストロンチウム）、ＴｉＯｘ（酸化チタン）等の金属酸化物、もしくはそれらの金属酸化物のフィラーを含有する樹脂等を使用することも可能である。これらの材料は、上述したＢＳＴの場合と同様に、ＭＯＣＶＤ法、スパッタリング等により、基材上に成膜することができる。

本発明の一実施形態に係る基板内蔵用のキャパシタの構成を示したもので、（ａ）はその基本構造を示す断面図、（ｂ）は誘電体層の劣化対策を意図した構造を示す断面図である。 図１のキャパシタの製造方法の工程（その１）を示す断面図である。 図２の工程に続く工程（その２）を示す断面図である。 図３の工程に続く工程（その３）を示す断面図である。 発明技術の基板内蔵用のキャパシタによって得られる「層間絶縁樹脂との密着性改善」の効果を従来技術の場合と対比させて示した図である。 発明技術の基板内蔵用のキャパシタによって得られる「ドライフィルムレジスト樹脂との密着性改善」の効果を従来技術の場合と対比させて示した図である。 本発明の他の実施形態に係る基板内蔵用のキャパシタの構成を示す断面図である。 図７のキャパシタの製造方法の工程（その１）を示す断面図である。 図８の工程に続く工程（その２）を示す断面図である。 図１（ｂ）のキャパシタを内蔵した配線基板（キャパシタ内蔵基板）の構成を示す断面図である。 図１０のキャパシタ内蔵基板の製造方法の工程（その１）を示す断面図である。 図１１の工程に続く工程（その２）を示す断面図である。 図１２の工程に続く工程（その３）を示す断面図である。

符号の説明

１０，１０ａ，１０ｂ…（シート状の）キャパシタ、
１１…誘電体層、
１２…Ｎｉ層、
１３…Ｃｕ層（密着層）、
１４…下部電極（第１の導体膜）、
１５…上部電極（第２の導体膜）、
１６，１７…絶縁樹脂層、
２０…ベース部材（Ｎｉ／ＢＳＴ／Ｃｕ）、
３０…キャパシタ内蔵基板、
３５〜３７…絶縁樹脂層。

Claims (9)

1. 誘電体層を挟んで一方の面に下部電極を構成する第１の導体膜が形成され、他方の面に上部電極を構成する第２の導体膜が形成された構造を有し、
   前記第１の導体膜は、前記誘電体層に接する側のニッケル層と該ニッケル層上に形成された銅層とからなり、前記第２の導体膜は単一の銅層からなることを特徴とするキャパシタ。
2. 前記第２の導体膜は、前記単一の銅層に代えて、前記誘電体層に接する側のニッケル層と該ニッケル層上に形成された銅層とからなることを特徴とする請求項１に記載のキャパシタ。
3. 前記第１の導体膜の銅層及び前記第２の導体膜の銅層は、各々の表面が粗化されていることを特徴とする請求項１又は２に記載のキャパシタ。
4. 少なくとも前記第２の導体膜が形成されている側の面に、該第２の導体膜を覆って絶縁樹脂層が形成されていることを特徴とする請求項３に記載のキャパシタ。
5. 請求項１から４のいずれか一項に記載のキャパシタが層間絶縁樹脂層内に設けられ、該キャパシタの上部電極及び下部電極が、それぞれ最外層の配線層に画定された異なるパッド部に電気的に接続されていることを特徴とするキャパシタ内蔵基板。
6. ニッケル層と所要の厚さの誘電体層とシード層とが積層されてなるベース部材を用意する工程と、
   前記シード層を利用して電解めっきにより所要の厚さの第１の銅層を形成し、該第１の銅層を所要の形状にエッチングして上部電極を形成する工程と、
   前記ニッケル層を所要の厚さに薄化する工程と、
   該薄化されたニッケル層上に、電解めっきにより所要の厚さの第２の銅層を形成する工程と、
   前記第２の銅層上にエッチング用のドライフィルムレジストを形成し、該ドライフィルムレジストを所要の下部電極の形状にパターニングする工程と、
   該パターニングされたレジストをマスクにしてエッチングにより、前記第２の銅層の露出している部分及びその直下のニッケル層の部分を一括除去する工程と、
   前記パターニングされたレジストを除去する工程とを含むことを特徴とするキャパシタの製造方法。
7. 前記パターニングされたレジストを除去する工程の後に、前記上部電極を構成する第１の銅層及び前記第２の銅層に対し、それぞれの表面に粗化処理を施す工程を含むことを特徴とする請求項６に記載のキャパシタの製造方法。
8. 前記粗化処理を施す工程の後に、両面にそれぞれ絶縁樹脂層を形成する工程を含むことを特徴とする請求項７に記載のキャパシタの製造方法。
9. ニッケル層と所要の厚さの誘電体層とシード層とが積層されてなるベース部材を用意する工程と、
   前記シード層を利用して電解めっきにより所要の厚さの第１の銅層を形成し、該第１の銅層を所要の形状にエッチングして上部電極を形成する工程と、
   前記上部電極を構成する第１の銅層の表面に粗化処理を施す工程と、
   該粗化処理が施された第１の銅層を覆うようにして絶縁樹脂層を形成する工程と、
   前記ニッケル層を所要の厚さに薄化する工程と、
   該薄化されたニッケル層上に、電解めっきにより所要の厚さの第２の銅層を形成する工程と、
   前記第２の銅層上にエッチング用のドライフィルムレジストを形成し、該ドライフィルムレジストを所要の下部電極の形状にパターニングする工程と、
   該パターニングされたレジストをマスクにしてエッチングにより、前記第２の銅層の露出している部分及びその直下のニッケル層の部分を一括除去する工程と、
   前記パターニングされたレジストの除去後、前記第２の銅層の表面に粗化処理を施す工程とを含むことを特徴とするキャパシタの製造方法。

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