JP2507485B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2507485B2 JP2507485B2 JP25499187A JP25499187A JP2507485B2 JP 2507485 B2 JP2507485 B2 JP 2507485B2 JP 25499187 A JP25499187 A JP 25499187A JP 25499187 A JP25499187 A JP 25499187A JP 2507485 B2 JP2507485 B2 JP 2507485B2
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- resin film
- circuit chip
- semiconductor integrated
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路装置に係り、特にGaAs集積回
路に代表される高速動作の集積回路の実装構造に関す
る。
路に代表される高速動作の集積回路の実装構造に関す
る。
（従来の技術） 高速論理動作を行う半導体集積回路としてGaAs集積回
路が知られている。近年、GaAsMESFETを集積して、スイ
ッチング速度100p sec程度の高速動作を実現したものが
得られている。しかしこの様な高速動作を行う集積回路
チップを従来のパッケージに搭載した場合、チップ単体
で得られる高速性能が引出されないという問題がある。
その性能劣化の原因として、高速入力信号が入る配線部
の整合終端のとり方と、ボンディング・ワイヤの効果が
ある。これらの問題を少し詳しく説明する。
路が知られている。近年、GaAsMESFETを集積して、スイ
ッチング速度100p sec程度の高速動作を実現したものが
得られている。しかしこの様な高速動作を行う集積回路
チップを従来のパッケージに搭載した場合、チップ単体
で得られる高速性能が引出されないという問題がある。
その性能劣化の原因として、高速入力信号が入る配線部
の整合終端のとり方と、ボンディング・ワイヤの効果が
ある。これらの問題を少し詳しく説明する。
GaAs論理集積回路の信号入力部のMESFETに、信号配線
を通して高速入力信号が供給される場合、MESFETのゲー
ト部で信号の反射を生じると波形歪みの原因となり、正
常な論理動作に支障を来たす。これを防止するために
は、終端抵抗を設けて整合をとることが必要である。例
えば、通常のパッケージを用いてGaAs論理集積回路チッ
プを実装し、信号入力端子となるリード端子に終端抵抗
を設けることが考えられる。第８図はそのような終端を
行った場合の等価回路である。21はパッケージ外部の信
号入力配線、22がパッケージ、23がこのパッケージ内に
搭載された集積回路チップの入力端MESFETであり、24が
終端抵抗である。しかし、スイッチング速度が100p sec
或いはそれ以下という高速動作の集積回路では、パッケ
ージ外部に終端抵抗をつけても、問題は完全には解決さ
れない。整合終端部Ａ点からパッケージ内部の入力部ME
SFETのゲート端子Ｂ点までの配線がオープンスタブとな
り、これが入力信号のリンギングの原因となるからであ
る。これを避けるためには、第10図に示すように終端抵
抗24をパッケージ22内部の、集積回路チップ近くに搭載
することが必要である。具体的には、厚膜印刷によりパ
ッケージ内に終端抵抗を設ける方法、或いはチップ抵抗
を配置する方法等が考えられる。しかし、通常内部に段
差を有するパッケージ内に厚膜印刷により抵抗を形成す
ることは困難である。また、チップ抵抗を搭載すること
は、パッケージ内に大きいスペースを必要とするため、
これも好ましくない。
を通して高速入力信号が供給される場合、MESFETのゲー
ト部で信号の反射を生じると波形歪みの原因となり、正
常な論理動作に支障を来たす。これを防止するために
は、終端抵抗を設けて整合をとることが必要である。例
えば、通常のパッケージを用いてGaAs論理集積回路チッ
プを実装し、信号入力端子となるリード端子に終端抵抗
を設けることが考えられる。第８図はそのような終端を
行った場合の等価回路である。21はパッケージ外部の信
号入力配線、22がパッケージ、23がこのパッケージ内に
搭載された集積回路チップの入力端MESFETであり、24が
終端抵抗である。しかし、スイッチング速度が100p sec
或いはそれ以下という高速動作の集積回路では、パッケ
ージ外部に終端抵抗をつけても、問題は完全には解決さ
れない。整合終端部Ａ点からパッケージ内部の入力部ME
SFETのゲート端子Ｂ点までの配線がオープンスタブとな
り、これが入力信号のリンギングの原因となるからであ
る。これを避けるためには、第10図に示すように終端抵
抗24をパッケージ22内部の、集積回路チップ近くに搭載
することが必要である。具体的には、厚膜印刷によりパ
ッケージ内に終端抵抗を設ける方法、或いはチップ抵抗
を配置する方法等が考えられる。しかし、通常内部に段
差を有するパッケージ内に厚膜印刷により抵抗を形成す
ることは困難である。また、チップ抵抗を搭載すること
は、パッケージ内に大きいスペースを必要とするため、
これも好ましくない。
第８図とは別の終端抵抗のとり方として、第９図に示
すフィードスルーと呼ばれる方式がある。これは、パッ
ケージの入力端子部Ａ点からの信号配線を入力部MESFET
23のゲート端子部Ｂを通過させてパッケージの他の端子
部Ｃまで配設し、この端子部Ｃ点に終端抵抗24を設け
る。この方式では、第８図の方式に比べてオープンスタ
ブ長は短くなるが、パッケージ内の信号入力配線数が単
純に２倍になる。従って更に集積回路の集積度が向上
し、入力端子数の増加、ボンディング・パッドの高密度
化が進むとパッケージ内配線が困難になる。
すフィードスルーと呼ばれる方式がある。これは、パッ
ケージの入力端子部Ａ点からの信号配線を入力部MESFET
23のゲート端子部Ｂを通過させてパッケージの他の端子
部Ｃまで配設し、この端子部Ｃ点に終端抵抗24を設け
る。この方式では、第８図の方式に比べてオープンスタ
ブ長は短くなるが、パッケージ内の信号入力配線数が単
純に２倍になる。従って更に集積回路の集積度が向上
し、入力端子数の増加、ボンディング・パッドの高密度
化が進むとパッケージ内配線が困難になる。
第８図および第９図の方式に共通の問題として、ワイ
ヤ・ボンディングの問題がある。パッケージ内部配線と
集積回路チップ上の端子との間をボンディング接続した
場合、通常弧を描いて接続されるボンディング・ワイヤ
が、ギガ・ビット/secの高速信号処理を行う集積回路で
はオープンスタブとして無視できない長さになる。また
そのバラツキは特性の均一性を損う。集積回路の高集積
化が進み、ボンディング・パッドが高密度になると、ボ
ンディングのツールが隣接するワイヤと接触してボンデ
ィングができなくなるという問題や、ボンディング・パ
ッドの大きさやピッチをある程度以上小さくできないた
めに集積回路チップサイズを余り小さくすることができ
ず、チップ上での信号配線長を短くできないといった問
題もある。
ヤ・ボンディングの問題がある。パッケージ内部配線と
集積回路チップ上の端子との間をボンディング接続した
場合、通常弧を描いて接続されるボンディング・ワイヤ
が、ギガ・ビット/secの高速信号処理を行う集積回路で
はオープンスタブとして無視できない長さになる。また
そのバラツキは特性の均一性を損う。集積回路の高集積
化が進み、ボンディング・パッドが高密度になると、ボ
ンディングのツールが隣接するワイヤと接触してボンデ
ィングができなくなるという問題や、ボンディング・パ
ッドの大きさやピッチをある程度以上小さくできないた
めに集積回路チップサイズを余り小さくすることができ
ず、チップ上での信号配線長を短くできないといった問
題もある。
（発明が解決しようとする問題点） 以上のように通常の半導体集積回路の実装構造では、
GaAs論理集積回路のような高速動作を行う場合その高速
性能を十分に引出すことができない、という問題があっ
た。
GaAs論理集積回路のような高速動作を行う場合その高速
性能を十分に引出すことができない、という問題があっ
た。
本発明はこの様な問題を解決した半導体集積回路装置
を提供することを目的とする。
を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明では、半導体集積回路チップの実装にTAB（Tap
e Automated Bonding）方式を採用する。TAB基板は、テ
ープ状の樹脂フィルムに集積回路チップの載置部と、集
積回路チップと接続される金属箔からなるリード配線が
形成されたものである。この実装方式は、フィルムキャ
リア等とも称される。この様なTAB方式の集積回路構造
において本発明は、樹脂フィルム上のリード配線のうち
集積回路チップの高速信号入力端子に接続されるリード
配線部を、所定の特性インピーダンスに調整されたもの
とし、かつその様なリード配線に対して集積回路チップ
近傍位置で接続される終端抵抗を樹脂フィルム上に一体
的に配設したことを特徴とする。
e Automated Bonding）方式を採用する。TAB基板は、テ
ープ状の樹脂フィルムに集積回路チップの載置部と、集
積回路チップと接続される金属箔からなるリード配線が
形成されたものである。この実装方式は、フィルムキャ
リア等とも称される。この様なTAB方式の集積回路構造
において本発明は、樹脂フィルム上のリード配線のうち
集積回路チップの高速信号入力端子に接続されるリード
配線部を、所定の特性インピーダンスに調整されたもの
とし、かつその様なリード配線に対して集積回路チップ
近傍位置で接続される終端抵抗を樹脂フィルム上に一体
的に配設したことを特徴とする。
（作用） この様にTAB基板（フィルムキャリア）を用いてこの
上に終端抵抗を用いれば、素子に近接した位置で終端を
とることができるので、前述したオープンスタブの長さ
は非常に短くなり、その長さのバラツキも小さく、高速
入力信号の波形歪みを十分に小さくすることができる。
また従来のパッケージとは異なり、終端抵抗を樹脂フィ
ルムに設けた貫通孔内に埋込み、あるいは薄膜抵抗によ
り形成する等、小さいスペースで容易に形成することが
できる。
上に終端抵抗を用いれば、素子に近接した位置で終端を
とることができるので、前述したオープンスタブの長さ
は非常に短くなり、その長さのバラツキも小さく、高速
入力信号の波形歪みを十分に小さくすることができる。
また従来のパッケージとは異なり、終端抵抗を樹脂フィ
ルムに設けた貫通孔内に埋込み、あるいは薄膜抵抗によ
り形成する等、小さいスペースで容易に形成することが
できる。
（実施例） 以下、本発明の実施例を説明する。
第１図（ａ）（ｂ）は、本発明の一実施例のGaAs集積
回路実装構造を示す平面図とそのA-A′断面図である。
第２図（ａ）（ｂ）はその要部を拡大して示す断面図と
そのB-B′位置の切断面図である。GaAs集積回路は具体
的には、GaAsMESFETを用いた、スイッチング速度10p se
c以下の高速動作をおこなうマルチプレクサである。TAB
基板は、ポリイミド或いはガラスエポキシ等の樹脂フィ
ルム１に、フォト・エッチングを利用してリード配線を
形成したものである。通常第５図に示すように長尺のテ
ープ状フィルムに繰返し配線パターンが形成されてお
り、これに集積回路チップが次々に搭載される。第１図
ではその１チップ搭載部とその周辺のリード配線部を示
している。樹脂フィルム１は長尺状のポリイミドあるい
はガラスエポキシなどの樹脂フィルムであり、パーフォ
レーション用の孔の他に、集積回路チップ載置用の孔
２、終端抵抗形成用に貫通孔６が形成されている。この
様なフィルムの両面に銅箔を貼りこれをエッチングし
て、一方の面にリード配線３、他方の面に接地導体８が
形成されている。樹脂フィルム１上のリード配線３は、
集積回路チップ載置部から放射状にパターン形成され、
孔２の部分にはリード配線の一部が舌片として突出てお
り、この舌片が孔２に配置される集積回路チップ５上の
突起電極４に接続される。突起電極４は、Ti-W-Au、Ti-
Pt-Au、Cr-Cu-Auなどのバリアメタル上にAuメッキで形
成される。リード配線３の表面にはSnあるいはAnメッキ
が施されており、両者の接続は熱（350〜500℃）と荷重
（30〜80g/電極）を加えて、共晶接合または熱圧着接合
を行なう。
回路実装構造を示す平面図とそのA-A′断面図である。
第２図（ａ）（ｂ）はその要部を拡大して示す断面図と
そのB-B′位置の切断面図である。GaAs集積回路は具体
的には、GaAsMESFETを用いた、スイッチング速度10p se
c以下の高速動作をおこなうマルチプレクサである。TAB
基板は、ポリイミド或いはガラスエポキシ等の樹脂フィ
ルム１に、フォト・エッチングを利用してリード配線を
形成したものである。通常第５図に示すように長尺のテ
ープ状フィルムに繰返し配線パターンが形成されてお
り、これに集積回路チップが次々に搭載される。第１図
ではその１チップ搭載部とその周辺のリード配線部を示
している。樹脂フィルム１は長尺状のポリイミドあるい
はガラスエポキシなどの樹脂フィルムであり、パーフォ
レーション用の孔の他に、集積回路チップ載置用の孔
２、終端抵抗形成用に貫通孔６が形成されている。この
様なフィルムの両面に銅箔を貼りこれをエッチングし
て、一方の面にリード配線３、他方の面に接地導体８が
形成されている。樹脂フィルム１上のリード配線３は、
集積回路チップ載置部から放射状にパターン形成され、
孔２の部分にはリード配線の一部が舌片として突出てお
り、この舌片が孔２に配置される集積回路チップ５上の
突起電極４に接続される。突起電極４は、Ti-W-Au、Ti-
Pt-Au、Cr-Cu-Auなどのバリアメタル上にAuメッキで形
成される。リード配線３の表面にはSnあるいはAnメッキ
が施されており、両者の接続は熱（350〜500℃）と荷重
（30〜80g/電極）を加えて、共晶接合または熱圧着接合
を行なう。
樹脂フィルム１のリード配線３のうち、集積回路チッ
プ５の入力端子に繋がる信号入力配線部に着目すると、
集積回路チップ５の近傍位置に設けられた貫通孔６内に
銅箔形成前に予め終端抵抗が埋設されていて、その一端
がリード配線３に接続され、他端が裏面の接地導体８に
接続されている。リード配線３は、少なくとも高速信号
入力端子につながるものは所定の特性インピーダンス
（実施例では50Ω）に調整されており、終端抵抗７も同
じ抵抗値に設定されている。リード配線３の特性インピ
ーダンスを調整するのは、配線幅，樹脂フィルム厚等に
より比較的簡単にできるが、貫通孔６内に埋込む終端抵
抗７の抵抗値を50Ωに調整するのは必ずしも容易ではな
い。例えば、樹脂フィルム１の厚さを125μｍとして、
これに形成した貫通孔内壁に形成する抵抗体の固有抵抗
を100〜300μΩ・cmとすると、その断面積を2.5〜7.5μ
ｍ2に調整することが必要である。現在の加工技術で
は、樹脂フィルムへの開孔限界は直径50μｍ程度である
が、その内壁全面に抵抗体を形成して50Ωを得ようとす
ると、膜厚が0.016〜0.048μｍであることが要求され、
これは実現が難しい。そこでこの実施例では、第２図
（ａ）（ｂ）に拡大して示したように終端抵抗７は貫通
孔６の内壁の一部に形成している。
プ５の入力端子に繋がる信号入力配線部に着目すると、
集積回路チップ５の近傍位置に設けられた貫通孔６内に
銅箔形成前に予め終端抵抗が埋設されていて、その一端
がリード配線３に接続され、他端が裏面の接地導体８に
接続されている。リード配線３は、少なくとも高速信号
入力端子につながるものは所定の特性インピーダンス
（実施例では50Ω）に調整されており、終端抵抗７も同
じ抵抗値に設定されている。リード配線３の特性インピ
ーダンスを調整するのは、配線幅，樹脂フィルム厚等に
より比較的簡単にできるが、貫通孔６内に埋込む終端抵
抗７の抵抗値を50Ωに調整するのは必ずしも容易ではな
い。例えば、樹脂フィルム１の厚さを125μｍとして、
これに形成した貫通孔内壁に形成する抵抗体の固有抵抗
を100〜300μΩ・cmとすると、その断面積を2.5〜7.5μ
ｍ2に調整することが必要である。現在の加工技術で
は、樹脂フィルムへの開孔限界は直径50μｍ程度である
が、その内壁全面に抵抗体を形成して50Ωを得ようとす
ると、膜厚が0.016〜0.048μｍであることが要求され、
これは実現が難しい。そこでこの実施例では、第２図
（ａ）（ｂ）に拡大して示したように終端抵抗７は貫通
孔６の内壁の一部に形成している。
こうしてこの実施例によれば、フイルムキャリア方式
を用いて、その樹脂フィルム上の集積回路チップ近傍に
終端抵抗を埋込むことによって、大きいスペースをとる
ことなく、集積回路チップの高速性能を充分に発揮する
実装を実現することができる。
を用いて、その樹脂フィルム上の集積回路チップ近傍に
終端抵抗を埋込むことによって、大きいスペースをとる
ことなく、集積回路チップの高速性能を充分に発揮する
実装を実現することができる。
第３図は、他の実施例の第１図（ｂ）に対応する断面
図である。この実施例では樹フィルム１に集積回路チッ
プ５の載置用孔を設けず、フィルム１に形成したスルー
配線９によりリード配線２を集積回路チップ５上の突起
電極４に接続するようにしたものである。この実施例の
利点は、先の実施例のようにリード配線の舌片を必要と
しないため、オープンスタブがより短くなることであ
る。その他この実施例でも先の実施例と同様の効果が得
られる。
図である。この実施例では樹フィルム１に集積回路チッ
プ５の載置用孔を設けず、フィルム１に形成したスルー
配線９によりリード配線２を集積回路チップ５上の突起
電極４に接続するようにしたものである。この実施例の
利点は、先の実施例のようにリード配線の舌片を必要と
しないため、オープンスタブがより短くなることであ
る。その他この実施例でも先の実施例と同様の効果が得
られる。
第４図は更に他の実施例の第１図（ｂ）に対応する断
面図である。この実施例では、第３図の実施例と同様、
集積回路チップ載置孔を有しない。そして樹脂フイルム
１のリード配線２が形成された面に集積回路チップ５を
載置する。即ちリード配線２の先端部が突起電極４によ
り集積回路チップ５に接続される。この実施例は、第３
図の実施例でのスルー配線９が必要なくなる点で有利で
ある。
面図である。この実施例では、第３図の実施例と同様、
集積回路チップ載置孔を有しない。そして樹脂フイルム
１のリード配線２が形成された面に集積回路チップ５を
載置する。即ちリード配線２の先端部が突起電極４によ
り集積回路チップ５に接続される。この実施例は、第３
図の実施例でのスルー配線９が必要なくなる点で有利で
ある。
第５図（ａ）（ｂ）は、更に他の実施例の断面図とそ
の終端抵抗部の拡大斜視図である。この実施例では、第
１図の実施例に対し、終端抵抗７を形成する貫通孔が閉
じていない例を示している。具体的にこのような構造
は、例えば終端抵抗用の貫通孔が形成された樹脂フィル
ムに素子載置用孔を加工する時に、その加工線が終端抵
抗用の貫通孔を横切るようにすることで得られる。
の終端抵抗部の拡大斜視図である。この実施例では、第
１図の実施例に対し、終端抵抗７を形成する貫通孔が閉
じていない例を示している。具体的にこのような構造
は、例えば終端抵抗用の貫通孔が形成された樹脂フィル
ムに素子載置用孔を加工する時に、その加工線が終端抵
抗用の貫通孔を横切るようにすることで得られる。
次に、終端抵抗を薄膜抵抗により樹脂フィルム上に形
成した実施例を説明する。
成した実施例を説明する。
第６図（ａ）（ｂ）はその様な実施例の平面図とその
A-A′断面図である。樹脂フィルム１は、集積回路チッ
プ載置部に孔がなく、リード配線３が集まる集積回路チ
ップ搭載位置に接地導体10が形成されている。そして高
速入力信号用のリード配線３の先端と接地導体10の間に
またがって、薄膜による終端抵抗11が配設されている。
具体的には例えば、TaN、NiCrなどの薄膜の蒸着または
スパッタを経て、50Ωとなるようにパターン形成され、
終端抵抗11が得られる。集積回路チップ５の樹脂フィル
ム１のリード配線３とは反対側の面に配置され、リード
配線３は樹脂フィルム１に設けられたスルー配線９を介
して、突起電極４に接続されている。
A-A′断面図である。樹脂フィルム１は、集積回路チッ
プ載置部に孔がなく、リード配線３が集まる集積回路チ
ップ搭載位置に接地導体10が形成されている。そして高
速入力信号用のリード配線３の先端と接地導体10の間に
またがって、薄膜による終端抵抗11が配設されている。
具体的には例えば、TaN、NiCrなどの薄膜の蒸着または
スパッタを経て、50Ωとなるようにパターン形成され、
終端抵抗11が得られる。集積回路チップ５の樹脂フィル
ム１のリード配線３とは反対側の面に配置され、リード
配線３は樹脂フィルム１に設けられたスルー配線９を介
して、突起電極４に接続されている。
この実施例によっても、先の各実施例と同様の効果が
得られる。特にこの実施例の場合、先の各実施例のよう
に貫通孔に抵抗を形成するものと比べて、抵抗値の調整
や製造工程制御が容易である。また薄膜抵抗は厚膜に比
べて高周波特性がよく、G Hzの高周波領域での終端抵抗
として有効である。
得られる。特にこの実施例の場合、先の各実施例のよう
に貫通孔に抵抗を形成するものと比べて、抵抗値の調整
や製造工程制御が容易である。また薄膜抵抗は厚膜に比
べて高周波特性がよく、G Hzの高周波領域での終端抵抗
として有効である。
第７図（ａ）（ｂ）は、薄膜抵抗を終端抵抗とする他
の実施例の平面図とそのA-A′断面図である。この実施
例では、第６図の実施例と異なり樹脂フィルム１には集
積回路チップ載置用孔２が開けられており、リード配線
３の舌片がこの孔２に突出して集積回路チップ５の突起
電極４に接続される。そしてこの接続部に近い位置でリ
ード配線３はスルー配線13により樹脂フイルム１の裏面
に導かれる。終端抵抗11は樹脂フィルム１の裏面に、接
地導体12とスルー配線13にまたがるように配設されてい
る。
の実施例の平面図とそのA-A′断面図である。この実施
例では、第６図の実施例と異なり樹脂フィルム１には集
積回路チップ載置用孔２が開けられており、リード配線
３の舌片がこの孔２に突出して集積回路チップ５の突起
電極４に接続される。そしてこの接続部に近い位置でリ
ード配線３はスルー配線13により樹脂フイルム１の裏面
に導かれる。終端抵抗11は樹脂フィルム１の裏面に、接
地導体12とスルー配線13にまたがるように配設されてい
る。
この実施例によっても、先の実施例と同様の効果が得
られる。
られる。
［発明の効果］ 以上述べたように本発明によれば、TAB方式を採用し
てその集積回路チップ載置位置近傍に終端抵抗を配設す
ることによって、入力端子数の増加や高密度化に容易に
対応することがき、チップの高速性能を充分に発揮する
ことのできる半導体集積回路装置を実現できる。
てその集積回路チップ載置位置近傍に終端抵抗を配設す
ることによって、入力端子数の増加や高密度化に容易に
対応することがき、チップの高速性能を充分に発揮する
ことのできる半導体集積回路装置を実現できる。
第１図（ａ）（ｂ）は本発明の一実施例のGaAs論理集積
回路の構成を示す平面図とそのA-A′断面図、第２図
（ａ）（ｂ）はその要部の拡大断面図とそのA-A′切断
面図、第３図及び第４図は他の実施例の第１図（ｂ）に
対応する断面図、第５図（ａ）（ｂ）は更に他の実施例
の断面図とその要部構造を示す斜視図、第６図（ａ）
（ｂ）は薄膜抵抗を終端抵抗として用いた実施例の平面
図とそのA-A′断面図、第７図（ａ）（ｂ）は他の実施
例を示す平面図とそのA-A′断面図、第８図〜第10図は
従来の集積回路の終端構造を説明するための等価回路図
である。 １……樹脂フィルム、２……チップ載置用孔、３……リ
ード配線、４……突起電極、５……集積回路チップ、６
……貫通孔、７……終端抵抗、８……接地導体、９……
スルー配線、10……接地導体、11……終端抵抗、12……
接地導体、13……スルー配線。
回路の構成を示す平面図とそのA-A′断面図、第２図
（ａ）（ｂ）はその要部の拡大断面図とそのA-A′切断
面図、第３図及び第４図は他の実施例の第１図（ｂ）に
対応する断面図、第５図（ａ）（ｂ）は更に他の実施例
の断面図とその要部構造を示す斜視図、第６図（ａ）
（ｂ）は薄膜抵抗を終端抵抗として用いた実施例の平面
図とそのA-A′断面図、第７図（ａ）（ｂ）は他の実施
例を示す平面図とそのA-A′断面図、第８図〜第10図は
従来の集積回路の終端構造を説明するための等価回路図
である。 １……樹脂フィルム、２……チップ載置用孔、３……リ
ード配線、４……突起電極、５……集積回路チップ、６
……貫通孔、７……終端抵抗、８……接地導体、９……
スルー配線、10……接地導体、11……終端抵抗、12……
接地導体、13……スルー配線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−84689（ＪＰ，Ａ) 特開 昭62−265731（ＪＰ，Ａ) 特開 昭64−84625（ＪＰ，Ａ) 特開 昭63−302531（ＪＰ，Ａ)
Claims (3)
- 【請求項１】集積回路チップ載置部を有する、複数のリ
ード配線が形成された樹脂フィルムと、この樹脂フィル
ムの前記チップ載置部に載置された半導体集積回路チッ
プとを備えた半導体集積回路装置において、前記樹脂フ
ィルム上のリード配線のうち前記集積回路チップの高速
信号入力端子に接続されるリード配線は、所定の特性イ
ンピーダンスに調整され、かつそのリード配線の前記半
導体集積回路チップ近傍位置に一端が接続された終端抵
抗が前記樹脂フィルム上に配設されていることを特徴と
する半導体集積回路装置。 - 【請求項２】前記樹脂フィルムの前記リード配線と反対
側の面に接地導体が配設され、前記終端抵抗は、前記樹
脂フィルムに形成された貫通孔内に埋設されて一端が前
記リード配線に、他端が前記接地導体に接続されている
特許請求の範囲第１項記載の半導体集積回路装置。 - 【請求項３】前記終端抵抗は、前記樹脂フィルム上に薄
膜により形成されている特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25499187A JP2507485B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25499187A JP2507485B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0196942A JPH0196942A (ja) | 1989-04-14 |
| JP2507485B2 true JP2507485B2 (ja) | 1996-06-12 |
Family
ID=17272691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25499187A Expired - Fee Related JP2507485B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507485B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120746A (ja) * | 1989-10-03 | 1991-05-22 | Matsushita Electric Ind Co Ltd | 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板 |
-
1987
- 1987-10-09 JP JP25499187A patent/JP2507485B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0196942A (ja) | 1989-04-14 |
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