JP2575382B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP2575382B2 JP2575382B2 JP62089719A JP8971987A JP2575382B2 JP 2575382 B2 JP2575382 B2 JP 2575382B2 JP 62089719 A JP62089719 A JP 62089719A JP 8971987 A JP8971987 A JP 8971987A JP 2575382 B2 JP2575382 B2 JP 2575382B2
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- integrated circuit
- resistor
- circuit device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
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- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Non-Reversible Transmitting Devices (AREA)
- Logic Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、GaAs ICの実装に係り、信号配線の終端
抵抗構成法に関する。
抵抗構成法に関する。
（従来の技術） 近年、情報処理機器の核となる集積回路は集積度の著
しい向上ばかりでなく、処理速度についてもGaAs IC等
の超高速素子の出現により高速化が図られつつある。し
かし、GaAs ICのような超高速の論理集積回路チップ
は、従来一般の集積回路チップと同様のパッケージに実
装すると誤動作を起こす。この誤動作の原因は実装基板
上の伝送線路と、集積回路チップの入力端子とのインピ
ーダンスの不整合によって生じる信号パルスの多重反射
の影響によるものである。
しい向上ばかりでなく、処理速度についてもGaAs IC等
の超高速素子の出現により高速化が図られつつある。し
かし、GaAs ICのような超高速の論理集積回路チップ
は、従来一般の集積回路チップと同様のパッケージに実
装すると誤動作を起こす。この誤動作の原因は実装基板
上の伝送線路と、集積回路チップの入力端子とのインピ
ーダンスの不整合によって生じる信号パルスの多重反射
の影響によるものである。
そこで、このような超高速動作の集積回路チップの実
装に際しては、第２図に示すように特性インピーダンス
Z0の伝送線路21の端部、すなわち集積回路チップにより
構成される論理回路20の信号入力端子の直前に|Zn|＝Ｒ
なる一端接地との終端抵抗22を装荷してインピーダンス
整合をとり、多重反射を防ぐ方法がとられている。第３
図はこのような終端抵抗を装荷した集積回路実装基板の
従来技術に基づく構成例である。
装に際しては、第２図に示すように特性インピーダンス
Z0の伝送線路21の端部、すなわち集積回路チップにより
構成される論理回路20の信号入力端子の直前に|Zn|＝Ｒ
なる一端接地との終端抵抗22を装荷してインピーダンス
整合をとり、多重反射を防ぐ方法がとられている。第３
図はこのような終端抵抗を装荷した集積回路実装基板の
従来技術に基づく構成例である。
すなわち、絶縁性基体11上に集積回路チップ12をダイ
ボンディングパッド13を介して搭載し、基体11上に形成
された配線パターン15の一端に設けられたワイヤボンデ
ィングパッド14と集積回路チップ12上の電極パッドとを
ワイヤ16により接続すると共に、第２図の終端抵抗22と
なる抵抗体17を集積回路チップ12の実装位置に近接して
形成している。ここで、抵抗体17は例えばダイボンディ
ングパッド13、ワイヤボンディングパッド14および配線
パターン15の形成後、スパッタ法により所定の金属薄膜
を被着せしめ、フォトリソグラフィ技術を用いてパター
ンニングすることにより形成される。この場合、抵抗体
17の一端は集積回路チップ12の所定の電極端子、すなわ
ち信号入力端子に接続されたワイヤボンディングパッド
14′に接続され、他端は別のワイヤボンディングパッド
18に接続される。抵抗体17の抵抗値は50Ω程度である。
この抵抗体17の形成後、ワイヤボンディングパッド18と
ダイボンディングパッド13とをワイヤ19により接続し、
抵抗体17のの接地をとる。しかしながら、第３図に示し
たような構造では、抵抗体17およびワイヤ・ボンディン
グパッド18の配置のためのスペースが余分に必要となる
ため、実装効率が悪いという問題があった。
ボンディングパッド13を介して搭載し、基体11上に形成
された配線パターン15の一端に設けられたワイヤボンデ
ィングパッド14と集積回路チップ12上の電極パッドとを
ワイヤ16により接続すると共に、第２図の終端抵抗22と
なる抵抗体17を集積回路チップ12の実装位置に近接して
形成している。ここで、抵抗体17は例えばダイボンディ
ングパッド13、ワイヤボンディングパッド14および配線
パターン15の形成後、スパッタ法により所定の金属薄膜
を被着せしめ、フォトリソグラフィ技術を用いてパター
ンニングすることにより形成される。この場合、抵抗体
17の一端は集積回路チップ12の所定の電極端子、すなわ
ち信号入力端子に接続されたワイヤボンディングパッド
14′に接続され、他端は別のワイヤボンディングパッド
18に接続される。抵抗体17の抵抗値は50Ω程度である。
この抵抗体17の形成後、ワイヤボンディングパッド18と
ダイボンディングパッド13とをワイヤ19により接続し、
抵抗体17のの接地をとる。しかしながら、第３図に示し
たような構造では、抵抗体17およびワイヤ・ボンディン
グパッド18の配置のためのスペースが余分に必要となる
ため、実装効率が悪いという問題があった。
また、終端抵抗はチップのボンディングパッドにでき
るだけ近い所に形成することが電気特性上望ましいが、
従来はスペースの関係上、実装基板上のボンディング・
パッドからかなりはなれた所に形成せざるをえなかっ
た。
るだけ近い所に形成することが電気特性上望ましいが、
従来はスペースの関係上、実装基板上のボンディング・
パッドからかなりはなれた所に形成せざるをえなかっ
た。
（発明が解決しようとする問題点） 本発明は、上述した従来技術の問題点に鑑みなされた
もので、実装効率の良い超高速素子の実装に適した集積
回路装置を提供することを目的とする。
もので、実装効率の良い超高速素子の実装に適した集積
回路装置を提供することを目的とする。
〔発明の構成〕 （問題点を解決するための手段） 本発明は、上記したような問題点を解決するため、実
装基板内の配線インピーダンスと整合した微細な終端抵
抗をGaAs ICの信号が入力されるボンディング・パッド
とIC内の一定電位を有する電源パターンの間に形成し片
方の端子はボンディング・パッドと、他方の端子は電源
パターンと接続せしめた構造を特徴とするものである。
装基板内の配線インピーダンスと整合した微細な終端抵
抗をGaAs ICの信号が入力されるボンディング・パッド
とIC内の一定電位を有する電源パターンの間に形成し片
方の端子はボンディング・パッドと、他方の端子は電源
パターンと接続せしめた構造を特徴とするものである。
（作 用） このように終端抵抗をGaAs ICチップ上に形成するこ
とにより、実装基板上に抵抗体を形成するスペースが不
必要になり、実装密度が向上し、また、チップのボンデ
ィング・パッドの最も近い所に抵抗体を形成できるた
め、電気的特性の向上も図ることができる。
とにより、実装基板上に抵抗体を形成するスペースが不
必要になり、実装密度が向上し、また、チップのボンデ
ィング・パッドの最も近い所に抵抗体を形成できるた
め、電気的特性の向上も図ることができる。
（実施例） 以下、本発明の詳細について図面を用いて説明する。
第１図は、本発明の一実施例である。図に示すように、
アルミナ・セラミック，ガラス等からなる絶縁性基体
（11）上にGaAs ICチップ（３）がダイボンディングパ
ッド（２）を介して搭載されている。また、ダイ・ボン
ディング・パッド（２）の周囲にワイヤ・ボンディング
・パッド（４）が形成されている。ワイヤ・ボンディン
グ・パッド（４）はワイヤ（５）によりGaAs ICチップ
上の電極端子と接続されている。GaAs ICチップ（３）
上には終端抵抗となるべき抵抗体（６）が形成され、片
方の電極は、チップ上の電極端子（８）へ接続され、他
方の電極は、一定電位を有する電源パターン（７）に接
続されている。この抵抗（６）は、信号入力端子
（８）′にのみ形成され、実装基板の配線上を伝搬して
きた信号の反射を防止したため、インピーダンス不整合
による多重反射をなくすることができ、誤動作のない信
頼性の高い装置が得られる。
第１図は、本発明の一実施例である。図に示すように、
アルミナ・セラミック，ガラス等からなる絶縁性基体
（11）上にGaAs ICチップ（３）がダイボンディングパ
ッド（２）を介して搭載されている。また、ダイ・ボン
ディング・パッド（２）の周囲にワイヤ・ボンディング
・パッド（４）が形成されている。ワイヤ・ボンディン
グ・パッド（４）はワイヤ（５）によりGaAs ICチップ
上の電極端子と接続されている。GaAs ICチップ（３）
上には終端抵抗となるべき抵抗体（６）が形成され、片
方の電極は、チップ上の電極端子（８）へ接続され、他
方の電極は、一定電位を有する電源パターン（７）に接
続されている。この抵抗（６）は、信号入力端子
（８）′にのみ形成され、実装基板の配線上を伝搬して
きた信号の反射を防止したため、インピーダンス不整合
による多重反射をなくすることができ、誤動作のない信
頼性の高い装置が得られる。
次に、この構成を得るためのプロセスについて説明す
る。
る。
GaAsウェハー上に、素子、配線、ボンディング・パッ
ドを形成した後、リフト・オフ法により、所望の形状の
抵抗を真空蒸着法もしくはスパッタ法で着膜形成する。
その後、抵抗体を各電極に接続するため、リフト・オフ
法により配線（Ti/Pt/Au）を形成する。
ドを形成した後、リフト・オフ法により、所望の形状の
抵抗を真空蒸着法もしくはスパッタ法で着膜形成する。
その後、抵抗体を各電極に接続するため、リフト・オフ
法により配線（Ti/Pt/Au）を形成する。
次に、抵抗体の保護膜（酸化シリコン，窒化シリコン
など）をスパッタ法,CVD法等で形成し、フォト・リソ・
グラフィー技術により、抵抗体膜が全てカバーされるよ
うにパターニングする。パターニング後、抵抗体の安定
化のため200℃〜300℃でアニールする。
など）をスパッタ法,CVD法等で形成し、フォト・リソ・
グラフィー技術により、抵抗体膜が全てカバーされるよ
うにパターニングする。パターニング後、抵抗体の安定
化のため200℃〜300℃でアニールする。
このような工程により、終端抵抗を形成することがで
きる。
きる。
以上述べたように、本発明によれば、実装基板上に終
端抵抗を形成しないため、実装効率が著しく向上し、さ
らに、抵抗体をチップの電極の最も近い所に形成できる
ため、電気的特性の向上も図ることができ、超高速素子
の実装方法として非常に有効である。
端抵抗を形成しないため、実装効率が著しく向上し、さ
らに、抵抗体をチップの電極の最も近い所に形成できる
ため、電気的特性の向上も図ることができ、超高速素子
の実装方法として非常に有効である。
第１図は本発明の一実施例に係る集積回路実装基板の構
成を示す平面図、第２図は集積回路実装時の等価回路
図、第３図は従来の集積回路実装基の構成を示す平面図
である。 １……信号配線 ２……ダイボンディングパッド ３……集積回路チップ ４……ワイヤボンディングパッド ５……ワイヤ ６……終端抵抗 ７……電源線 ８……チップ側ワイヤ・ボンディング・パッド ８′……信号入力端子 11……絶縁性基板 15……配線 17……抵抗体
成を示す平面図、第２図は集積回路実装時の等価回路
図、第３図は従来の集積回路実装基の構成を示す平面図
である。 １……信号配線 ２……ダイボンディングパッド ３……集積回路チップ ４……ワイヤボンディングパッド ５……ワイヤ ６……終端抵抗 ７……電源線 ８……チップ側ワイヤ・ボンディング・パッド ８′……信号入力端子 11……絶縁性基板 15……配線 17……抵抗体
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｐ 1/26 Ｈ０１Ｌ 23/52 Ａ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｑ Ｈ０４Ｂ 3/02
Claims (5)
- 【請求項１】絶縁性基板と、 この絶縁性基板上に形成されたパッドと、 前記絶縁性基板上に形成された化合物半導体からなる集
積回路チップと、 この集積回路チップ上に形成された一定電位を有する電
源パターンと、 前記集積回路チップ上に形成された信号入力端子と、 前記集積回路チップ上に形成され、前記電源パターン及
び前記信号入力端子を電気的に接続する抵抗体とを具備
し、 前記パッドと前記信号入力端子は電気的に接続され、 前記抵抗体の抵抗値は、実装基板内配線の特性インピー
ダンスと整合していることを特徴とする集積回路装置。 - 【請求項２】前記抵抗体は、ニクロムもしくは窒化タン
タルにより形成されたことを特徴とする特許請求の範囲
第１項記載の集積回路装置。 - 【請求項３】前記抵抗体上に、窒化シリコンもしくは酸
化シリコンにより保護膜を形成したことを特徴とする特
許請求の範囲第１項記載の集積回路装置。 - 【請求項４】前記抵抗体の抵抗値は20Ω〜120Ωである
ことを特徴とする特許請求の範囲第１項記載の集積回路
装置。 - 【請求項５】前記抵抗体は、前記信号入力端子近傍に形
成されていることを特徴とする特許請求の範囲第１項記
載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089719A JP2575382B2 (ja) | 1987-04-14 | 1987-04-14 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089719A JP2575382B2 (ja) | 1987-04-14 | 1987-04-14 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63256001A JPS63256001A (ja) | 1988-10-24 |
| JP2575382B2 true JP2575382B2 (ja) | 1997-01-22 |
Family
ID=13978576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089719A Expired - Fee Related JP2575382B2 (ja) | 1987-04-14 | 1987-04-14 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575382B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03195049A (ja) * | 1989-12-25 | 1991-08-26 | Hitachi Ltd | 半導体集積回路装置 |
| WO2015193992A1 (ja) * | 2014-06-18 | 2015-12-23 | ゼンテルジャパン株式会社 | 半導体回路装置及び半導体メモリシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126159A (en) * | 1981-01-29 | 1982-08-05 | Nec Corp | Integrated circuit package |
| JPS6282807A (ja) * | 1985-10-08 | 1987-04-16 | Nec Corp | 集積回路 |
-
1987
- 1987-04-14 JP JP62089719A patent/JP2575382B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63256001A (ja) | 1988-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |