JPS5823754B2 - 半導体集積回路用配線基板の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、マルチチップ形式の大規模集積回路に適する
半導体集積回路用配線基板の製造方法に関する。

大規模集積回路（以下ＬＳＩと略する）の実装形式の１
つとして、シリコンチップの外部接続用端子部を直接に
セラミック基板等の配線部に接続するいわゆるマルチチ
ップ形式が知られている。

このマルチチップ形式のＬＳＩは、シリコンチップの回
路素子の表面に不活性化処理を施し、外部端子部をいわ
ゆるビームリード方式、フリップチップ方式等の配線と
直接接続可能な形態を形成することによって、外見上裸
のチップを高密度に実装することができるものである。

近時、半導体製造技術の急速な進歩に伴ない回路素子の
特性改善が進み、又、回路形式にも改良が加えられ低消
費電力で高速な論理回路（だとえはゲート一段当り０．
６〜１．ｏ ｎＳ ）が実用に供されるようになった。

しかしこの様な高速の集積回路を用いて実際の論理装置
を構成するにはストレーインピーダンス回路による時間
遅れ、集積回路相互間の幾例学的な距離に起因する伝送
遅れ伝送路の分岐等にもとすくインピーダンスの不整合
による波形の乱れなどいくつかの遅延要素を考慮しなけ
ればならない。

これ等は、しばしば論理ゲートの基本遅延と同等あるい
は数倍にも達するからである。

そのために高集積化、高密度実装を行なう必要がある。

そしてマルチチップ形式がこの目的にかなう１つの方法
でありこの形式の実装構造についてさまざまな改良が行
なわれてきた。

さて、従来のマルチチップ形式ＬＳＩを実現する配線基
板の構造は、多くは１層ないし２層の信号配線層と低い
インピーダンスで電源を供給し、かつ信号層を一定の特
性インピーダンスに保つだめの１層あるいは２層の電源
、アース供給層とからなっている。

第１図はこれら従来の構造例を模型的に表しだものであ
って同図ａは外観図、同図すは断面図である。

第１図において１３はたとえば高純度のアルミナＡｔ２
０３を主成分とする基板であって、表面に電源アース層
１４およびガラスあるいは、アルミナ等の絶縁層１５を
はさんで配線層１６が積層されている。

ビームリード化されたシリコンチップ１１は、この基板
の最上層上に配置され、電気的々接続は配線１６および
コンタクトホール１７を介して行にわれ、回路を構成す
る。

この種の回路構成では、伝送の特性インピーダンスを一
定に保つことおよび特性インピーダンスに整合した終端
整合を行うことが信号伝送速度の改善に必要である。

この配線導体１６は、電源アース層１４と対面してマイ
クロストリップラインをなす様構成し、パターン幅、厚
さを調節することによって定インピーダンスとすること
が行なわれている。

このインピーダンスに等しい抵抗を伝送線の端に終端す
るため、シリコンチップ上にあらかじめ余分の抵抗器を
準備しておき端子を出しておく方法、あるいは別個に抵
抗素子集合のチップを用意する方法などが従来性なわれ
ている。

この様々方法によれば、シリコンチップから取出し得る
端子を電源、アース、信号端子だけではなくその他に終
端用抵抗入力端子に割当てなければならなくなる。

その結果信号端子の数、ひいては搭載可能な論理ゲート
数が匍拒長されることになる。

また本来論理ゲート用のシリコンチップカ搭載されるべ
き位置を抵抗素子チップに割当てるために、基板全体と
してのゲート数の減少、配線基板の延長、配線の輻そう
などを生ずる欠点がある。

さらに伝送路の構成方法として薄膜、厚膜等の技術を用
いるので信号線路を形成する導電パターンの厚みを十分
厚くとることができず信号線路の直流抵抗が１ｃＩＩＬ
当りで数Ωにも達し、その結果、線路を伝ばんする信号
に抵抗損失による波形劣化が起り信号の伝ばん遅延時間
の増加をもたらし、さらにデジタル信号の信号電位を変
動させる。

その結果デジタル回路に必要不可欠な雑音耐性（あるい
は雑音余裕とも呼ばれる）が城少臥高速論理回路接続の
実現、高密度実装の実現に支障を与えていた。

本発明の目的は、マルチチップ形式のＬＳＩにおいてチ
ップ間を接続する伝送線の伝送特性の改善に有効な半導
体集積回路用配線基板の製造方法を提供することにある
。

前記目的を達成するために本発明による半導体集積回路
用配線基板の製造方法は、１以上の配線層を有する半導
体集積回路搭載用の配線基板の製造方法において、絶縁
層上のほぼ全面に抵抗体層を形成し、前記抵抗体層にマ
スキングおよびエツチングを行い抵抗配線回路を形成し
、前記抵抗配線回路の一部が露出するように前記抵抗配
線回路上に電気良導体を形成し、前記電気良導体の形成
された部分を配線回路部、前記抵抗配線回路の露出して
いる部分を抵抗回路部として構成されている。

前記半導体集積回路用配線基板の製造方法によれば、抵
抗回路と配線同格を一体に製造することができる。

そのため配線構造が極めて簡単な半導体集積回路用配線
基板を提供することができる。

以下図面等を参照して本発明による半導体集積回路用配
線基板の製造方法をさらに詳しく説明する。

第２図は本発明による製造方法で製造した半導体集積回
路用配線基板の実施例を示す図であって、同図ａは斜視
図、同図すは同図ａの一部を拡大して示した図、同図Ｃ
はその部分の断面図である。

図中、１１はシリコンチップ、１２は外部接続用端子、
１３はアルミナセラミック基板、１４は電源アース層、
１５は絶縁層、１６は信号配線回路、２１は抵抗体配線
回路、１７はコンタクトホールを示している。

この実施例として示した基板の基本的構成は基本構体と
なるＡ４０３基板１３を用い、抵抗体配線回路２１上に
信号配線回路１６を形成し抵抗体配線回路２１の一部を
信号配線回路１６から露出させ、露出した抵抗体部分を
終端抵抗として利用するようにした伝送線路を得るよう
になっている。

第３図は上記実施例の製造過程を図示したものである。

同図ａはＡｔ２０３基板１３上に電源アース層、絶縁層
が構成されている所を図示したものである。

同図すは絶縁層１５上にニクロム、窒化タンタル等の抵
抗体を蒸着等の技術を用いて全面に付着せしめた状態を
図示したものである。

同図Ｃは全面に付着した抵抗体をマスキング技術、エツ
チング技術を用いて、所望の抵抗体配線回路の形に残さ
れた状態を図示したものである。

同図ｄは伝送線路の形に残された抵抗体配線回路上に金
等の良導電体を付着せしめ、信号配線回路を形成した状
態を図示したものである。

これはマスキング、エツチング、選択的電着技術および
その他の技術を用いて行なうもので、終端抵抗と１〜て
必要な部分を残して他の抵抗体配線回路は全て良電導体
でおおわれ、信号配線回路１６を形成している。

この様な過程を経ることによリーアルミナセラミック基
板１３上には電源アース層、絶縁層の他の終端抵抗を一
体化して具備した信号の伝送線路を形成し得る。

また、終端抵抗として必要な面積は、窒素メンタルを例
にとると膜厚１０００Ａで約２５Ω程度を示す故、１０
００程度の終端抵抗値を実現するのには配線パターンの
パターン幅の数倍の長さで実現可能であり、信号線の全
長に比べれば極くわずかの部分しか占有しない。

以上の説明から明らかなように本発明による配線基板は
定インピーダンスの信号伝送線路と、実装密度をそこな
うことのない整合終端抵抗を実現し得るものであって、
最少の配線領域で高密度に半導体チップを実装可能とし
たものである。

さらに選択的電着技術を用いる事により信号配線回路１
６の厚みを十分に採る事が可能であり、抵抗損失の極少
化が可能となる。

以上詳しく説明した実施例について本発明の範囲で種々
の変形を施すことができる。

例えば上記説明ではセラミック基板の片側のみに電源ア
ース層、および信号層を設ける例を述べだが各層をさら
に多層化して本発明を実施することあるいはセラミック
基板の両側に前述各層を設は本発明を実施することも可
能である。

要するに本発明の範囲は前記実施例により限定されるも
のでなく特許請求の範囲記載のすべてにおよぶものであ
る。

【図面の簡単な説明】

第１図は従来の半導体集積回路用配線基板を示すもので
同図ａは外観図、ｂは断面図である。 第２図は本発明による製造方法で製造した半導体集積回
路用配線基板の実施例を示す図であって、同図ａは外観
図、ｂはａの一部拡大図、Ｃは断面図である。 第３図は本発明の１実施例の製造過程を示すもので同図
ａからｂまで段階的に図示しである。 １０・・・従来の半導体集積回路用配線基板、１１・・
・半導体集積回路（ビームリード シリコンチップ）、
１２・・・外部接続用端子、１３・・・アルミナセラミ
ック配線基板、１４・・・電源、アース配線層、１５・
・・絶縁層、１６・・・信号配線回路、１７・・・コン
タクトホール、２０・・・本発明の一実施例である半導
体集積回路用配線基板、２１・・・抵抗体配線回路。

Claims (1)

【特許請求の範囲】
1. １ 以上の配線層を有する半導体集積回路搭載用の配線
   基板の製造方法において、絶縁層上のほぼ全面に抵抗体
   層を形成し、前記抵抗体層にマスキングおよびエツチン
   グを行い抵抗配線回路を形成し、前記抵抗配線回路を一
   部が露出するように前記抵抗配線回路上に電気良導体を
   形成し、前記電気良導体の形成された部分を配線回路部
   、前記抵抗配線回路の露出している部分を抵抗回路部と
   したことを特徴とする半導体集積回路用配線基板の製造
   方法。