JPS60161641A - 回路パツケージとその製造方法 - Google Patents
回路パツケージとその製造方法Info
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- JPS60161641A JPS60161641A JP60003920A JP392085A JPS60161641A JP S60161641 A JPS60161641 A JP S60161641A JP 60003920 A JP60003920 A JP 60003920A JP 392085 A JP392085 A JP 392085A JP S60161641 A JPS60161641 A JP S60161641A
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- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路及びハイブリッド集積回路のパッケー
ジングに関りる。
ジングに関りる。
従来の技術
ガリウム ヒ素で代表される高速度集積回路は規在開発
途上でありパイロワ1〜製造ラインでプロトタイプチッ
プがある程度の最生産されている。
途上でありパイロワ1〜製造ラインでプロトタイプチッ
プがある程度の最生産されている。
回路チップの全能力を引き出すことは工業的に生産され
た標準的なパッケージが入手できないことから困難であ
る。小さな高周波パッケージがそこここのマイクロ波装
置で使われているがそれらのパッケージは複雑なデジタ
ルあるいはリニア回路には全く不適当である。複数のビ
ンを有JるLSIパッケージは数多くあるがそれらは非
常な高周波で使用するには適していない。
た標準的なパッケージが入手できないことから困難であ
る。小さな高周波パッケージがそこここのマイクロ波装
置で使われているがそれらのパッケージは複雑なデジタ
ルあるいはリニア回路には全く不適当である。複数のビ
ンを有JるLSIパッケージは数多くあるがそれらは非
常な高周波で使用するには適していない。
発明が解決しようとする問題点
本発明の目的はこれらの困難を最小化ないし克服するこ
とにある。
とにある。
問題点を解決するための手段
本発明は板状の担体と、この担体上へ配置された複数の
半導体素子と、該素子を被覆し平坦面を与える一層ない
しそれ以上の絶縁体の層と、該平面上へ設けられ該素子
間を結線゛す゛る一層ないしそれ以上の金属蒸着被膜層
を含む回路アセンブリを提供する。
半導体素子と、該素子を被覆し平坦面を与える一層ない
しそれ以上の絶縁体の層と、該平面上へ設けられ該素子
間を結線゛す゛る一層ないしそれ以上の金属蒸着被膜層
を含む回路アセンブリを提供する。
実施例
本発明の実施例につき回路7’ tンブリを製造1−る
一連の]工程を示した第1図から第4図を参照しながら
説明リ−る。
一連の]工程を示した第1図から第4図を参照しながら
説明リ−る。
図示の如く、回路アセンブリはキA7リア(担体)11
(第1図)上に配置され、該キャリアの表面は例えばポ
リイミドなど絶縁体の厚い層12で被覆されている。キ
ャリアは金属など導体でもまたセラミックなどの絶縁体
でも良いが、該キャリア上に支持される半導体素子と熱
的に整合するものが有利である。いくつかの用途例えば
フォトダイオード/増幅器アセンブリなどではキャリア
11は透明で素子下方から光照射できるようになってい
Cも良い。このような構成は光伝送システムに利用でき
よう。
(第1図)上に配置され、該キャリアの表面は例えばポ
リイミドなど絶縁体の厚い層12で被覆されている。キ
ャリアは金属など導体でもまたセラミックなどの絶縁体
でも良いが、該キャリア上に支持される半導体素子と熱
的に整合するものが有利である。いくつかの用途例えば
フォトダイオード/増幅器アセンブリなどではキャリア
11は透明で素子下方から光照射できるようになってい
Cも良い。このような構成は光伝送システムに利用でき
よう。
層12は窒化珪素の薄い層13で被覆され次にフォトレ
ジスト14で選択的にマスクされる。該アセンブリは例
えば2段階の反性性イオンエツチングプロセスなどでマ
スクの上からエツチングされ、層12上に窓15(第2
図)が形成される。
ジスト14で選択的にマスクされる。該アセンブリは例
えば2段階の反性性イオンエツチングプロセスなどでマ
スクの上からエツチングされ、層12上に窓15(第2
図)が形成される。
該窓15各々にはガリウム ヒ素集積回路に代表される
半導体あるいは他の素子16が設置される。
半導体あるいは他の素子16が設置される。
さらに例えばポリイミドなどの平面化層17(第3図)
が付着せしめられ以後の加工のために実質的に平坦な表
面を与える。
が付着せしめられ以後の加工のために実質的に平坦な表
面を与える。
次に層17に開口部18がエツチングにより形成され、
素子16の端子部を露出させる。
素子16の端子部を露出させる。
次に最初の金属蒸着被膜層ないし結線層19が真空蒸着
などでイ]与された適当なマスクの上から形成せしめら
れる。その上にさらにポリイミド層20(第4図)をイ
1与し続いて第2の金属蒸着被膜21による結線層をエ
ツチング及び金属蒸着工程により追加形成り−ることか
できる。この上部の金属蒸着パターン21はボンドパッ
ド22を含み、該回路アセンブリを外部へ接続できるよ
うになっ−Cいる。
などでイ]与された適当なマスクの上から形成せしめら
れる。その上にさらにポリイミド層20(第4図)をイ
1与し続いて第2の金属蒸着被膜21による結線層をエ
ツチング及び金属蒸着工程により追加形成り−ることか
できる。この上部の金属蒸着パターン21はボンドパッ
ド22を含み、該回路アセンブリを外部へ接続できるよ
うになっ−Cいる。
ボンドパッド22にはリード線を取りつけることができ
回路基板へ7リツプ取付【プすることができよう。ある
いはアレンブリは共面伝送線型式の入出力端子を有する
多ビンセラミックパッケージへ装着しても良い。インピ
ーダンス不整合を最小にするため入力ビンに厚膜抵抗器
を設(プでもよい。
回路基板へ7リツプ取付【プすることができよう。ある
いはアレンブリは共面伝送線型式の入出力端子を有する
多ビンセラミックパッケージへ装着しても良い。インピ
ーダンス不整合を最小にするため入力ビンに厚膜抵抗器
を設(プでもよい。
本方法は高周波ガリウム ヒ素回路への利用の他にフォ
トダイオード/増幅器のハイブリッド構成のパッケージ
ングにも有効である。典型的なハイブリッド組成はGc
llnASフォトダイオードとGa As MESFE
T増幅器、あルイハGa1nAsフ第1〜ダイオードと
シリコン バイポーラ増幅器、またはシリコン フ第1
−ダイオードと1nGaAs増幅器の組合せを含むが、
これらに限定されるものではない。
トダイオード/増幅器のハイブリッド構成のパッケージ
ングにも有効である。典型的なハイブリッド組成はGc
llnASフォトダイオードとGa As MESFE
T増幅器、あルイハGa1nAsフ第1〜ダイオードと
シリコン バイポーラ増幅器、またはシリコン フ第1
−ダイオードと1nGaAs増幅器の組合せを含むが、
これらに限定されるものではない。
本回路構成は集積回路を対象として記述されたが他の能
動d3よび/あるいは受動素子も本方法により同一のキ
ャリア上に結線され得ることは明らかであろう。
動d3よび/あるいは受動素子も本方法により同一のキ
ャリア上に結線され得ることは明らかであろう。
第1図は窒化珪素被膜13とフォトレジスト14を施さ
れたキャリア11及び絶縁体層12を示す図、第2図は
第1図の構成を1ツヂング後、絶縁体層12に形成され
る窓に素子16を設置した状態を承り図、第3図は第2
図の構成をさらに平面化層17で被覆後マスク及びエツ
チングを施し、その上に金属蒸着被11!J19をマス
クを用いて選択的に形成せしめた状態を示J−図、第4
図は第3図の構成にさらに絶縁体層20を付与した後エ
ツチングと金属蒸着を施し第2の金属魚盾層21が形成
された状態を示u図である。 11・・・キャリア、12・・・絶縁体、13・・・窒
化■1素、14・・・フォトレジスト、15・・・窓、
16・・・素子、17・・・平面化層、18・・・開口
部、1つ・・・金属蒸着被膜、20・・・ポリイミド層
、21・・・金属蒸着被膜、22・・・ボンドパッド。 特Y1出願人 スタンダード テレフォンズアンド ケ
ーブルス パブリック 第1頁の続き 0発 明 者 リチャード ゴートン イギリス国プラ
ム 2番地
れたキャリア11及び絶縁体層12を示す図、第2図は
第1図の構成を1ツヂング後、絶縁体層12に形成され
る窓に素子16を設置した状態を承り図、第3図は第2
図の構成をさらに平面化層17で被覆後マスク及びエツ
チングを施し、その上に金属蒸着被11!J19をマス
クを用いて選択的に形成せしめた状態を示J−図、第4
図は第3図の構成にさらに絶縁体層20を付与した後エ
ツチングと金属蒸着を施し第2の金属魚盾層21が形成
された状態を示u図である。 11・・・キャリア、12・・・絶縁体、13・・・窒
化■1素、14・・・フォトレジスト、15・・・窓、
16・・・素子、17・・・平面化層、18・・・開口
部、1つ・・・金属蒸着被膜、20・・・ポリイミド層
、21・・・金属蒸着被膜、22・・・ボンドパッド。 特Y1出願人 スタンダード テレフォンズアンド ケ
ーブルス パブリック 第1頁の続き 0発 明 者 リチャード ゴートン イギリス国プラ
ム 2番地
Claims (1)
- 【特許請求の範囲】 (1)板状の担体と、該担体上に配置された複数の半導
体装置と、該装置を被覆し平坦面をなす一層ないしそれ
以上の絶縁体の層と、該面上に設けられ該装置間を結線
する一層ないしそれ以上の金属蒸着′a膜層を合む回路
アセンブリ。 ■ 該担体は電気伝導性である特許請求の範囲第1項記
載の回路アセンブリ。 ■ 該装置はガリウム ヒ素集積回路である特許請求の
範囲第1項記載の回路アセンブリ。 (4)該担体は光学的に透明である特許請求の範囲第1
項記載の回路アレンブリ。 (5) フ第1−ダイΔ−ド/増幅器のハイブリッド構
成を含む特許請求の範囲第4項記載の回路アセンブリ。 (6) ガリウム インジウム ヒ素 フォトダイオー
ドを含む特許請求の範囲第5項記載の回路アセンブリ。 の ガリウム ヒm MESFE−r増幅器又は ・シ
リコン バイポーラ増幅器を含む特許請求の範囲第6項
記載の回路アセンブリ。 (8)該絶縁体はポリイミドである特許請求の範囲第7
項記載の回路アセンブリ。 ■) 該担体上へ固定された複数の素子を絶縁体により
実質的に表面が平坦になるにうに被覆し、一層ないしそ
れ以上の金属蒸着結線パターン層を該絶縁体上に施し、
さらに該結線パターン層と該素子との接続を付与する構
成を含む、同一の担体上へ複数の回路素子を装着づ°る
方法。 (10)全屈蒸着層は2層である特許請求の範囲第9項
記載の方法。 (11)絶縁体層は下部層及び上部層を含み、下部層は
窓を有し該素子が該窓位置にて担体に設置される構、成
のアセンブリを提供Jる特許請求の範囲第9項記載の方
法。 (12)該アセンブリは共面伝送線へと入力端を接続さ
れたパッケージ内に設置される特許請求の範囲第11項
記載の方法。 (13)各入力端がそれぞれ抵抗器で終結している特許
請求範囲第12項記載の方法。 (14)特許請求の範囲第9項に記載の方法で構成され
1=回路アゼンブリ。 (15)特許請求の範囲第1項に記載された回路アレン
ブリを組込んだ光伝送システム。
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