JPH07114251B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07114251B2 JPH07114251B2 JP13441291A JP13441291A JPH07114251B2 JP H07114251 B2 JPH07114251 B2 JP H07114251B2 JP 13441291 A JP13441291 A JP 13441291A JP 13441291 A JP13441291 A JP 13441291A JP H07114251 B2 JPH07114251 B2 JP H07114251B2
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- JP
- Japan
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- lead frame
- semiconductor device
- film pattern
- insulating tape
- conductor film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に半導体集積回路チップを実装するリードフレーム構造
の改良に関する。
に半導体集積回路チップを実装するリードフレーム構造
の改良に関する。
【０００２】
【従来の技術】半導体装置の高機能化に備えて回路を構
成するチップ数も増大する一方であり、実装基板側での
回路パターンの複雑化に備えて、同一パッケージ内に複
数のチップを搭載してなるいわゆるマルチチップパッケ
ージ化が進められている。
成するチップ数も増大する一方であり、実装基板側での
回路パターンの複雑化に備えて、同一パッケージ内に複
数のチップを搭載してなるいわゆるマルチチップパッケ
ージ化が進められている。
【０００３】しかしながらマルチチップパッケージ化に
は、特別の形状のリードフレームを用意しなければなら
ない場合が多く、また、大型化してしまうという問題が
あった。
は、特別の形状のリードフレームを用意しなければなら
ない場合が多く、また、大型化してしまうという問題が
あった。
【０００４】さらにまた、インナーリードと半導体チッ
プのボンディングパッドとの接続において、１つ１つ、
微細幅のインナーリード先端にワイヤボンディングを行
うのは極めて困難であった。
プのボンディングパッドとの接続において、１つ１つ、
微細幅のインナーリード先端にワイヤボンディングを行
うのは極めて困難であった。
【０００５】このような状況において、リードの本数を
低減する目的から、複数のパッドから接地ラインに落と
すような場合、接地用のプレートを設けこれにすべて接
続するという方法が有力となってきている。
低減する目的から、複数のパッドから接地ラインに落と
すような場合、接地用のプレートを設けこれにすべて接
続するという方法が有力となってきている。
【０００６】
【発明が解決しようとする課題】このように、従来の半
導体装置では、高機能化に備えて回路を構成するチップ
数も増大する一方であり、実装基板への実装は１つづつ
おこなわねばならないため、実装作業性が悪いという問
題があった。
導体装置では、高機能化に備えて回路を構成するチップ
数も増大する一方であり、実装基板への実装は１つづつ
おこなわねばならないため、実装作業性が悪いという問
題があった。
【０００７】また、回路を構成するチップ数の増大に備
えて、マルチチップパッケージ化が進められているが、
これには、特別の形状のリードフレームを用意しなけれ
ばならない上、大型化してしまうという問題があった。
えて、マルチチップパッケージ化が進められているが、
これには、特別の形状のリードフレームを用意しなけれ
ばならない上、大型化してしまうという問題があった。
【０００８】本発明は、前記実情に鑑みてなされたもの
で、実装基板への装着が容易でかつ小型の半導体装置を
提供することを目的とする。
で、実装基板への装着が容易でかつ小型の半導体装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】そこで本発明の半導体装
置では、インナーリードの配列方向に沿ってインナーリ
ード表面に所定の位置に帯状をなすように貼着される絶
縁性のテープの表面に、少なくとも複数の半導体チップ
を搭載するようにしている。
置では、インナーリードの配列方向に沿ってインナーリ
ード表面に所定の位置に帯状をなすように貼着される絶
縁性のテープの表面に、少なくとも複数の半導体チップ
を搭載するようにしている。
【００１０】望ましくは、絶縁性のテープを、リング状
をなすように一体的に形成する。
をなすように一体的に形成する。
【００１１】また、望ましくは、この絶縁性のテープの
表面に導体膜パターンを形成するようにしている。
表面に導体膜パターンを形成するようにしている。
【００１２】さらにまた望ましくは、導体膜パターン
を、リング状に形成した２本のパターンで構成し、各パ
ターンをそれぞれ電源線および接地線としている。
を、リング状に形成した２本のパターンで構成し、各パ
ターンをそれぞれ電源線および接地線としている。
【００１３】望ましくは、この導体膜パターンは、その
少なくとも一か所でインナーリードにワイヤを介して接
続する。必要に応じてボンディングパッドを形成するよ
うにしても良い。
少なくとも一か所でインナーリードにワイヤを介して接
続する。必要に応じてボンディングパッドを形成するよ
うにしても良い。
【００１４】望ましくは、導体膜パターンとインナーリ
ードとの接続を、絶縁性のテープに形成されたスルーホ
ールを介して行うようにしている。
ードとの接続を、絶縁性のテープに形成されたスルーホ
ールを介して行うようにしている。
【００１５】望ましくは、この半導体チップは、この導
体膜パターン上にフェースダウンで直接接続されるよう
にしている。
体膜パターン上にフェースダウンで直接接続されるよう
にしている。
【００１６】さらに望ましくは、中央部に半導体チップ
を搭載するようにしている。
を搭載するようにしている。
【００１７】望ましくは、放熱板の上に半導体チップを
搭載し、この放熱板の端部をインナーリードの先端に絶
縁部材を介して固着している。
搭載し、この放熱板の端部をインナーリードの先端に絶
縁部材を介して固着している。
【００１８】
【作用】上記構成によれば、トランジスタなどのディス
クリート型の半導体チップなどを１パッケージ内に他数
個搭載することができ、また共通接続できるものはパッ
ケージ内で共通接続するようにすればよいため、小型化
およびリード本数の低減を行うことができる。
クリート型の半導体チップなどを１パッケージ内に他数
個搭載することができ、また共通接続できるものはパッ
ケージ内で共通接続するようにすればよいため、小型化
およびリード本数の低減を行うことができる。
【００１９】また、実装基板に対し個々に実装する作業
が不要となり、実装作業性が大幅に向上する。
が不要となり、実装作業性が大幅に向上する。
【００２０】また、中央の半導体素子搭載部に半導体素
子を搭載して用いる場合には、本来使用されていないイ
ンナーリード上の領域に、絶縁性テープを貼着し、この
上にディスクリート素子等の半導体チップを搭載するこ
とになり、上記効果に加え、パッケージ寸法を大きくす
ることなく、多数のチップを小さな領域に搭載すること
ができる。
子を搭載して用いる場合には、本来使用されていないイ
ンナーリード上の領域に、絶縁性テープを貼着し、この
上にディスクリート素子等の半導体チップを搭載するこ
とになり、上記効果に加え、パッケージ寸法を大きくす
ることなく、多数のチップを小さな領域に搭載すること
ができる。
【００２１】さらに、絶縁性テープ上に導体膜パターン
からなる回路を形成するようにすれば、半導体チップか
らのワイヤの引き回しが不要となり、本来の位置に設け
られたボンディングパッドから最短位置にあるこの導体
膜パターンの上にワイヤボンディングを行うようにすれ
ばよいため、実装が容易で信頼性も高いものとなる。ま
た絶縁性テープ上に形成された導体膜パターンを用いて
いるため、歪みや剥がれを生じたりすることなく良好に
リードとの接続を達成する事ができるうえ、低抵抗であ
るため、インダクタンスの低減をはかることができる。
従って、この導体膜パターンを電源線や接地線に用いる
場合には、ノイズの低減をはかることができる。また、
マイクロ波集積回路に用いる場合にも、インピーダンス
整合を行うように線幅等を決定して導体膜パターンを形
成しておくようにすればよいため、設計が容易である。
からなる回路を形成するようにすれば、半導体チップか
らのワイヤの引き回しが不要となり、本来の位置に設け
られたボンディングパッドから最短位置にあるこの導体
膜パターンの上にワイヤボンディングを行うようにすれ
ばよいため、実装が容易で信頼性も高いものとなる。ま
た絶縁性テープ上に形成された導体膜パターンを用いて
いるため、歪みや剥がれを生じたりすることなく良好に
リードとの接続を達成する事ができるうえ、低抵抗であ
るため、インダクタンスの低減をはかることができる。
従って、この導体膜パターンを電源線や接地線に用いる
場合には、ノイズの低減をはかることができる。また、
マイクロ波集積回路に用いる場合にも、インピーダンス
整合を行うように線幅等を決定して導体膜パターンを形
成しておくようにすればよいため、設計が容易である。
【００２２】さらに、従来はパワープレートは放熱板を
兼ねることが多かったが、この構造によれば、パワープ
レートと放熱板とを分離することもできるため、設計も
自由となる上製造の合理化をはかることができる。
兼ねることが多かったが、この構造によれば、パワープ
レートと放熱板とを分離することもできるため、設計も
自由となる上製造の合理化をはかることができる。
【００２３】また絶縁性のテープを、半導体チップ搭載
部の各辺に沿って形成するようにすれば、導体パターン
も各辺に沿って形成することができ、チップからのボン
ディングが導体パターン上の最短位置に行う事が可能と
なる。
部の各辺に沿って形成するようにすれば、導体パターン
も各辺に沿って形成することができ、チップからのボン
ディングが導体パターン上の最短位置に行う事が可能と
なる。
【００２４】また、絶縁性のテープを、リング状をなす
ように一体的に形成すれば、さらにボンディングワイヤ
の引き回しは低減される。
ように一体的に形成すれば、さらにボンディングワイヤ
の引き回しは低減される。
【００２５】さらに望ましくは、このリング状の絶縁性
テープ上の導体膜パターンをも、リング状に形成し、電
源線を構成するようにすれば、電源線に接続するボンデ
ィングパッドは多いため、最短位置に複数個のボンディ
ングを行うようにすればよくボンディングが容易となる
うえ、そのの分だけリード本数を低減することができ
る。
テープ上の導体膜パターンをも、リング状に形成し、電
源線を構成するようにすれば、電源線に接続するボンデ
ィングパッドは多いため、最短位置に複数個のボンディ
ングを行うようにすればよくボンディングが容易となる
うえ、そのの分だけリード本数を低減することができ
る。
【００２６】また、導体膜パターンを、リング状に形成
した２本のパターンで構成し、各パターンをそれぞれ電
源線および接地線とすることによりさらにリード数の低
減をはかることができる。
した２本のパターンで構成し、各パターンをそれぞれ電
源線および接地線とすることによりさらにリード数の低
減をはかることができる。
【００２７】そして、この導体膜パターンとインナーリ
ードとの接続は、一か所で行えばよく、ワイヤを介して
接続してもよいし、絶縁性のテープに形成されたスルー
ホールを介して行うようにしてもよく、後者の方がより
信頼性が向上する。
ードとの接続は、一か所で行えばよく、ワイヤを介して
接続してもよいし、絶縁性のテープに形成されたスルー
ホールを介して行うようにしてもよく、後者の方がより
信頼性が向上する。
【００２８】さらに、端部をインナーリードの先端に固
着した放熱板を用い、この放熱板の上に中央の半導体チ
ップを搭載するようにすれば、実装が極めて容易とな
る。
着した放熱板を用い、この放熱板の上に中央の半導体チ
ップを搭載するようにすれば、実装が極めて容易とな
る。
【００２９】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００３０】図１は、本発明実施例の半導体装置に用い
られるリードフレームを示す図である。
られるリードフレームを示す図である。
【００３１】このリードフレーム１は、インナーリード
２上に、幅２mmのリング状に成形したポリイミドフィル
ムからなる絶縁性テープ５を貼着したことを特徴とする
ものである。
２上に、幅２mmのリング状に成形したポリイミドフィル
ムからなる絶縁性テープ５を貼着したことを特徴とする
ものである。
【００３２】そしてさらにこの絶縁性テープ５の表面
に、銅箔のパターンからなり、このテープの長手方向に
沿って平行に形成されたそれぞれ幅０．３mmの電源線６
Ｐおよび接地線６Ｇを形成し、これらを共通電源線およ
び共通接地線として用いるようにしたことを特徴とする
ものである。
に、銅箔のパターンからなり、このテープの長手方向に
沿って平行に形成されたそれぞれ幅０．３mmの電源線６
Ｐおよび接地線６Ｇを形成し、これらを共通電源線およ
び共通接地線として用いるようにしたことを特徴とする
ものである。
【００３３】他の部分は通常のリードフレームと全く同
様に形成されており、アロイ４２と指称されている帯状
材料を用い、順送り金型を用いてインナーリード２やア
ウターリード３を形成し、インナーリード２先端にワイ
ヤボンディングに必要とされる平坦幅を確保するための
コイニング領域Ｋを形成したものである。そして、また
インナーリード先端およびダイパッドにはＰｔなどの貴
金属めっき層が形成されている。
様に形成されており、アロイ４２と指称されている帯状
材料を用い、順送り金型を用いてインナーリード２やア
ウターリード３を形成し、インナーリード２先端にワイ
ヤボンディングに必要とされる平坦幅を確保するための
コイニング領域Ｋを形成したものである。そして、また
インナーリード先端およびダイパッドにはＰｔなどの貴
金属めっき層が形成されている。
【００３４】このリードフレームは通常の方法でインナ
ーリード、アウターリード等を具備したリードフレーム
本体を形成した後、あらかじめ電源線６Ｐおよび接地線
６Ｇの形成されたポリイミドテープ５を所定の位置に貼
着して形成される。
ーリード、アウターリード等を具備したリードフレーム
本体を形成した後、あらかじめ電源線６Ｐおよび接地線
６Ｇの形成されたポリイミドテープ５を所定の位置に貼
着して形成される。
【００３５】この絶縁性テープは、通常のポリイミドテ
ープに銅箔を直接接合したのち、フォトリソグラフィに
より所望の幅のレジストパターンを形成し、エッチング
により不要部の銅を除去する等の方法で容易に高精度の
パターンを形成することができる。
ープに銅箔を直接接合したのち、フォトリソグラフィに
より所望の幅のレジストパターンを形成し、エッチング
により不要部の銅を除去する等の方法で容易に高精度の
パターンを形成することができる。
【００３６】次にこのようなリードフレームを用いて実
装された半導体装置について説明する。
装された半導体装置について説明する。
【００３７】図２はこのリードフレームを用いた半導体
装置である。
装置である。
【００３８】この半導体装置は、この絶縁性テープ５の
表面に多数のトランジスタチップ６を配列し、３本のリ
ードの内２本はそれぞれ電源線６Ｐおよび接地線６Ｇに
ワイヤ７を介して接続し、残りの１本はそれぞれインナ
ーリード２との間をワイヤ８を介して接続し、さらに電
源線６Ｐおよび接地線６Ｇとインナーリード２とをそれ
ぞれボンディングワイヤ９を介して接続し、外側を樹脂
パッケージ１２で覆うようにしたものである。
表面に多数のトランジスタチップ６を配列し、３本のリ
ードの内２本はそれぞれ電源線６Ｐおよび接地線６Ｇに
ワイヤ７を介して接続し、残りの１本はそれぞれインナ
ーリード２との間をワイヤ８を介して接続し、さらに電
源線６Ｐおよび接地線６Ｇとインナーリード２とをそれ
ぞれボンディングワイヤ９を介して接続し、外側を樹脂
パッケージ１２で覆うようにしたものである。
【００３９】このようにして得られた半導体装置によれ
ば、トランジスタを１つ１つ装着していた従来に比べ、
リード数を大幅に低減することができ、実装基板への装
着が極めて容易となる。
ば、トランジスタを１つ１つ装着していた従来に比べ、
リード数を大幅に低減することができ、実装基板への装
着が極めて容易となる。
【００４０】また絶縁性テープ上に形成された導体膜パ
ターンを用いているため、歪みや剥がれを生じたりする
こと無く良好に接続を達成する事ができるうえ、低抵抗
であるため、インダクタンスの低減をはかることがで
き、ノイズの低減をはかることができる。また、マイク
ロ波集積回路に用いる場合にも、インピーダンス整合を
行うように線幅等を決定して導体膜パターンを形成して
おくようにすればよいため、設計が極めて容易となる。
ターンを用いているため、歪みや剥がれを生じたりする
こと無く良好に接続を達成する事ができるうえ、低抵抗
であるため、インダクタンスの低減をはかることがで
き、ノイズの低減をはかることができる。また、マイク
ロ波集積回路に用いる場合にも、インピーダンス整合を
行うように線幅等を決定して導体膜パターンを形成して
おくようにすればよいため、設計が極めて容易となる。
【００４１】なお、前記実施例では、電源線６ｐおよび
接地線６ｇとインナーリード２との接続はそれぞれボン
ディングワイヤを介して行うようにしたが、本発明の第
２の実施例として図３に示すように、絶縁性のテープ５
に形成されたスルーホールｈ１およびｈ２を介して行う
ようにしてもよい。この場合はボンディングワイヤ数を
少なくすることができ、信頼性をさらに向上することが
できる。
接地線６ｇとインナーリード２との接続はそれぞれボン
ディングワイヤを介して行うようにしたが、本発明の第
２の実施例として図３に示すように、絶縁性のテープ５
に形成されたスルーホールｈ１およびｈ２を介して行う
ようにしてもよい。この場合はボンディングワイヤ数を
少なくすることができ、信頼性をさらに向上することが
できる。
【００４２】また本発明の第３の実施例として図４に示
すように、通常の中央にＩＣチップ１０を搭載し、イン
ナーリード上の余剰部をトランジスタ搭載領域として用
いたものも有効である。
すように、通常の中央にＩＣチップ１０を搭載し、イン
ナーリード上の余剰部をトランジスタ搭載領域として用
いたものも有効である。
【００４３】また、導体パターンをなくし、ワイヤボン
ディングによってインナーリードに接続しても良く、ま
た１本でもよいし、２本の導体パターンのうち１本を共
通接続用の配線パターンとして用いても良いし、３本の
導体パターンを設けてもよい。 さらに前記実施例で
は、絶縁性フィルムの形状をリング状としたが、変形例
として図５および図６に示すように、２方向または４方
向に分割して形成してもよい。
ディングによってインナーリードに接続しても良く、ま
た１本でもよいし、２本の導体パターンのうち１本を共
通接続用の配線パターンとして用いても良いし、３本の
導体パターンを設けてもよい。 さらに前記実施例で
は、絶縁性フィルムの形状をリング状としたが、変形例
として図５および図６に示すように、２方向または４方
向に分割して形成してもよい。
【００４４】
【発明の効果】以上説明してきたように、本発明によれ
ば、インナーリード表面の所定の位置に帯状をなすよう
に、絶縁性のテープを貼着し、このテープ上に複数の半
導体チップを搭載するようにしているため、実装面積が
小さくかつ実装が容易で信頼性の高い半導体装置を得る
ことが可能となる。
ば、インナーリード表面の所定の位置に帯状をなすよう
に、絶縁性のテープを貼着し、このテープ上に複数の半
導体チップを搭載するようにしているため、実装面積が
小さくかつ実装が容易で信頼性の高い半導体装置を得る
ことが可能となる。
【図１】本発明実施例のリードフレームを示す図
【図２】本発明実施例のリードフレームの用いた半導体
装置を示す図
装置を示す図
【図３】本発明の他の実施例の半導体装置を示す図
【図４】本発明の他の実施例の半導体装置を示す図
【図５】本発明の他の実施例のリードフレームを示す図
【図６】本発明の他の実施例のリードフレームを示す図
１ リードフレーム ２ インナーリード ３ アウターリード ４ パッド Ｋ コイニング領域 ５ 絶縁性テープ ６ｐ 電源線 ６ｇ 接地線 ７ ボンディングワイヤ ８ ボンディングワイヤ ９ ボンディングワイヤ １０ 半導体チップ １２ 樹脂パッケージ
Claims (5)
- 【請求項１】所定の間隔をおいて放射状に配列された複
数のインナーリードを具備してなるリードフレーム本体
と前記インナーリード表面の所定の位置に帯状をなすよ
うに貼着された絶縁性のテープとからなるリードフレー
ムと、前記絶縁性のテープの所定の位置に搭載された複
数の半導体チップとを具備し、前記各半導体チップのボ
ンディングパッドの少なくとも１つと、前記インナーリ
ードとがそれぞれ電気的に接続されていることを特徴と
する半導体装置。 - 【請求項２】前記絶縁性のテープは、リング状をなすよ
うに一体的に形成され、その表面に幅方向に沿って形成
された導体膜パターンを具備していることを特徴とする
請求項(1) に記載の半導体装置。 - 【請求項３】前記導体膜パターンは、リング状に形成さ
れた２本のパターンからなり、各パターンはそれぞれ電
源線および接地線を構成し前記電源線および接地線には
それぞれ複数の前記ボンディングパッドが接続されてい
ることを特徴とする請求項(2) に記載の半導体装置。 - 【請求項４】前記導体膜パターンは、その少なくとも一
か所でインナーリードにワイヤを介して接続されている
ことを特徴とする請求項(3) に記載のリードフレーム。 - 【請求項５】前記導体膜パターンは、その少なくとも一
か所で、絶縁性のテープに形成されたスルーホールを介
してインナーリードに接続されていることを特徴とする
請求項(3) に記載のリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13441291A JPH07114251B2 (ja) | 1991-06-05 | 1991-06-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13441291A JPH07114251B2 (ja) | 1991-06-05 | 1991-06-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359464A JPH04359464A (ja) | 1992-12-11 |
| JPH07114251B2 true JPH07114251B2 (ja) | 1995-12-06 |
Family
ID=15127783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13441291A Expired - Fee Related JPH07114251B2 (ja) | 1991-06-05 | 1991-06-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114251B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352120B1 (ko) * | 1996-12-06 | 2003-01-24 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임의 구조 및 이를 이용한 반도체 패키지 |
| JP2001110984A (ja) * | 1999-10-13 | 2001-04-20 | Hitachi Ltd | 半導体モジュールおよびそれを用いた電気装置 |
-
1991
- 1991-06-05 JP JP13441291A patent/JPH07114251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04359464A (ja) | 1992-12-11 |
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Legal Events
| Date | Code | Title | Description |
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