JPS61228660A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS61228660A JPS61228660A JP7151585A JP7151585A JPS61228660A JP S61228660 A JPS61228660 A JP S61228660A JP 7151585 A JP7151585 A JP 7151585A JP 7151585 A JP7151585 A JP 7151585A JP S61228660 A JPS61228660 A JP S61228660A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon
- silicon oxide
- semiconductor substrate
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 2
- 239000002994 raw material Substances 0.000 claims 1
- 238000001947 vapour-phase growth Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 229920005591 polysilicon Polymers 0.000 abstract description 11
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 238000001259 photo etching Methods 0.000 abstract description 3
- 239000012808 vapor phase Substances 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009395 breeding Methods 0.000 description 1
- 230000001488 breeding effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、基板表面に溝部を有する半導体集積回路の
製造方法に関するものである。
製造方法に関するものである。
半導体集積回路とは１周知のごとく半導体基板表面に多
数のトランジスタ、抵抗、容量等が配置されて成るもの
であり、その集積密度を上げることが高機能化、高性能
化において不可欠の課題となっている。
数のトランジスタ、抵抗、容量等が配置されて成るもの
であり、その集積密度を上げることが高機能化、高性能
化において不可欠の課題となっている。
集積度を上げる直接的手段には、半導体基板表面に形成
される各株導体層および絶縁層の加工精度を上げて、で
きるだ号微細なパターンを形成する手段があるが、他に
半導体基板表面の実質的表面積を大きくする手段も考え
られる。
される各株導体層および絶縁層の加工精度を上げて、で
きるだ号微細なパターンを形成する手段があるが、他に
半導体基板表面の実質的表面積を大きくする手段も考え
られる。
後者の手段を実現する具体的方法として、半導体基板表
面に数多くの溝部を設けることが効果的である。設けた
溝部の＠鷺を利用すれば、集積度を落とすことなく大容
量のコンデンサを形成することができるほか、溝部を絶
縁物で埋込むことにより、従来から用いられてきた選択
酸化法Ｋかわる素子分離領域として利用することもでき
る。
面に数多くの溝部を設けることが効果的である。設けた
溝部の＠鷺を利用すれば、集積度を落とすことなく大容
量のコンデンサを形成することができるほか、溝部を絶
縁物で埋込むことにより、従来から用いられてきた選択
酸化法Ｋかわる素子分離領域として利用することもでき
る。
以上、溝部を有した構造の利点は数多くある。
従来、この種の溝部をつくりつける手段としては、シリ
コン基板表面に所望のバタｒニング了スクを形成した後
、化学的あるいは物理的なエツチングが用いられていた
。
コン基板表面に所望のバタｒニング了スクを形成した後
、化学的あるいは物理的なエツチングが用いられていた
。
第２図（ａ）〜（ｆ）は従来技術による溝部形成方法を
説明するための概要図である。以下、その工１！につい
て説明する。
説明するための概要図である。以下、その工１！につい
て説明する。
まず、第２図（ｉ）に示すように、平担な面を有したシ
リコン基板１１の表面上に公知の熱酸化法あるいは化学
的気相成長法により、比較的厚い。
リコン基板１１の表面上に公知の熱酸化法あるいは化学
的気相成長法により、比較的厚い。
たとえば１μｍ程度のシリモノ駿化膜１２ｖ形成する。
このシリコン酸化膜１２は、後にシリコン基板１１なエ
ツチングするときのマスク材となるものであり、形成す
る溝部の深さに応じて適切な厚さに設定しなげればなら
ない。次に、化学的気相成長法により約０．２μｍ程度
のポリシリコン層１３を形成する。このポリシリコン層
１３は、シリコン酸化ＩＩＩ ２’にエツチングすると
きのマスク材となる。次いで第２図（ｂ）に示すように
、写真蝕刻技術を用いてフオ）Ｍシスト１４を塗布、開
孔し、この７オトＶシスト１４Ｙマスクとしてポリシリ
コン層１３のエツチングを行５゜次に第２図（Ｃ）に示
すよ５に、フォトンジス） １４Ｖ除去し、露出したポ
リシリコン層１３ｔ−マスクとして周知の反応性イオン
エツチング法により、シリコン酸化膜１２のエツチング
を行５゜次いでポリシリコン層１３′を除去した後、第
２図（ｄ）に示すように。
ツチングするときのマスク材となるものであり、形成す
る溝部の深さに応じて適切な厚さに設定しなげればなら
ない。次に、化学的気相成長法により約０．２μｍ程度
のポリシリコン層１３を形成する。このポリシリコン層
１３は、シリコン酸化ＩＩＩ ２’にエツチングすると
きのマスク材となる。次いで第２図（ｂ）に示すように
、写真蝕刻技術を用いてフオ）Ｍシスト１４を塗布、開
孔し、この７オトＶシスト１４Ｙマスクとしてポリシリ
コン層１３のエツチングを行５゜次に第２図（Ｃ）に示
すよ５に、フォトンジス） １４Ｖ除去し、露出したポ
リシリコン層１３ｔ−マスクとして周知の反応性イオン
エツチング法により、シリコン酸化膜１２のエツチング
を行５゜次いでポリシリコン層１３′を除去した後、第
２図（ｄ）に示すように。
シリコン酸化膜１２′ｔ−マスクとして反応性イオンエ
ツチングによってシリコン基板１１のエツチングを行い
、溝部１５′ｔ−形成する。この後、第２図（ｅ）に示
すように、残ったシリコン酸化膜１２ｔ−除去し、再び
熱酸化法を用いて薄いシリコン酸化膜１６を形成し、続
いて溝部ＩＳｔポリシリコン１Ｔで埋込み第２図（ｆ）
Ｋ示す形状を得ていた。
ツチングによってシリコン基板１１のエツチングを行い
、溝部１５′ｔ−形成する。この後、第２図（ｅ）に示
すように、残ったシリコン酸化膜１２ｔ−除去し、再び
熱酸化法を用いて薄いシリコン酸化膜１６を形成し、続
いて溝部ＩＳｔポリシリコン１Ｔで埋込み第２図（ｆ）
Ｋ示す形状を得ていた。
上記のような従来の半導体集積回路の製造方法では、所
望の形状、すなわち可能な限り幅が狭く、かつ深い溝を
形成する目的で用いる反応性イオンエツチング法におい
て、被エツチング材とマスク材との充分な選択比が得ら
れないため、シリコン酸化膜１２およびポリシリコン層
１３ｔ−必要とし、非常に複雑な工程を経なければなら
ないという問題点があった。
望の形状、すなわち可能な限り幅が狭く、かつ深い溝を
形成する目的で用いる反応性イオンエツチング法におい
て、被エツチング材とマスク材との充分な選択比が得ら
れないため、シリコン酸化膜１２およびポリシリコン層
１３ｔ−必要とし、非常に複雑な工程を経なければなら
ないという問題点があった。
この発明は、かかる問題点を解決するためＫなされたも
ので、より簡単に半導体基板表面に溝部な形成すること
が可能な半導体集積回路の製造方法を得ることを目的と
する。
ので、より簡単に半導体基板表面に溝部な形成すること
が可能な半導体集積回路の製造方法を得ることを目的と
する。
この発明に係る半導体集積回路の製造方法は、半導体基
板表面の一部分に溝部の底となる。エピタキシャル成長
れない領域を形成し、この領域の両側に隣接する半導体
基板表面上にエピタキシャル層を成長させるものである
。
板表面の一部分に溝部の底となる。エピタキシャル成長
れない領域を形成し、この領域の両側に隣接する半導体
基板表面上にエピタキシャル層を成長させるものである
。
この発明においては、半導体基板上に設けたエピタキシ
ャル成長されない領域上には、エピタキシャル層か成長
しないので、この領域上に溝部が形成される。
ャル成長されない領域上には、エピタキシャル層か成長
しないので、この領域上に溝部が形成される。
以下、この発明の一実施飼を図面について説明する。
第１図（ａ）〜（ｆ）はこの発明の半導体集積回路の製
造方法の一実施”例の工程を示す概要図で、１はシリコ
ン基板、２はシリコン酸化膜、３は単結晶シリコン・エ
ピタキシャル層、４は溝部、５ａは酊記単結晶シリコン
ーエピタキシャル層３の成長過程で生じる７７セツ）、
５ｂ、５ｃはそれぞれ前記単結晶シリコン・エピタキシ
ャル層３の上面および側壁、６はシリコン酸化膜、Ｔは
ポリシリコン、８．９は拡散層である。
造方法の一実施”例の工程を示す概要図で、１はシリコ
ン基板、２はシリコン酸化膜、３は単結晶シリコン・エ
ピタキシャル層、４は溝部、５ａは酊記単結晶シリコン
ーエピタキシャル層３の成長過程で生じる７７セツ）、
５ｂ、５ｃはそれぞれ前記単結晶シリコン・エピタキシ
ャル層３の上面および側壁、６はシリコン酸化膜、Ｔは
ポリシリコン、８．９は拡散層である。
まず、シリコン基板１の一生面上に第１図（ＩＬ）Ｋ示
すように、シリコン酸化膜２を熱拡散法により、たとえ
ば０．１μｍの厚さに形成し、その後写真蝕刻技術を用
いて後に溝部４となるべき個所以外のシリコン酸化膜２
’を除去する。次に第１図（ｂ）に示すように、シリコ
ン気相エピタキシャル技術により、すなわち、９００℃
〜１２００℃に加熱した反応器中に配置してシリコンソ
ース材料として、たとえばジクロルシラン（ａｌｌ、Ｃ
ｊ２）などな導入すれば、露出したシリコン基板１上に
単結晶シリコン・エピタキシャル層３が成長する。この
成長は、シリコン基板１に対して上方に向かっての成長
とあらかじめ残しておいたシリコン酸化膜２上への横方
向への成長とからなる。そこで。
すように、シリコン酸化膜２を熱拡散法により、たとえ
ば０．１μｍの厚さに形成し、その後写真蝕刻技術を用
いて後に溝部４となるべき個所以外のシリコン酸化膜２
’を除去する。次に第１図（ｂ）に示すように、シリコ
ン気相エピタキシャル技術により、すなわち、９００℃
〜１２００℃に加熱した反応器中に配置してシリコンソ
ース材料として、たとえばジクロルシラン（ａｌｌ、Ｃ
ｊ２）などな導入すれば、露出したシリコン基板１上に
単結晶シリコン・エピタキシャル層３が成長する。この
成長は、シリコン基板１に対して上方に向かっての成長
とあらかじめ残しておいたシリコン酸化膜２上への横方
向への成長とからなる。そこで。
前記した写真蝕刻技術によって残存されるシリコン酸化
膜２０幅およびエピタキシャル成長時間を適切に設定し
ておくことにより、任意の幅および深さを持った溝部４
が形成される。そして、第１図（ｃ）に示すように、熱
酸化法によりシリコン酸化膜６を形成し、第１図（ａ）
に示すよ５に、溝部４にポリシリコンｙｖｍ込む。次い
で第１図（ｅ）に示すように、ポリシリコンＴの表面に
シリコン酸化膜６を形成する。その後、第１図（ｆ）Ｋ
示すよ５に、この溝部４を狭んで周知のイオン注入法に
より拡散層８．９を形成すれば、この２つの拡散層８．
９は完全に電気的に分離された構造となり、素子分離が
完成されたことになる。
膜２０幅およびエピタキシャル成長時間を適切に設定し
ておくことにより、任意の幅および深さを持った溝部４
が形成される。そして、第１図（ｃ）に示すように、熱
酸化法によりシリコン酸化膜６を形成し、第１図（ａ）
に示すよ５に、溝部４にポリシリコンｙｖｍ込む。次い
で第１図（ｅ）に示すように、ポリシリコンＴの表面に
シリコン酸化膜６を形成する。その後、第１図（ｆ）Ｋ
示すよ５に、この溝部４を狭んで周知のイオン注入法に
より拡散層８．９を形成すれば、この２つの拡散層８．
９は完全に電気的に分離された構造となり、素子分離が
完成されたことになる。
なお、７７セツト５ａは、エピタキシャル成長中に必然
的に生じるものであり、上面５ｂおよび側壁５Ｃとは別
の結晶面を有しているが、この形状はシリコン基板１の
表面を平滑化するという観点からは、むしろ好ましいも
のである。
的に生じるものであり、上面５ｂおよび側壁５Ｃとは別
の結晶面を有しているが、この形状はシリコン基板１の
表面を平滑化するという観点からは、むしろ好ましいも
のである。
また上記実施例では、半導体基板にシリコン基板を用い
た場合について述べたが、他の半導体を用いてもよい。
た場合について述べたが、他の半導体を用いてもよい。
さらに上記実施例では素子分離について述べたが、第１
図（ｄ ）以降の工程を変更するととくより、大容量コ
ンデンサを形成できることはいうまでもない。
図（ｄ ）以降の工程を変更するととくより、大容量コ
ンデンサを形成できることはいうまでもない。
この発明は以上説明したとおり、溝部を残すようにして
両側にエピタキシャル層を形成するため。
両側にエピタキシャル層を形成するため。
極めて簡単に少ない工程で、かつ精度の高い溝部を形成
できるという効果がある。
できるという効果がある。
第１図（１）〜（ｆ）はこの発明の半導体集積回路の製
造方法の一実施例の工程を示す概要図、第２図（ａ）〜
（ｆ）は従来の溝部形成方法を説明するための概要図で
ある。 図において、１はシリコン基板、２．６はシリコン酸化
膜、３は単結晶シリコン・エピタキシャル層、４は溝部
、５ｍは７７セツト、Ｔはポリシリコン、８．９は拡散
層である。 なお、各図中の同一符号は同一または相当部分を示す。
造方法の一実施例の工程を示す概要図、第２図（ａ）〜
（ｆ）は従来の溝部形成方法を説明するための概要図で
ある。 図において、１はシリコン基板、２．６はシリコン酸化
膜、３は単結晶シリコン・エピタキシャル層、４は溝部
、５ｍは７７セツト、Ｔはポリシリコン、８．９は拡散
層である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (3)
- （１）半導体基板表面に溝部を有する半導体集積回路の
製造方法において、前記半導体基板表面の一部分にエピ
タキシャル成長されない領域を形成する工程と、この領
域の両側に隣接して前記半導体基板表面にエピタキシャ
ル層を成長させて前記エピタキシャル成長されない領域
を底とする溝部を形成する工程とを含むことを特徴とす
る半導体集積回路の製造方法。 - （２）半導体基板にシリコン基板を用い、エピタキシャ
ル成長されない領域として、シリコン酸化膜を前記半導
体基板表面に選択的に設けたことを特徴とする特許請求
の範囲第（１）項記載の半導体集積回路の製造方法。 - （３）半導体基板にシリコン基板を用い、エピタキシャ
ル成長法として、ジクロルシランを原料にした気相成長
法を用いることを特徴とする特許請求の範囲第（１）項
記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151585A JPS61228660A (ja) | 1985-04-02 | 1985-04-02 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151585A JPS61228660A (ja) | 1985-04-02 | 1985-04-02 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228660A true JPS61228660A (ja) | 1986-10-11 |
Family
ID=13462924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7151585A Pending JPS61228660A (ja) | 1985-04-02 | 1985-04-02 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228660A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957779A (ja) * | 1972-06-02 | 1974-06-05 | ||
| JPS5114278A (en) * | 1974-07-25 | 1976-02-04 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS5176991A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd | Handotaisochinoseizohoho |
| JPS54121080A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Semiconductor device |
| JPS5643171B2 (ja) * | 1978-08-04 | 1981-10-09 | ||
| JPS61154045A (ja) * | 1984-12-26 | 1986-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-04-02 JP JP7151585A patent/JPS61228660A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957779A (ja) * | 1972-06-02 | 1974-06-05 | ||
| JPS5114278A (en) * | 1974-07-25 | 1976-02-04 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS5176991A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd | Handotaisochinoseizohoho |
| JPS54121080A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Semiconductor device |
| JPS5643171B2 (ja) * | 1978-08-04 | 1981-10-09 | ||
| JPS61154045A (ja) * | 1984-12-26 | 1986-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4053349A (en) | Method for forming a narrow gap | |
| JPS6321351B2 (ja) | ||
| US4583281A (en) | Method of making an integrated circuit | |
| JPS5853822A (ja) | 積層半導体装置 | |
| JPH07130874A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS6262544A (ja) | 半導体装置の製造方法 | |
| JPS59218773A (ja) | バイポ−ラトランジスタ構造体 | |
| US3738883A (en) | Dielectric isolation processes | |
| JPS61228660A (ja) | 半導体集積回路の製造方法 | |
| JPH05849B2 (ja) | ||
| JPS6080244A (ja) | 半導体装置の素子分離方法 | |
| JPH06326091A (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
| JPS6022502B2 (ja) | 半導体装置の製造方法 | |
| JPS63188952A (ja) | 半導体装置の製造方法 | |
| JPS6246543A (ja) | 半導体装置の製造方法 | |
| JPH08195436A (ja) | 半導体素子のコンタクトホール形成方法 | |
| KR910006446B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| JPS59167029A (ja) | 半導体装置の製造方法 | |
| JPS6196748A (ja) | 誘電体分離基板及びその製造方法 | |
| JP2621607B2 (ja) | 半導体装置の製造方法 | |
| JPH05304267A (ja) | 半導体集積回路装置の製造方法 | |
| JPS5851534A (ja) | 半導体装置の製造法 | |
| JPS63144542A (ja) | 半導体装置及びその製造方法 | |
| JPS58170030A (ja) | 半導体装置の製造方法 | |
| JPS6244411B2 (ja) |