JPS59218773A - バイポ−ラトランジスタ構造体 - Google Patents
バイポ−ラトランジスタ構造体Info
- Publication number
- JPS59218773A JPS59218773A JP4026484A JP4026484A JPS59218773A JP S59218773 A JPS59218773 A JP S59218773A JP 4026484 A JP4026484 A JP 4026484A JP 4026484 A JP4026484 A JP 4026484A JP S59218773 A JPS59218773 A JP S59218773A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- pace
- film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 67
- 239000000463 material Substances 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000011810 insulating material Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 238000001465 metallisation Methods 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical group [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910021339 platinum silicide Inorganic materials 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 238000005245 sintering Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 239000002210 silicon-based material Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 claims 25
- 229910021332 silicide Inorganic materials 0.000 claims 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 4
- 230000001681 protective effect Effects 0.000 claims 2
- 230000004927 fusion Effects 0.000 claims 1
- 238000001259 photo etching Methods 0.000 claims 1
- RYMZZMVNJRMUDD-HGQWONQESA-N simvastatin Chemical compound C([C@H]1[C@@H](C)C=CC2=C[C@H](C)C[C@@H]([C@H]12)OC(=O)C(C)(C)CC)C[C@@H]1C[C@@H](O)CC(=O)O1 RYMZZMVNJRMUDD-HGQWONQESA-N 0.000 claims 1
- 239000010409 thin film Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 23
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical group [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 238000012856 packing Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 244000175448 Citrus madurensis Species 0.000 description 1
- 235000017317 Fortunella Nutrition 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004898 kneading Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、一般に、集積回路の製造技術に係る。
特に、本発明は、集積回路のバイポーラトランジスタに
対する改良された構造体に係る。
対する改良された構造体に係る。
一般的な背景として、バイポーラトランジスタにおいて
は１．２ｍｍの電流キャリア、Ｒ１）ち、電子及び”ホ
ール”が装置の導電機ＷｔＫ含ま第１る。これ圧対して
、ユニポーラ装置では、主として７種類のキャリアだけ
が含まれる。バイポーラ型集積回路は、典型的に、相互
接続された多数のバイポーラトランジスタで構成され、
その各々は３端子装置であって、ペース領域と、コレク
タ領域と、エミッタ領域とを有している。ペース領域と
エミッタ領域との間には７つの半導体接合があり、そし
てペース領域とコレクタ領域との間には別の接合がある
。トランジスタのコレクタ及びエミッタ領域は、同じ導
電型、即ちｎ−型又はｐ−型の不純物でドープされ、そ
してペース領域は、逆の導電型の不純物でドープされる
。従って、トランジスタは、ｎ−ｐ−ｎ型、又はｐ−ｎ
−ｐ型のものであるといえる。バイポーラトランジスタ
の作動理論は公知であり、ここでは詳細に説明しない。
は１．２ｍｍの電流キャリア、Ｒ１）ち、電子及び”ホ
ール”が装置の導電機ＷｔＫ含ま第１る。これ圧対して
、ユニポーラ装置では、主として７種類のキャリアだけ
が含まれる。バイポーラ型集積回路は、典型的に、相互
接続された多数のバイポーラトランジスタで構成され、
その各々は３端子装置であって、ペース領域と、コレク
タ領域と、エミッタ領域とを有している。ペース領域と
エミッタ領域との間には７つの半導体接合があり、そし
てペース領域とコレクタ領域との間には別の接合がある
。トランジスタのコレクタ及びエミッタ領域は、同じ導
電型、即ちｎ−型又はｐ−型の不純物でドープされ、そ
してペース領域は、逆の導電型の不純物でドープされる
。従って、トランジスタは、ｎ−ｐ−ｎ型、又はｐ−ｎ
−ｐ型のものであるといえる。バイポーラトランジスタ
の作動理論は公知であり、ここでは詳細に説明しない。
集積回路を製造する場合には、多数のトランジスタが同
時に形成されると共に、トランジスタ装置間の不所望な
相互作用を防ぐために隣接トランジスタ間に分Ｎｊ構造
体が作られる。製造工程中、全てのペース領域は、−回
の工程段階で形成されるか、又は一連の関連した段階で
形成される。同様に、全てのエミッタ領域も、−回の段
階もしくは一連の段階で形成され、そして典型的に、最
終金属化段階が行なわれて、回路上に形成されたパター
ン金属層でトランジスタの端子に電気的な接続が形成さ
れる。
時に形成されると共に、トランジスタ装置間の不所望な
相互作用を防ぐために隣接トランジスタ間に分Ｎｊ構造
体が作られる。製造工程中、全てのペース領域は、−回
の工程段階で形成されるか、又は一連の関連した段階で
形成される。同様に、全てのエミッタ領域も、−回の段
階もしくは一連の段階で形成され、そして典型的に、最
終金属化段階が行なわれて、回路上に形成されたパター
ン金属層でトランジスタの端子に電気的な接続が形成さ
れる。
集積回路上に・やターン領域や層を形成することは、種
々の一般的な工程段階で行なわれる。通常、所望のパタ
ーンは、パターン化マスクを用いる写真平版技術によっ
て形成さイ］る。！Ｘ！造されている回路にマスクを整
列させることのできる精度によって、典型的に、回路の
最小形状に制約が生じる。
々の一般的な工程段階で行なわれる。通常、所望のパタ
ーンは、パターン化マスクを用いる写真平版技術によっ
て形成さイ］る。！Ｘ！造されている回路にマスクを整
列させることのできる精度によって、典型的に、回路の
最小形状に制約が生じる。
このような整列段階を多数含む工程では、中敷ミクロン
以下の回路形状を終始一貫して得ることが１１ＪＪ Ｍ
である。更に、整列段階の数が増すにつれて、集積回路
に致命的な欠陥が生じる確立が増大する。
以下の回路形状を終始一貫して得ることが１１ＪＪ Ｍ
である。更に、整列段階の数が増すにつれて、集積回路
に致命的な欠陥が生じる確立が増大する。
それ故、工程全体に含まれる写真平版段階の回数を減ら
して、複雑且つ経費のか〜る技術を最小限にし、然も、
工程から作り出される回路の良品の収率に影響を及ばず
ことなく回路の規模を縮小できることが常Ｖｃ［まれる
。
して、複雑且つ経費のか〜る技術を最小限にし、然も、
工程から作り出される回路の良品の収率に影響を及ばず
ことなく回路の規模を縮小できることが常Ｖｃ［まれる
。
一般のバイポーラトランジスタ製造工程においては、写
真平版操作が少なくとも一回倫まオフる。
真平版操作が少なくとも一回倫まオフる。
換作シーケンスは工程ごとに異なるが、２回の写真平版
段階は、はとんど常時必要とされる。典型的には、この
段階の一方を用いてエミッタ領域の位−が決められ、そ
してその他方を用いてペース接触部の位的か決められる
。通常は、回路上の金Ｒ（化領域を画成するために、更
に別の写真平版操作が心壁とされる。
段階は、はとんど常時必要とされる。典型的には、この
段階の一方を用いてエミッタ領域の位−が決められ、そ
してその他方を用いてペース接触部の位的か決められる
。通常は、回路上の金Ｒ（化領域を画成するために、更
に別の写真平版操作が心壁とされる。
一般のバイポーラ装置の製造に関する著しい制約は、出
来上がった回路の高周波性能にある。バイポーラトラン
ジスタには、高周波における性能や作動速度に影響を及
ぼす回路ノヤラメータが幾つかあることが知られている
。これら′パラメータのうちの最もＷ要な２つは、ペー
ス抵抗と、ペース−コレクタ間のキャノクシタンスであ
る。こわらパラメータの一方又は両方を減少すると、作
動速度及び高周波性能が改善される。
来上がった回路の高周波性能にある。バイポーラトラン
ジスタには、高周波における性能や作動速度に影響を及
ぼす回路ノヤラメータが幾つかあることが知られている
。これら′パラメータのうちの最もＷ要な２つは、ペー
ス抵抗と、ペース−コレクタ間のキャノクシタンスであ
る。こわらパラメータの一方又は両方を減少すると、作
動速度及び高周波性能が改善される。
大却模集積回路の場合には、通常、速度を上げることだ
けでなく、実装密度を高め、製造工程を簡単化すること
が設計上の目的に含まれる。これらの目的を達成する努
力において、数多くの解決策が用いられているが、完全
に成功を収めたものは皆無である。それ故、高速性能が
改善さイまたトランジスタをもたらすと同時に、與造工
程を簡単化し、然も、装置の実装密度を相当に亮くする
ことができるバイポーラトランジスタ構造が要望されて
いる。本発明は、この要沼を漢だすものであるＯ 発明の概、要 本発明は、改良されたバイポーラトラン・クスタ構造体
、及びこれに関連した製造方法に係る。本発明の方法を
用いることにより、製造工程において少なくとも７回の
写真平版操作が排除されると共に、エミッタ接触部とペ
ース接触部との間隔を相当に減少し、これにより、装置
の実装密度、即ち単位回路面積当たりのトランジスタの
個数、を相当に増大することができる。おそらく、もつ
と距要なことは、ペース抵抗、及びペース−コレクタ間
キャパシタンスが相当に減少されたトランジスタが本発
明によって提供されることである。これらのパラメータ
の値の減少は、高周波において著しい性能改善をもたら
す。
けでなく、実装密度を高め、製造工程を簡単化すること
が設計上の目的に含まれる。これらの目的を達成する努
力において、数多くの解決策が用いられているが、完全
に成功を収めたものは皆無である。それ故、高速性能が
改善さイまたトランジスタをもたらすと同時に、與造工
程を簡単化し、然も、装置の実装密度を相当に亮くする
ことができるバイポーラトランジスタ構造が要望されて
いる。本発明は、この要沼を漢だすものであるＯ 発明の概、要 本発明は、改良されたバイポーラトラン・クスタ構造体
、及びこれに関連した製造方法に係る。本発明の方法を
用いることにより、製造工程において少なくとも７回の
写真平版操作が排除されると共に、エミッタ接触部とペ
ース接触部との間隔を相当に減少し、これにより、装置
の実装密度、即ち単位回路面積当たりのトランジスタの
個数、を相当に増大することができる。おそらく、もつ
と距要なことは、ペース抵抗、及びペース−コレクタ間
キャパシタンスが相当に減少されたトランジスタが本発
明によって提供されることである。これらのパラメータ
の値の減少は、高周波において著しい性能改善をもたら
す。
基本的に、本発明のトラン・ノスタ構造体では、トラン
ジスタのペース領域に部分的に型費するエミッタ領域の
縁に沿って絶縁材の薄い壁を形成することによって上記
の目的が達成される。この薄い壁は、別個の写真平版段
階を行なわずに形成され、ペース領域の不活性部分のサ
イズを大巾に減少するに充分な程薄いものである。従っ
て、ペース抵抗力、ペース−コレクタ間キャノ４シタン
スと同様に減少される。これらパラメータの減少により
、トランジスタの作動速度が増大される。又、ペース領
域の不活性部分が小さくな′つたことにより、装置の実
装密度がより高いものとなる。
ジスタのペース領域に部分的に型費するエミッタ領域の
縁に沿って絶縁材の薄い壁を形成することによって上記
の目的が達成される。この薄い壁は、別個の写真平版段
階を行なわずに形成され、ペース領域の不活性部分のサ
イズを大巾に減少するに充分な程薄いものである。従っ
て、ペース抵抗力、ペース−コレクタ間キャノ４シタン
スと同様に減少される。これらパラメータの減少により
、トランジスタの作動速度が増大される。又、ペース領
域の不活性部分が小さくな′つたことにより、装置の実
装密度がより高いものとなる。
一般的に説明すれば、本発明のトランジスタ構造体は、
第１の導■イ５型の半導体物質で形嚇されたコレクタ領
域と、このコレクタ領域とは逆の導電型の半導体物質で
コレクタ領域上に形成されたペース領域と、コレクタ領
域と同じ導電型の半導体物ノ直で、ペース領域の選択さ
れた中央部に重畳するように形成されたエミッタ領域と
、エミッタ領域の縁に接触してペース領域上に形成され
た絶縁材の櫛とを備えている。この絶縁材の壁は、エミ
ッタ領域のＪ９さにはｙ等しい高さを有している。
第１の導■イ５型の半導体物質で形嚇されたコレクタ領
域と、このコレクタ領域とは逆の導電型の半導体物質で
コレクタ領域上に形成されたペース領域と、コレクタ領
域と同じ導電型の半導体物ノ直で、ペース領域の選択さ
れた中央部に重畳するように形成されたエミッタ領域と
、エミッタ領域の縁に接触してペース領域上に形成され
た絶縁材の櫛とを備えている。この絶縁材の壁は、エミ
ッタ領域のＪ９さにはｙ等しい高さを有している。
本発明の構造体は、丈に、上記絶縁材の壁土以外のとこ
ろでペース領域及びエミッタ領域の上に形成された導電
層も備えている。この導電５層は、ペース領域及びエミ
ッタ領域に対して個別の電気接続部を確立して、ペース
抵抗を下げるように働く。
ろでペース領域及びエミッタ領域の上に形成された導電
層も備えている。この導電５層は、ペース領域及びエミ
ッタ領域に対して個別の電気接続部を確立して、ペース
抵抗を下げるように働く。
本発明の構造体においては、不活性のペース領域が、一
般のバイポーラ構造体に比して、７０分の７或いはそイ
９以下に減少される。例えば、同等の一般のバイポーラ
構造体では、エミッタ領域の各個にある不活性ペース領
域が約６ミクロンであり、これに対して、本発明の構造
体に設けられた絶縁壁の厚さはθ、２ないし０．左ミク
ロンである。
般のバイポーラ構造体に比して、７０分の７或いはそイ
９以下に減少される。例えば、同等の一般のバイポーラ
構造体では、エミッタ領域の各個にある不活性ペース領
域が約６ミクロンであり、これに対して、本発明の構造
体に設けられた絶縁壁の厚さはθ、２ないし０．左ミク
ロンである。
本発明の別の特徴によれば、オーミック接触がなされる
部分を含むペース領域の不活性部分は、トランジスタの
ペース抵抗をチに減少するように強くドープされる。
部分を含むペース領域の不活性部分は、トランジスタの
ペース抵抗をチに減少するように強くドープされる。
本発明の方法によれば、処理段階は、コレクタ領域上に
ペース領域を形成し、ペース領域上に適当なＡ？ターン
のエミッタ領域を形成し、そしてエミッタ領域の糾に沿
ってペース領域上に絶縁材の壁を形成することを含む。
ペース領域を形成し、ペース領域上に適当なＡ？ターン
のエミッタ領域を形成し、そしてエミッタ領域の糾に沿
ってペース領域上に絶縁材の壁を形成することを含む。
次いで、装置に導電層を伺着する時には、一般の処理段
階を用いて、ペース及びエミッタ領域に別々の接触領域
を形成し、これらを絶縁相の壁によって分離する。好ま
しい処理においては、エミツタ層の上に酸化マスク材を
付着し、次いで、エミツタ層及びその上のマスク層を、
装置のエミッタ領域を形成するように選択的にノ４ター
ン形成し、エミッタの材料を、マスク層のパターン形成
した縁の下で若干アンダーカットする。エミツタ層を形
成する前に、非常に薄い付加的な酸化物１−をペースの
上に最初に形成するものが好ましい。これにより、ペー
ス材料を不当に除去することなく、ハターン化したマス
ク層の縁の下でエミッタ材料をアンダーカットすること
ができる。
階を用いて、ペース及びエミッタ領域に別々の接触領域
を形成し、これらを絶縁相の壁によって分離する。好ま
しい処理においては、エミツタ層の上に酸化マスク材を
付着し、次いで、エミツタ層及びその上のマスク層を、
装置のエミッタ領域を形成するように選択的にノ４ター
ン形成し、エミッタの材料を、マスク層のパターン形成
した縁の下で若干アンダーカットする。エミツタ層を形
成する前に、非常に薄い付加的な酸化物１−をペースの
上に最初に形成するものが好ましい。これにより、ペー
ス材料を不当に除去することなく、ハターン化したマス
ク層の縁の下でエミッタ材料をアンダーカットすること
ができる。
次の段階においては、半導体のペースの面上であって、
酸化マスク層でマスクされたエミッタ領域上でないとこ
ろに酸化物層を形成する。次の段階は、方向を優先した
酸化物除去段階であり、上記マスク層は、エミッタ領域
のすぐ近くの酸化物層の除去を阻止するが、ペース領域
の細部分上にある酸化物層が除去される。次いで、マス
クＦ−の他部分も除去し、画成されたエミッタ領域及び
そのまわりの絶縁酸化物側壁のみが残るようにする。
酸化マスク層でマスクされたエミッタ領域上でないとこ
ろに酸化物層を形成する。次の段階は、方向を優先した
酸化物除去段階であり、上記マスク層は、エミッタ領域
のすぐ近くの酸化物層の除去を阻止するが、ペース領域
の細部分上にある酸化物層が除去される。次いで、マス
クＦ−の他部分も除去し、画成されたエミッタ領域及び
そのまわりの絶縁酸化物側壁のみが残るようにする。
前言己段階とは別に、マスク層を付着せずにエミッタ伸
暑を選択的にパターン形成することができる。次いで、
エミッタ領域のｈｈを含むペース及びエミッタの全面上
に電気軸ｐ１−を＋ｊ殖する。次いで、プラズマを助け
としたエツチング技術のような方向優先技術によって絶
縁層を除去し、前記の好ましい方法の場合と同枦に所望
の絶縁側壁を残すようにする。
暑を選択的にパターン形成することができる。次いで、
エミッタ領域のｈｈを含むペース及びエミッタの全面上
に電気軸ｐ１−を＋ｊ殖する。次いで、プラズマを助け
としたエツチング技術のような方向優先技術によって絶
縁層を除去し、前記の好ましい方法の場合と同枦に所望
の絶縁側壁を残すようにする。
こね却降の処理段階は、一般的なものである。
ペース領燵、エミッタ領域及び絶縁材側壁を含む装置全
体の上に金属フィルムを付着する。次いで、この金属フ
ィルムを装置の半導体物ｑ」に対して焼結するが、絶縁
材の壁上には未焼結金属を付着したまＮにしておく。上
記壁を鰍出させるようにこの未焼結金属をエツチング除
去する。上記の壁は、ペース領域及びエミッタ領域上の
個々の導電層を１１１気的に分離する。製造プロセスの
残りの段階は、焼結金属１−を介してトランジスタの端
子と１．気的接触を確立するという一般の金属化段階で
ある。
体の上に金属フィルムを付着する。次いで、この金属フ
ィルムを装置の半導体物ｑ」に対して焼結するが、絶縁
材の壁上には未焼結金属を付着したまＮにしておく。上
記壁を鰍出させるようにこの未焼結金属をエツチング除
去する。上記の壁は、ペース領域及びエミッタ領域上の
個々の導電層を１１１気的に分離する。製造プロセスの
残りの段階は、焼結金属１−を介してトランジスタの端
子と１．気的接触を確立するという一般の金属化段階で
ある。
以上の峠、明より、本発明は、バイＩ−ラ集積回路製造
の分野に著しい進歩をもたらすことが明らかであろう。
の分野に著しい進歩をもたらすことが明らかであろう。
特に、本発明は、ペース抵抗が低く、然モヘースーコレ
クタ間キャパシタンスカ低く、ひいては高周波性能が改
善されたバイポーラ回路を提供する。史に、本発明の技
術÷は、ペース領域の面積が城ルされ、従って装置の実
装密度が高くされる。最も重要なことは、これら全ての
効果が、製造工程をより複紳にすることなく得られるこ
とである。むしろ、本発明では、製造工程が著しく簡単
化される。本発明の他の特徴及び効果は、添付図面を参
照した以下の詳細な説明より理解されよう。
クタ間キャパシタンスカ低く、ひいては高周波性能が改
善されたバイポーラ回路を提供する。史に、本発明の技
術÷は、ペース領域の面積が城ルされ、従って装置の実
装密度が高くされる。最も重要なことは、これら全ての
効果が、製造工程をより複紳にすることなく得られるこ
とである。むしろ、本発明では、製造工程が著しく簡単
化される。本発明の他の特徴及び効果は、添付図面を参
照した以下の詳細な説明より理解されよう。
好ましい実施例の説明
解説、のための添付図面に示されたように、本発明は、
バイポーラトランジスタ回路製造の改良に係る。バイポ
ーラトランジスタ回路は、本来、その作動速度に限度が
あり、従って、高周波に適用する場合の有用性に制約が
ある。本発明によれは、バイポーラトランジスタの作動
速度は、該作動速度以外にも重要な効果を発揮する技術
によって相当に高められる。特に、この技術では、各ト
ランジスタのペース領域の全寸法が相当に減少され、製
造工程が簡単化され、この新たな技術の使用によって装
置の実装密度が高められる。
バイポーラトランジスタ回路製造の改良に係る。バイポ
ーラトランジスタ回路は、本来、その作動速度に限度が
あり、従って、高周波に適用する場合の有用性に制約が
ある。本発明によれは、バイポーラトランジスタの作動
速度は、該作動速度以外にも重要な効果を発揮する技術
によって相当に高められる。特に、この技術では、各ト
ランジスタのペース領域の全寸法が相当に減少され、製
造工程が簡単化され、この新たな技術の使用によって装
置の実装密度が高められる。
第７８図に示されたように、本発明のトランジスタ構造
体は、先ず、参照番号１ｏで示した半導体ペース層を、
装置のコレクタ領域１２として働く半導体物質に形成す
ることから製造される。一般にそうであるように、ペー
ス層とコレクタ領域とは互いに逆の導電型のものである
。例えば、コレクタがｎ−型材料である場合には、ペー
ス層がｐ−型材料である。どのような半導体物質を使用
するかは、本発明の広い意味において重要なことではな
い。例えば、所望の導電型をなすように適当な不純物で
ドープされたシリコンでよい。更に、ペースＪｆ４１０
は、イオンインプランテーションのような一般の技術で
形成することができる。
体は、先ず、参照番号１ｏで示した半導体ペース層を、
装置のコレクタ領域１２として働く半導体物質に形成す
ることから製造される。一般にそうであるように、ペー
ス層とコレクタ領域とは互いに逆の導電型のものである
。例えば、コレクタがｎ−型材料である場合には、ペー
ス層がｐ−型材料である。どのような半導体物質を使用
するかは、本発明の広い意味において重要なことではな
い。例えば、所望の導電型をなすように適当な不純物で
ドープされたシリコンでよい。更に、ペースＪｆ４１０
は、イオンインプランテーションのような一般の技術で
形成することができる。
コレクタ１２は、バイポーラの製造処理に一般的に使用
されているいかなる形式にものでもよ（、例えば、強く
ドープされた埋設層の上に弱くドープしたエピタキシャ
ル材でよい。史に、コレクタ１２は、単一の半導体ウェ
ハ上に、拡散アイソレーションのような一般のアイソレ
ーション技術で分離させて形成した多数のコレクタ領域
の７つでもよい。
されているいかなる形式にものでもよ（、例えば、強く
ドープされた埋設層の上に弱くドープしたエピタキシャ
ル材でよい。史に、コレクタ１２は、単一の半導体ウェ
ハ上に、拡散アイソレーションのような一般のアイソレ
ーション技術で分離させて形成した多数のコレクタ領域
の７つでもよい。
製造工程の次の段階は、第１ｂ図に示されたように、ペ
ースＩｎｔｏの上にエミッタＭ １４を形成することで
ある。このエミツタ層１４は、コレクタ飴城、１２と同
じ導電型のものであり、拡散、イオンインプランテーシ
ョン、 ごタキシャル付着、又はポリシリコン付着の
ような一般的なプロセスによって形成される。更に、エ
ミッタの桐料は、コレクタ及びペースの材料と異なる。
ースＩｎｔｏの上にエミッタＭ １４を形成することで
ある。このエミツタ層１４は、コレクタ飴城、１２と同
じ導電型のものであり、拡散、イオンインプランテーシ
ョン、 ごタキシャル付着、又はポリシリコン付着の
ような一般的なプロセスによって形成される。更に、エ
ミッタの桐料は、コレクタ及びペースの材料と異なる。
例えば、ポリシリコン又は半絶縁ポリシリコン（ｓＩＰ
ｏｓ）をシリコン基体上に用いてもよい。又、Ｍｌｂ図
に示されたように、エミツタ層１４の上にフィルム１６
が付着される。このフィルム１６は、酸化マスクとして
後で使用されるものであり、これはシリコン材料が使用
される場合には化学的な蒸着によって形成された窒化シ
リコン（Ｓ１３Ｎ４）である。
ｏｓ）をシリコン基体上に用いてもよい。又、Ｍｌｂ図
に示されたように、エミツタ層１４の上にフィルム１６
が付着される。このフィルム１６は、酸化マスクとして
後で使用されるものであり、これはシリコン材料が使用
される場合には化学的な蒸着によって形成された窒化シ
リコン（Ｓ１３Ｎ４）である。
このフィルムの目的は、その後の酸化段階に対してマス
クをなすことである。
クをなすことである。
第１Ｃ図に示された次の段階においては、フィルム１６
のノリーンが形成され、トランジスタのエミッタ領域を
画成するようにエツチングが行なわイ９る。次いで、エ
ミツタ層自体もエツチングされ、成る制御された開だけ
フィルムがアンダーカットされる。これにより、残りの
エミッタ領域の峠を越えて僅かな距離だけ延びろように
フィルムが残さイ９る。エミッタ領域のパターン形成及
びエツチングは、一般のホトレジス） ４３術及び選択
的エツチングによって行なわれる。エミッタ領域。
のノリーンが形成され、トランジスタのエミッタ領域を
画成するようにエツチングが行なわイ９る。次いで、エ
ミツタ層自体もエツチングされ、成る制御された開だけ
フィルムがアンダーカットされる。これにより、残りの
エミッタ領域の峠を越えて僅かな距離だけ延びろように
フィルムが残さイ９る。エミッタ領域のパターン形成及
びエツチングは、一般のホトレジス） ４３術及び選択
的エツチングによって行なわれる。エミッタ領域。
１４のエツチング除去される部分は、完全に除去される
が、その下のベース層は全く除去されないのが望ましい
。然し、更に別の薄いＩ脅（図示せず）をペース１ｏと
エミツタ層１４との間に形成して使Ｊ［１シないと、こ
れを達成するのは困１％である。
が、その下のベース層は全く除去されないのが望ましい
。然し、更に別の薄いＩ脅（図示せず）をペース１ｏと
エミツタ層１４との間に形成して使Ｊ［１シないと、こ
れを達成するのは困１％である。
この９１に別の薄い層は、例えば酸化物であり、こ１１
はエミツタ層をそのすぐ下のペース領域１ｏまで容易に
エツチングできるようにする。
はエミツタ層をそのすぐ下のペース領域１ｏまで容易に
エツチングできるようにする。
第１ｄ図に示された次の段階においては、マスクフィル
ム１６以外の半導体表面上に熱酸化物層１８が形成され
る◇次いで、第１ｅ図に示されたように、この酸化物層
は、方向優先エツチング技術により、この酸化物層の平
面に籠角な方向にエツチング除去される。方向優先技術
とは、例えば、スパッタエツチング又はプラズマの助け
をかりた化学蒸着エツチングである。フィルム１６は、
方向優先エツチングプロセスにおいてマスクとして働き
、絶縁酸化物の側壁２０がエミッタ領域１４の縁に隣接
して残留する。次いで、マスクフィルム１６の模留部分
をエツチングで除去し、エミッタの下以外のところのペ
ース層１００部分を更にドーピングして、その抵抗値を
減少させる。これらの部分を不活性ペース領域と称する
。
ム１６以外の半導体表面上に熱酸化物層１８が形成され
る◇次いで、第１ｅ図に示されたように、この酸化物層
は、方向優先エツチング技術により、この酸化物層の平
面に籠角な方向にエツチング除去される。方向優先技術
とは、例えば、スパッタエツチング又はプラズマの助け
をかりた化学蒸着エツチングである。フィルム１６は、
方向優先エツチングプロセスにおいてマスクとして働き
、絶縁酸化物の側壁２０がエミッタ領域１４の縁に隣接
して残留する。次いで、マスクフィルム１６の模留部分
をエツチングで除去し、エミッタの下以外のところのペ
ース層１００部分を更にドーピングして、その抵抗値を
減少させる。これらの部分を不活性ペース領域と称する
。
これ以降の工程段階は、一般的なものである。
第１ｇ図に示すように、エミッタ領域１４及びペース１
０の不活性部分を含む全構造体上に金！にフィルム２２
を伺着する。基本的に、この金属フィルムは３つの特性
を有していなけわはならない。
０の不活性部分を含む全構造体上に金！にフィルム２２
を伺着する。基本的に、この金属フィルムは３つの特性
を有していなけわはならない。
先ず、抵抗率の低いフィルムを形成するように半導体物
佃に焼結できねばならない。然し、エミッタとペースと
を分離している絶縁領域、即ち側壁２０には焼結しては
ならない。更に、焼結した金属はそのま〜にして未焼結
の金属を除去するようなエツチング溶液がなければなら
ない。シリコン技術に使用するためのこのような金属の
一例は、白金である。白金は、シリコンに焼結して珪化
白金を形成するが、二酸化シリコンにも窒化シリコンに
も焼結しない。未焼結の白金は、王水を沸騰させること
により珪化白金を侵食することなくエツチングすること
ができる。
佃に焼結できねばならない。然し、エミッタとペースと
を分離している絶縁領域、即ち側壁２０には焼結しては
ならない。更に、焼結した金属はそのま〜にして未焼結
の金属を除去するようなエツチング溶液がなければなら
ない。シリコン技術に使用するためのこのような金属の
一例は、白金である。白金は、シリコンに焼結して珪化
白金を形成するが、二酸化シリコンにも窒化シリコンに
も焼結しない。未焼結の白金は、王水を沸騰させること
により珪化白金を侵食することなくエツチングすること
ができる。
第１ｈ図においては、焼結段階が完了し、ペース１０及
びエミッタ領域１４の上に焼結した金属フィルムが残り
、そして側壁２０の上に未焼結の金属フィルムが残る。
びエミッタ領域１４の上に焼結した金属フィルムが残り
、そして側壁２０の上に未焼結の金属フィルムが残る。
第７１図においては、未焼結の金飢がエツチング除去さ
れて、絶縁壁２０が露出し、これは、ペース及びエミッ
タの電気的接続部を分離するように働く。最終段階、一
般的なものであるから図示してない、においては、金属
化層が装置に追加されて、エミッタ及びペース領域への
電気的接続が確立される。
れて、絶縁壁２０が露出し、これは、ペース及びエミッ
タの電気的接続部を分離するように働く。最終段階、一
般的なものであるから図示してない、においては、金属
化層が装置に追加されて、エミッタ及びペース領域への
電気的接続が確立される。
絶縁相の薄い側壁２ｏば、ペース領域の面に平行な方向
にがり定して犀さがθ０．２ないし０．５ミクロンに禍
ぎない。これに比して、従来の方法で製造されたバイポ
ーラトランジスタの場合の対応寸法は約３ないし６ミク
ロンである。ペース領域のこの寸法は、基本的に電流１
キヤリアが流れる方向である。不活性ペース領域の長さ
が減少されると、これは、トランジスタのペース抵抗の
対応的な減少に直接反映すると共に、ペース−コレクタ
間キヤ／４’シタンスの減少に直接反映する。ペース抵
抗及ヒペースーコレクタ間キャノキシタンスは両方トも
トランジスタの作動速度に直接影響するので、本発明の
効果は、この作動速度を高めることである０ 又、ペース領域の全寸法が減少されると、トランジスタ
全体が半導体ウェハを占有する面積が非常に小さくなり
、従って装置の実装密度を高くできることになる。通常
、実装密度を高くする場合には、製造プロセスが益々検
雑になるか、少なくとも回路の良品の収率が減少する。
にがり定して犀さがθ０．２ないし０．５ミクロンに禍
ぎない。これに比して、従来の方法で製造されたバイポ
ーラトランジスタの場合の対応寸法は約３ないし６ミク
ロンである。ペース領域のこの寸法は、基本的に電流１
キヤリアが流れる方向である。不活性ペース領域の長さ
が減少されると、これは、トランジスタのペース抵抗の
対応的な減少に直接反映すると共に、ペース−コレクタ
間キヤ／４’シタンスの減少に直接反映する。ペース抵
抗及ヒペースーコレクタ間キャノキシタンスは両方トも
トランジスタの作動速度に直接影響するので、本発明の
効果は、この作動速度を高めることである０ 又、ペース領域の全寸法が減少されると、トランジスタ
全体が半導体ウェハを占有する面積が非常に小さくなり
、従って装置の実装密度を高くできることになる。通常
、実装密度を高くする場合には、製造プロセスが益々検
雑になるか、少なくとも回路の良品の収率が減少する。
然し乍ら、本発明を用いた場合には、エミッタ領域及び
ペース接触領域の両方を画成するのに７回の写真平版操
作しか必要としないので、製造プロセスが実際上簡単化
される。従来のプロセスにおいては、これらの目的に対
して、少なくとも２回の写真平版操作が必要とされた。
ペース接触領域の両方を画成するのに７回の写真平版操
作しか必要としないので、製造プロセスが実際上簡単化
される。従来のプロセスにおいては、これらの目的に対
して、少なくとも２回の写真平版操作が必要とされた。
第１図のプロセスとは別のプロセスが第３図に示されて
いる。華初に述べた実施例の場合と同様に、第、２ｄ図
に示したように、コレクタ領域１２の上にペース領域１
０を形成する。次いで、エミッタｒ＠１４を形成するが
（第、２ｂ図）、この上に窒化物やその他のフィルムを
付着しない。その代り、第２Ｃ図に示されたように、エ
ミッタ領域の位置を画成するようにエミツタ層をパター
ン形成しエツチングする。次いで、第、２ｄ図に示され
たように、ペース１０及びエミッタ領域１４を含む全装
買上に酸化物のような絶縁層１８を形成する。
いる。華初に述べた実施例の場合と同様に、第、２ｄ図
に示したように、コレクタ領域１２の上にペース領域１
０を形成する。次いで、エミッタｒ＠１４を形成するが
（第、２ｂ図）、この上に窒化物やその他のフィルムを
付着しない。その代り、第２Ｃ図に示されたように、エ
ミッタ領域の位置を画成するようにエミツタ層をパター
ン形成しエツチングする。次いで、第、２ｄ図に示され
たように、ペース１０及びエミッタ領域１４を含む全装
買上に酸化物のような絶縁層１８を形成する。
第、２ｄ図は、方向優先エツチング段階によって側壁２
０以外の全ての絶縁層１８を除去した後の装置を示して
いる。この場合も、第２ｆ図に示すよ５に、ペース抵抗
を減少するために不活性ペース領域がこの段階で強くド
ープされる。これ以降の段階は、第７ｇ図ないし第７１
図に示したものと同じである。
０以外の全ての絶縁層１８を除去した後の装置を示して
いる。この場合も、第２ｆ図に示すよ５に、ペース抵抗
を減少するために不活性ペース領域がこの段階で強くド
ープされる。これ以降の段階は、第７ｇ図ないし第７１
図に示したものと同じである。
従速のバイポーラ製造プロセスが第３図に示されている
。これを、便宜上、第３図のプロセスを改善するように
適用される本発明のプロセスを示した第を図と比較する
。従来のプロセスでは、バイポーラトランジスタのコレ
クタ領域として働くｎ−型エピタキシャル物質３２を取
り巻くように二酸化シリコンのウェル３０を形成する。
。これを、便宜上、第３図のプロセスを改善するように
適用される本発明のプロセスを示した第を図と比較する
。従来のプロセスでは、バイポーラトランジスタのコレ
クタ領域として働くｎ−型エピタキシャル物質３２を取
り巻くように二酸化シリコンのウェル３０を形成する。
次いで、第３ｂ図に示すように１窒化シリコンフイルム
３４をｎ−型物質の上に付着し、ペース接触領域及びエ
ミッタ領域の位置を定めるように上記窒化物層を、ツヤ
ターン形成し、エツチングする。窒化物フィルム３４は
、酸化物ウェル３０間に２つの開口３６を形成するよう
にエツチングする。
３４をｎ−型物質の上に付着し、ペース接触領域及びエ
ミッタ領域の位置を定めるように上記窒化物層を、ツヤ
ターン形成し、エツチングする。窒化物フィルム３４は
、酸化物ウェル３０間に２つの開口３６を形成するよう
にエツチングする。
次いで、第３ｄ図に示されたように、ｎ−型物仙へ拡散
を行なうことにより、開口３６の下に不活性ペース領域
を形成し、開口の上に酸化物を形成する。その後、第３
ｅ図に示さねたよりに、窒化物フィルムを剥自１牝、そ
して第３ｆ図に３８で示された３つの領域で活性ペース
領域のインプランテーションを行なう。次いで、第３ｇ
図に示さねたよりに、装置全体の上にポリシリコンの層
４０を付着し、装置のエミッタを画成するようにノやタ
ーン形成する。ポリシリコンのエミッタ物質は拡散すれ
る。このプロセスでは、この点に到達するまでに２回の
写真平版操作が必要とされることに注目されたい。／回
目は、ペース接触領域及びエミッタ領域を画成するため
であり、そしてλ回目は、エミッタ接触領域を画成する
ためである。
を行なうことにより、開口３６の下に不活性ペース領域
を形成し、開口の上に酸化物を形成する。その後、第３
ｅ図に示さねたよりに、窒化物フィルムを剥自１牝、そ
して第３ｆ図に３８で示された３つの領域で活性ペース
領域のインプランテーションを行なう。次いで、第３ｇ
図に示さねたよりに、装置全体の上にポリシリコンの層
４０を付着し、装置のエミッタを画成するようにノやタ
ーン形成する。ポリシリコンのエミッタ物質は拡散すれ
る。このプロセスでは、この点に到達するまでに２回の
写真平版操作が必要とされることに注目されたい。／回
目は、ペース接触領域及びエミッタ領域を画成するため
であり、そしてλ回目は、エミッタ接触領域を画成する
ためである。
２回のパターン形成操作における整列エラーを許容する
と共に、エミッタとペースとの確実な電気的分離を与え
るために、不活性ペース領域は比較的広くしなければな
らない。第３ｈ図においては、白金４２を製筒上に付着
し、焼結し、そして酸化物領域の上の焼結されない金属
を除去する。第３１図及び第３１図は、金属化段階を行
なう前後の装置の平面図である０ これに対して、このプロセスを改ｐするように適用され
る本発明の方法が第４ａ図ないし第１／１ｇ図に示され
ている。この改良さオフた゛ゾロセスにおいては、第３
ｂ図ないし第３ｅ図に示された段階が完全に排除されて
いる。第１Ｉｂ図に示された段階では、ｎ−型コレクタ
物質３２の全面に活性ペース層４３をインプランテーシ
ョンし、ポリシリコン、即ち５ＩＰＯ８層４０を付着す
る。第１Ｉｃ図に示されたように、層４０をパターン形
成し、エミッタ領域を画成するようにエツチングし、そ
してｓ＋ｐｏｓをアニーリングするか又はプリシリコン
を拡散するという一般の段階を行なう。次いで、装置全
体を酸化物ｆ＠４４で檀い、その大部分を方向優先エツ
チング段階で実質的に除去し、第１ｊｔｄ図に示すよう
にエミッタ領域４０の縁に絶縁側壁２０を残す。第４ｔ
ｅ図に示す構造体をイ＃るために次に行なう段階は、従
来のプロセスで行なわれるものと同じである。次いで、
ペース接触領域及びエミッタ領域の上に金属フィルムを
付着し、半導体面に対して選択的に焼結させる。絶縁側
壁の上の未焼結金柑は、エツチングによって除去し、こ
れで装置は、最終的な金属化段階を行なう用意ができる
。第９１図及び第１Ｉｇ図は、金属化の前後の装置の平
面図である。
と共に、エミッタとペースとの確実な電気的分離を与え
るために、不活性ペース領域は比較的広くしなければな
らない。第３ｈ図においては、白金４２を製筒上に付着
し、焼結し、そして酸化物領域の上の焼結されない金属
を除去する。第３１図及び第３１図は、金属化段階を行
なう前後の装置の平面図である０ これに対して、このプロセスを改ｐするように適用され
る本発明の方法が第４ａ図ないし第１／１ｇ図に示され
ている。この改良さオフた゛ゾロセスにおいては、第３
ｂ図ないし第３ｅ図に示された段階が完全に排除されて
いる。第１Ｉｂ図に示された段階では、ｎ−型コレクタ
物質３２の全面に活性ペース層４３をインプランテーシ
ョンし、ポリシリコン、即ち５ＩＰＯ８層４０を付着す
る。第１Ｉｃ図に示されたように、層４０をパターン形
成し、エミッタ領域を画成するようにエツチングし、そ
してｓ＋ｐｏｓをアニーリングするか又はプリシリコン
を拡散するという一般の段階を行なう。次いで、装置全
体を酸化物ｆ＠４４で檀い、その大部分を方向優先エツ
チング段階で実質的に除去し、第１ｊｔｄ図に示すよう
にエミッタ領域４０の縁に絶縁側壁２０を残す。第４ｔ
ｅ図に示す構造体をイ＃るために次に行なう段階は、従
来のプロセスで行なわれるものと同じである。次いで、
ペース接触領域及びエミッタ領域の上に金属フィルムを
付着し、半導体面に対して選択的に焼結させる。絶縁側
壁の上の未焼結金柑は、エツチングによって除去し、こ
れで装置は、最終的な金属化段階を行なう用意ができる
。第９１図及び第１Ｉｇ図は、金属化の前後の装置の平
面図である。
第３図及び第７図から明らかなように、本発明のプロセ
スは、これ・に対応する従来のプロセスに比して、複雑
な一連の段階（第３ｂ図ないし第３ｅ図）が省略され、
λつの追加段階、即ちエミッタ領域を／４’ターン形成
しエツチングした後の酸化段階と、方向優先エツチング
段階（第４ｄ図）とが含まれたという点が相違する。第
を図は、第２図のシーケンスに示された本発明の実施例
を用いている。第１図の好ましいシーケンスを用いて、
＠３図の従来のプロセスを変更できることが理解されよ
う。
スは、これ・に対応する従来のプロセスに比して、複雑
な一連の段階（第３ｂ図ないし第３ｅ図）が省略され、
λつの追加段階、即ちエミッタ領域を／４’ターン形成
しエツチングした後の酸化段階と、方向優先エツチング
段階（第４ｄ図）とが含まれたという点が相違する。第
を図は、第２図のシーケンスに示された本発明の実施例
を用いている。第１図の好ましいシーケンスを用いて、
＠３図の従来のプロセスを変更できることが理解されよ
う。
以上の説明から、本発明は、バイポーラ回路製造技術の
分野に顕著な進歩をもたらすことが明らかであろう。特
に、本発明は、エミッタ領域とペース接Ｍ伸城との間隔
を最小にすることによりベース抵抗及ヒヘースーコレク
タ間キャパシタンスを相当に減少したバイポーラトラン
ジスタを提供する。この間隔の減少忙より、高速性性能
が改善されるだけでなく、各トランジスｉの全面積が減
少され、装置の実装密度を高めることができる。
分野に顕著な進歩をもたらすことが明らかであろう。特
に、本発明は、エミッタ領域とペース接Ｍ伸城との間隔
を最小にすることによりベース抵抗及ヒヘースーコレク
タ間キャパシタンスを相当に減少したバイポーラトラン
ジスタを提供する。この間隔の減少忙より、高速性性能
が改善されるだけでなく、各トランジスｉの全面積が減
少され、装置の実装密度を高めることができる。
注目すべきことは、これらの効果が得られると同時に、
製造プロセスの複雑さが甚だしく低減されることである
。
製造プロセスの複雑さが甚だしく低減されることである
。
又、解説のために本発明の特定の実施例を詳細に説明し
たが、本発明の範囲及び精神から逸脱せずに種々の変更
がなされ得ることが明らかであろう。従って、本発明は
、特許請求の範囲のみによって却定されるものとする。
たが、本発明の範囲及び精神から逸脱せずに種々の変更
がなされ得ることが明らかであろう。従って、本発明は
、特許請求の範囲のみによって却定されるものとする。
第１ａ図ないし第７１図は、本発明の方法の好ましい実
施例の処理段階を示す一連の断面図、第２ｍ図ないし第
２１図は、本発明の別の実施例の処理段階を示す一連の
断面図、 第３の図ないし第３ｈ図は、従来のバイポーラ製造プロ
セスのペース及びエミッタ形成段階を示す一連の断面図
、 第３１図及び第３１図は、第３ａ図な（１し第３ｈ図に
示された段階で形成されたエミッタ及びペース領域を、
金属化段階（図示せず）の前後で示した平面図、 第１１ａ図ないし第１Ｉｅ図は、本発明の一実施例に従
って第３ａ図ないし第３ｈ図の処理段階を（１かに変更
するかを示す一連の断面図、そして第１Ｉｆ図及び第り
９図は、第４８図ないし第７ｅ図に示された段階で形成
された装置を、金属化段階（図示せず）の前後で示した
平面図である。 １０・・・・・・半導体ペース層、 １２・・・・・
・コレクタ領域、 １４・・・・・・エミツタ層、
１６・・・・・・フィルム、 １８・・・・・・熱
酸化物層、 ２０・・・・・・側壁、２２・・・・・
・金属フィルムＱ 手続補正書く方式） ｂ９．６．ｉ８ 昭和 年 月 日 １、事件の表示 昭和５９年特許廓第４０２６４号
２、発明の名称 バイポーラトランジスタ構造体３
、補正をする者 事件との関係 出願人 ４、代理人 ５、補正命令の日付 昭和５９年５月２９日図面の浄
書（内容に変更なし）。
施例の処理段階を示す一連の断面図、第２ｍ図ないし第
２１図は、本発明の別の実施例の処理段階を示す一連の
断面図、 第３の図ないし第３ｈ図は、従来のバイポーラ製造プロ
セスのペース及びエミッタ形成段階を示す一連の断面図
、 第３１図及び第３１図は、第３ａ図な（１し第３ｈ図に
示された段階で形成されたエミッタ及びペース領域を、
金属化段階（図示せず）の前後で示した平面図、 第１１ａ図ないし第１Ｉｅ図は、本発明の一実施例に従
って第３ａ図ないし第３ｈ図の処理段階を（１かに変更
するかを示す一連の断面図、そして第１Ｉｆ図及び第り
９図は、第４８図ないし第７ｅ図に示された段階で形成
された装置を、金属化段階（図示せず）の前後で示した
平面図である。 １０・・・・・・半導体ペース層、 １２・・・・・
・コレクタ領域、 １４・・・・・・エミツタ層、
１６・・・・・・フィルム、 １８・・・・・・熱
酸化物層、 ２０・・・・・・側壁、２２・・・・・
・金属フィルムＱ 手続補正書く方式） ｂ９．６．ｉ８ 昭和 年 月 日 １、事件の表示 昭和５９年特許廓第４０２６４号
２、発明の名称 バイポーラトランジスタ構造体３
、補正をする者 事件との関係 出願人 ４、代理人 ５、補正命令の日付 昭和５９年５月２９日図面の浄
書（内容に変更なし）。
Claims (1)
- 【特許請求の範囲】 （１） 第７４電型の半導体物質で形成されたコレク
タ領域と、 上記コレクタ領域とは逆の導電型の半導体物質で一ヒ記
コレクタ領域の上に形成されたペース領域と、 上記コレクタ領域と同じ導電型の物質で、上記ペース領
域の選択された中央部に重畳するように形成されたエミ
ッタ領域と、 上記エミッタ領域の縁に接触して上記ペース領域上に形
成され、上記エミッタ領域の厚さにはｇ等しい高さを有
している絶縁材の壁と、上記絶縁材の壁土以外のところ
で上記ペース領域及び上記エミッタ領域上に形成された
導電層とをｈＩＭえ、この導電層は上記ペース領域及び
上記エミッタ領域への個々の接続部を錨立するように働
き、 これにより、上記絶縁材の壁が、上記ペース領域及びエ
ミッタ領域への個々の接続部を電気的に分離すると共に
、上記ペース領域の不活性部分の大きさを減少させて、
ペー、ス抵抗及びペース−コレクタ間キャパシタンスを
下ケ、作動速度及び装置実疾密度を高めることｆｔ特徴
とするバイポーラトランジスタ構晴体。 （２） 上記絶縁材の壁の厚さは、約θコないし０．５
ミクロンである特許１；々求のＭ！ＶＩＩＪ第（１）項
に記載のバイポーラトランジスタ構造体。 （３） 上記コレクタ及びペース領域は、ｉ庸当にド
ーグされたシリコン物質であり、上記エミッタ領域は、
ポリシリコン物質であり、上記絶縁材の壁は、二酸化シ
リコンであり、そして上記導電層は珪化白金である特許
請求の範囲第（１）項に記載のバイポーラトランジスタ
構造体。 （４） 上記ペース領域及びエミッタ領域と電気的接
触を確立するように、上記＃′６Ｌ層と重畳接触状連で
形成された電気的に別々の部分を有する薄膜金属化層を
更に備えた特許請求の範囲第（１）項に記載のバイポー
ラトランジスタ構造体。 （５）互−・に逆の導電型の半導体物質で、コレクタ領
域及びこれに重畳するペース領域を形成し、Ｅ記ペース
領域に重畳する適当に７９ターン形成されたエミッタ領
域を、上記コレクタ領域と同じ／ｊａ ’ｉｌｆ：型の
もので形成し、上記エミッタ領域の縁に１４接して上記
ペース領域上に絶縁材の壁を形成し、 そして、上記絶庶材の壁土以外のところで上記ベース及
びエミッタ領域上に導電層を形成し、これにより、導ｍ
層は上記ペース及びエミッタ領域と個別の４気接触を確
立するように働き。 １−記絶縁材の壁は上記ペース領域の不活性部分の大き
さな最小にすることを特徴とするノぐイポーラトランジ
スタのイ■？１り方法。 （Ｇ） １ｉ４当にパターン形成したエミッタ領域を
形成する上記段階及び絶縁材の壁を形成する上記段階は
、 ペース領域上にエミツタ層を形成し、 このエミツタ層上に酸化マスクフィルムを付着し、 上記１竣化マスクフイルム及びエミツタ層においてエミ
ッタ、１η域をパターン形成してエツチングし、成る制
御された量だけ上記酸化マスクフィルムをアンダーカッ
トし、 上記酸化々スフフィルム上以外のところで半導体１勿Ｊ
の表面上にｖ３縁フィルムを形成し、上記酸化マスクフ
ィルムのアンダーカットした縁の下で、上記エミッタ領
域の縁に絶縁材の壁を残すような方向優先技術によって
上記絶縁フィルムをエツチングし、そして 上記エミッタ領域から上記酸化マスクフィルムを剥離す
ることを含む特許請求の範囲第（５）項に記載の方法。 （７）エミッタ領域を７９ターン形成しエツチングする
上記段階中にペース領域の物質を不当に除去しないよう
に、ペース領域とエミッタＩ・Ｍとの間に保−フィルム
を形成するという段階を更に含む特許請求の範囲第（６
）項に記載の方法。 （８）トランジスタのベース抵抗を更に減少するように
、エミッタ領域の真下以外のところにあるペース領域の
部分な更にドーピングする段階を含む４’Ｊｒ許請求の
範囲第（６）項に記載の方法。 （９）適当にパターン形成したエミッタ領域な形成する
一ヒ記段階及び絶、縁材の壁を形成する上記段ｉ１／１
は、 ペース領域上に、エミツタ層を形成し、エミッタ領域を
画成するようにこのエミッタ１’：ｉをパターン形成し
てエツチングし。 −上記ペース及びエミッタ領域の上に絶縁フィルムを形
成し、 上記エミッタ領域の緑に絶縁材の壁を残すような方向優
先技術によって上記絶縁フィルムをエツチングすること
を含む特許請求の範囲第（５）項に記載の方法。 ｔｌｏｌ ）ランジスタのペース抵抗を更に減少する
ように、エミッタ領域の真下以外のところのペース領域
の部分を更にドーピングする特許請求の範囲第（９）項
に記載の方法。 （１１） 特許請求の範囲第（ｌＯ）項に記載の方法
によって形成した製品。 ０２、特許請求の範囲第（９）項に記載の方法によって
形成した製品。 ０ 特許請求の範囲第（８）項に記載の方法によって形
成した製品。 （１４ｉ 特許請求の範囲第（力項に記載の方法によ
って形成した製品。 （［（ト）！ｌｆ−杆請求の範囲第（６）項に記載の方
法によって形成した製品。 （圃 特許請求の範囲第（５）項に記載の方法によって
形成した製品。 （１７）互いに逆の導電型でコレクタ領域上にペース領
４域を形成するようにシリコン半導体物質にペース領域
をインブタンチージョンし、 上記コレクタ領域と同じ導電型のエミツタ層をペース領
域上に付着し、 上記エミツタ層の上に窒化シリコンフィルムを付着し、 エミッタ領域を画成するように上記窒化シリコンフィル
ム及びエミツタ層を選択的にエツチングし、この選択的
エツチング段階は成る制御された最だけト記窒化シリコ
ンフィルムの縁？アンダーカットすることを含み。 上記窒化シリコンフィルム上以外のところで二定ツタ領
域の縁においてペース領域上に熱酸化物フィルムを形成
し、 上記窒化シリコンフィルムのアンダーカットされた縁の
下で、エミッタ領域の縁に熱酸化物物質の壁を残すよう
に方向憂先エツチング技術によって熱酸化物フィルムを
エツチングし、上記エミッタ領域から窒化シリコンフィ
ルムの残留部分を剥離し、 装置全体の上に金１４フィルムを付着し、エミッタ領域
及びペース領域上に金属珪化物層を形成するように金属
フィルムを焼結させ、上記酸化物物質の壁土に未焼結の
金属が残るようにし、そして 上記ｒ袈化向物質の壁を露出させるように上記未焼結金
、（１をエツチング除去し、上記壁はエミッタ領域及び
ペース領域上の導ｌは性金１４珪化物を６も気的にアイ
ソレートすることを１奇徴とする＋１８１ エミッタ
領域を選択的にエツチングする上記段階中にペース領域
の材料が不当に除去されないように、ペース領域とエミ
ツタ層との間に保護フィルムを形成する段階を更に含む
特許請求の範囲第０η項に記載の方法。 Ｕｎ ）ランジスタのペース抵抗を更に下げるように
エミッタ領域の真下以外のところ・のペース領域の部分
を更にドーピングする段階を含む特許ＮｉＶ求の範囲第
同項に記載の方法。 （澗 特許ｔｊＮ求の範囲第１１項に記載の方法によっ
て形成された製品。 （２、特許請求の範囲第叫項に記載の方法によって形成
された製品。 （２２１特許請求の範囲第Ｍ項に記載の方法によって形
成された製品。 （２３＋ 互いに逆の導電型でコレクタ領域上にペー
ス領域を形成するようにンリコン牛導体物質にペースｆ
ｆｊＷ 域ｔ ４ンプランテーシヨンし、コレクタ領域
と同じ導電型のエミツタ層をペース層の上に付着し。 エミッタ領域を画成するよう釦上記エミッタ層を選択的
にエツチングし、 エミッタ領域の縁においてペース’ｒｔｌ域の上に熱酸
化物フィルムを形成し、 エミッタ領域の縁に熱酸化物物質の壁を残すように方向
（、Ｑ光エツチング技術によって熱酸化１勿フィルムを
エツチングし、 装置ｉ９．全体の上に金Ｊ４Ｊ、フィルムを付；ｎｌ
Ｌ、エミッタ領域及びペース領域の上に金属珪化物層ダ
ｊを形成するように金属フィルムを焼結させ、上記酸化
物物゛６の壁の上に未焼結の金属が残るようにし、 上記酸化物物°αの壁を露出させるように上記未焼結金
属をエツチング除去し、上記壁はエミッタ領域及びペー
ス領域上の導電性金属珪化物を電気的にアイソレートす
ることを特徴とするバイポーラトランジスタのａ遣方法
。 ｃ刊トラン・ゾスタのペース抵抗を更に下げるよ５に、
エミッタ領域の真下以外のところのペース＜′ａ域の部
分を更にドーピングす、る段階を含む特許請求の範囲４
鏑項に記載の方法。 四 ４ｒケ許請求の範囲第０４項に記載の方法によって
形成された製品。 ／２６） Ｑ＃許請求の範ＩＪＩＪ第ＱＪ項に記載の
方法によって形成されたり品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US47338283A | 1983-03-08 | 1983-03-08 | |
| US473382 | 1983-03-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59218773A true JPS59218773A (ja) | 1984-12-10 |
Family
ID=23879301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4026484A Pending JPS59218773A (ja) | 1983-03-08 | 1984-03-02 | バイポ−ラトランジスタ構造体 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0122004A3 (ja) |
| JP (1) | JPS59218773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6060761A (ja) * | 1983-09-13 | 1985-04-08 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631568A (en) * | 1983-03-08 | 1986-12-23 | Trw Inc. | Bipolar transistor construction |
| US4647958A (en) * | 1984-04-16 | 1987-03-03 | Trw Inc. | Bipolar transistor construction |
| GB2172744B (en) * | 1985-03-23 | 1989-07-19 | Stc Plc | Semiconductor devices |
| GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
| US4746623A (en) * | 1986-01-29 | 1988-05-24 | Signetics Corporation | Method of making bipolar semiconductor device with wall spacer |
| US4857476A (en) * | 1988-01-26 | 1989-08-15 | Hewlett-Packard Company | Bipolar transistor process using sidewall spacer for aligning base insert |
| KR910005403B1 (ko) * | 1988-09-23 | 1991-07-29 | 삼성전자 주식회사 | 고성능 바이폴라 트랜지스터 및 그 제조방법 |
| US5389552A (en) * | 1993-01-29 | 1995-02-14 | National Semiconductor Corporation | Transistors having bases with different shape top surfaces |
| SE519628C2 (sv) * | 1997-03-04 | 2003-03-18 | Ericsson Telefon Ab L M | Tillverkningsförfarande för halvledarkomponent med deponering av selektivt utformat material,vilket är ogenomträngligt för dopjoner |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099987A (en) * | 1977-07-25 | 1978-07-11 | International Business Machines Corporation | Fabricating integrated circuits incorporating high-performance bipolar transistors |
-
1984
- 1984-03-01 EP EP84301339A patent/EP0122004A3/en not_active Ceased
- 1984-03-02 JP JP4026484A patent/JPS59218773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6060761A (ja) * | 1983-09-13 | 1985-04-08 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
| JPH0469423B2 (ja) * | 1983-09-13 | 1992-11-06 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0122004A3 (en) | 1986-12-17 |
| EP0122004A2 (en) | 1984-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6118147A (ja) | 半導体デバイスの形成方法 | |
| KR100328710B1 (ko) | 인덕터 및 그의 제조방법 | |
| JPS59218773A (ja) | バイポ−ラトランジスタ構造体 | |
| JP3210657B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| EP0194832A2 (en) | Improved bipolar transistor construction | |
| US4631568A (en) | Bipolar transistor construction | |
| KR19980702565A (ko) | 에스오아이상에서 자체 정렬된 수직 바이폴라 트랜지스터 제조방법 | |
| US4713355A (en) | Bipolar transistor construction | |
| JP2592414B2 (ja) | バイポーラトランジスタ構造の製造方法 | |
| KR100258385B1 (ko) | 반도체 장치 | |
| JP2000252422A (ja) | 半導体装置及びその製造方法 | |
| JPS6195565A (ja) | エミツタ直列抵抗を有するバイポーラトランジスタの製造方法 | |
| JPH0426162A (ja) | 浮遊ゲート型半導体記憶装置およびその製造方法 | |
| JPH05343413A (ja) | バイポーラトランジスタとその製造方法 | |
| JP3173184B2 (ja) | 半導体装置 | |
| JPS63119264A (ja) | 半導体装置 | |
| JPS63296277A (ja) | 半導体集積回路装置 | |
| JPS61236161A (ja) | 半導体装置の製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JP2000294753A (ja) | 半導体装置及びその製造方法 | |
| JPS62177957A (ja) | 半導体集積回路装置 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| JPS6047445A (ja) | 半導体装置の製造方法 | |
| JPS5987860A (ja) | 高周波トランジスタ |