KR19980702565A - 에스오아이상에서 자체 정렬된 수직 바이폴라 트랜지스터 제조방법 - Google Patents

에스오아이상에서 자체 정렬된 수직 바이폴라 트랜지스터 제조방법 Download PDF

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Abstract

자체 정렬된 수직 바이폴라 SOI 트랜지스터를 제공하기 위한 방법이 개시된다. MMIC 소자와 같은 고주파 마이크로웨이브 응용예에 유용하게 사용될 적절한 치수(dimension) 및 특성을 갖는 트랜지스터의 베이스 및 에미터 특성을 제공하기 위한 제어 기법이 제공된다. 이러한 기법에 의해 마이크로웨이브 트랜지스터가 형성된다.

Description

에스오아이상에서 자체 정렬된 수직 바이폴라 트랜지스터 제조 방법
본 발명은 SOI 소자상에 자체 정렬된 수직 바이폴라 트랜지스터(self-aligned vertical bipolar transistor)를 제조하기 위한 기법에 관한 것으로, 보다 상세하게는 소자의 치수(dimension)를 정밀하게 제어하기 위한 방법, 및 마이크로웨이브 응용을 위한 고주파 소자에서 사용하기 위해 다수의 전도성 스택(stack)으로 높은 전도성을 갖는 베이스 구조를 형성하기 위한 방법으로 이러한 소자를 형성하기 위한 것이다.
본 발명은 동일 발명자에 의해 본 출원과 동일한 날짜에 출원된 미국 특허 출원 번호 제 08/579,702 호(PHA 23,084)와 관련된다.
실리콘 바이폴라 트랜지스터는 10Ghz 이하에서 동작하는 통신 시스템에 사용될 수 있다. 마이크로웨이브 응용을 위한 소자를 제조하는데는 기존의 벌크(bulk) 실리콘 기법을 사용한 바이폴라 MMIC 소자의 제조 만큼 비용이 많이 든다. 이러한 문제는 매립된(buried) 콜렉터 및 이 부분의 분리와 관련된 공정의 복잡성 때문에 발생된다.
SOI 기법으로 이러한 소자를 제조하면, 공정의 복잡도가 감소되며, 낮은 캐패시턴스를 갖는다는 추가적인 장점을 갖는다. 그러나 마이크로웨이브 주파수에서 사용하기 위해 래터럴(lateral) 바이폴라 트랜지스터를 제조할 수는 있지만, 전술한 소자에 높은 전력을 제공하지는 못한다.
본 발명에서는, 실리콘 기법을 사용하여 높은 밀도, 높은 전력, 마이크로웨이브 주파수의 소자가 제조되는 자체 정렬된 수직 바이폴라 트랜지스터를 제조한다.
이러한 소자는 본 발명에 따라 기판상의 절연층위에 n 및 n+ 실리콘층의 SOI 웨이퍼를 형성하는 단계, n+ 콜렉터를 n 실리콘층을 통하여 n+ 실리콘층으로 주입하는 단계, n 실리콘층상의 활성 영역의 반대쪽에 네 개의 서로 다른 물질로 구성된 다중층(a multiple layer)을 증착하는 단계, 활성 영역내에 p 타입의 베이스를 형성하는 단계, 다중층 아래의 베이스에 p+ 콘택트층을 형성하는 단계, 상기 활성 영역내의 상기 p 타입의 베이스상에 n+ 폴리실리콘 에미터 콘택트를 형성하는 단계, 이미 형성된 구조위에 절연층(dielectric layer)을 증착하는 단계, 및 절연층을 통하여 콜렉터 및 에미터에 전도성 콘택트를 제공하는 단계에 의해 제조된다.
본 발명에 따른 소자는 전도성 폴리 실리콘층(conductive poly silicon layer), 장벽층(barrier layer), 실리사이드층(silicide layer) 및 저온 옥사이드(low temperature oxide ; LTO)층으로부터 네 개의 서로 다른 물질의 다중층을 제공함으로써 형성된다.
더욱이, 본 발명에 따르면, 다중층은 베이스 영역을 형성하기 위한 마스크(mask)로서 사용된다.
본 발명의 특성 및 기법은 특성을 보다 명확히 하기 위해 거리 및 사이즈가 변화된 첨부된 도면을 참조하여 설명된다.
도 1은 본 발명에 따라 제조된 반도체 소자의 개략도이며,
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12는 본 발명에 따른 소자를 형성하기 위한 공정 단계의 순서도이다.
SOI 소자상의 자체 정렬된 수직 바이폴라 트랜지스터가 도 1에 도시되어 있다. 도 1에서 SOI는 기판위에 위치한 SiO2와 같이 분리되고 매립된 옥사이드 절연층(buried oxide insulating layer)에 의해 형성된다. 사파이어(sapphire) 또는 실리콘과 같은 여러 물질들이 SOI 소자의 기판 물질로 알려져 있다. 그러나 본 발명을 위해 바람직한 기판 물질은 실리콘이다. 매립된 옥사이드층(2) 위에는 이중으로 된 실리콘층이 배치되는데, 첫 번째층은 n+ 타입 전도층(3)이며, 그 위에는 n 타입 전도층(4)이 배치되어 있다.
여러 옥사이드 부분(5)들은 SOI 구조상에 배치되어 있으며, 콜렉터(6)를 형성하는 n+ 타입 전도성 부분은 두 개의 옥사이드 부분(5) 사이에 배치되어 있다. 확산성이 높은 포스포러스(phosphorus)는 n+ 도우펀트(dophnt)를 n 전도층(4)을 통해 n+ 타입의 층(3)까지 투입(sinking)함으로써 콜렉터(6)를 형성하는데 사용될 수 있다.
콜렉터(6)에 배치되는 하나의 옥사이드 부분(5)과 제 2 옥사이드 부분(5) 사이에 있어서, p 타입 베이스층(9)은 두 개의 베이스 콘택트(8) 사이에 형성된다. 이러한 베이스층(9)위에는 에미터(10)가 형성되는데, 에미터(10)는 양측의 다중층(7) 사이에 위치한 베이스층(9)과 접촉하고 있다. 이러한 소자 구조위에는 저온 옥사이드(low temperature oxide ; LTO)의 절연층(11)이 형성되며, 에미터 콘택트(12) 및 콜렉터 콘택트(13)를 위해 개구(opening)가 형성된다. 이러한 두 개의 콘택트는 금속, 알루미늄과 같은 전도성 물질로 이루어져 있다. 베이스 콘택트(8)는 상기 구조를 통하여 베이스에 전기적으로 접촉된 단부에 까지 접촉될 수 있다.
베이스 및 에미터 부분의 다중층(7)에는 TiN(17), 실리사이드(18) 및 LTO 부분(19)으로 덮혀있는 p+ 폴리층(16)이 첫 번째로 형성된다. 이러한 다중층(7)은 베이스 및 에미터 부분을 형성하기 위해 자체 정렬된 스택(self-aligning stack)을 제공한다.
이러한 자체 정렬된 수직 바이폴라 트랜지스터의 복합적인 구조는 도 2 내지 도 12에 도시된 단계에 따라 형성된다. 따라서, 도 2에서 SOI 구조는 실리콘 기판(1), SiO2의 매립된 옥사이드층(2) 및 n+/n 층(3, 4)으로 형성된다. 이러한 SOI 구조에서 n/n+ 실리콘 막이 시작 물질(starting meterial)로 형성될 수 있다. 이렇게 결합된 막은 실리콘 기판(1)위에 형성되는 SiO2의 분리 절연체(2)위에 형성된다. 결합되는 SOI 웨이퍼는 n+ 도우펀트로 도핑된 n 에피택셜층(3)으로 제조된 후 산화처리된다. 이러한 구조는 뒤집어진 후 실리콘 기판에 결합된다. n 층(4) 아래의 n+ 층(3)은 손실이 작은 콜렉터로 사용되기 위해 높은 전도성을 갖는다.
다음, 옥사이드 부분(5)은 약 500A의 두꺼운 패드 옥사이드가 먼저 성장되는 LOCOS 기법과, 후속하여, 약 1000A의 니트라이드(nitride)가 증착되는 LPCVD 기법에 의해 형성된다. 활성 영역은 포토레지스트(photoresist)로 덮혀있는 반면, 니트라이드 및 옥사이드 패드는 반응성 이온 에칭(reactive ion etching ; RIE) 기법으로 에칭된다. 니트라이드는 SOI 웨이퍼의 표면상에 옥사이드 부분(5)을 선택적으로 성장시키기 위해 산화처리 동안 산화처리 마스크로 사용된다. 그 다음, 니트라이드 및 옥사이드 패드는 도 3에 도시된 바와 같은 구조를 남기면서 제거된다.
그 다음, 얇은 스크린 옥사이드층(15)은 약 500A의 두께로 성장되며, 도 4에서와 같이 n+ 콜렉터 투입물이 주입된다. 확산성이 높은 포스포러스가 n+ 콜렉터층(6)안으로 신속히 주입되도록 사용될 수 있다. 그 다음, 활성 영역위의 스크린 옥사이드(15)는 도 5에서 볼 수 있는 바와 같이 에칭에 의해 제거된다. 이러한 과정은 선택적인 리소그래픽(lithographic) 처리 또는 단지 산화물 제거 처리에 의해 수행될 수 있다. 두 경우 있어서, 에칭을 정밀하게 제어하여 LOCOS 옥사이드 부분(5)이 너무 많이 제거되는 것을 방지한다.
자체 정렬된 소자를 형성하기 위해 상기 구조위에 네 개의 서로 다른 타입의 물질층으로 구성된 스택이 증착된다. 이러한 층으로 구성된 스택은 도 6에서 도시된 소자를 형성하기 위해 패터닝 및 비등방성 에칭된다. 이러한 스택에서 p+ 폴리층(16), TiN의 장벽층(17), 실리사이드층(18) 및 LTO층은 다중층(7)을 형성하기 위해 순차적으로 증착된다. p+ 폴리층(16) 및 LTO층(19)은 표준 CVD에 의해 증착될 수 있지만, 실리사이드층(18) 및 TiN 장벽층(17)은 증착 표면으로의 스퍼터링(sputtering) 기법이나 반응성 기법으로 증착될 수 있다. TiN 장벽층(17)은 질소 대기(nitrogen atmosphere) 분위기에서 Ti의 반응성 스퍼터링 또는 묽은 암모니아 기체를 이용한 Ti 막의 열반응에 의해 쉽게 형성된다.
그 다음, 이러한 층들의 스택은 도 6에서 도시된 바와 같은 소자를 형성하기 위해 패터닝 및 에칭된다. 다른 층들은 각각의 층에 대한 RIE 화학 작용을 변화시킴으로써 비등방성으로 에칭될 수 있다. 이러한 것은 실제로 상부의 옥사이드층(19)이 일단 먼저 패터닝 및 에칭되면 에칭 마스크로 사용될 수 있으므로 그다지 어려운 것은 아니다. 다중층(7)의 전체 두께는 약 1 미크론(micron)으로 될 수 있지만, 다음에 형성되는 n+ 폴리 에미터(10)로부터 절연적인 분리를 유지하기 위해서는 충분히 두꺼운 옥사이드층(19)이 형성되도록 주의를 기울여야 한다. 적절한 에칭은 활성 영역 부근에 다중층(7)을 제공하는 자체 정렬된 스택을 생성시킨다.
비선택적인 산화처리법은 노출된 활성 영역에 옥사이드를 생성시킨다. 이러한 옥사이드는 나중에 형성되는 p+ 베이스(9)가 그 다음에 형성되는 n+ 에미터(10)로부터 분리되는 것을 보장하기 위한 스크린 옥사이드(21)이다. 폴리의 산화처리율이 실리콘 산화처리율보다 매우 빠르므로, p+ 폴리층(16)을 따라 성장되는 래터럴(lateral) 옥사이드는 스크린 옥사이드(21)의 두께보다 두 배 이상의 두께로 형성된다. 따라서, 도 7에서 도시된 바와 같이, p 베이스(9)는 스택화된 다중층(7)을 자체 정렬된 마스크로 사용하여 주입되며, p 베이스는 p+ 콘택트층(8)이 n+ 에미터(10) 에 대해 분리되도록 먼저 p+ 폴리층(16)으로부터 분리되어, p+ 콘택트층(8)과 n+ 에미터(10) 사이의 단락(shorting) 가능성을 제거시킨다. 그러나, 만약 너무 많이 분리된다면, p 베이스(9)와 p+ 콘택트층(8) 사이에 내부확산(interdiffusion)을 수행하기 위해 도우펀트를 오래 주입해야 한다.
따라서, 도 8에서 도시된 바와 같이, p 베이스(9)는 강하게 도핑된 p+ 폴리층(16)이 베이스의 아래에 p+ 콘택트(8)를 생성하는 것과 동시에 주입된다. 폴리의 래터럴 산화 때문에 p+ 폴리층(16)의 래터럴 확산은 억제될 수 있다. 고온 처리 동안, TiN 장벽층(17)은 p+ 폴리층(16)과 실리사이드층(18) 사이의 열적인 상호작용을 감소시킨다.
다음, 도 9에서 도시된 바와 같이, 옥사이드 스페이서(spacer)(14)는 스택화된 다중층(7) 및 옥사이드의 단차 부분에 형성된다. 이러한 옥사이드 스페이서는 LTO 물질의 증착 및 후속하는 비등방성 RIE 에칭에 의해 형성될 수 있다. 스페이서의 폭은 LTO 두께의 폭에 의해 결정된다. 옥사이드 스페이서(14)를 형성하는 동안, 스택화된 다중층(7)상에서 제일 위의 LTO층(19)의 두께가 감소되지 않도록 과도 에칭(over etching)이 최소화 되어야 한다.
그 다음, 도 10에 도시된 바와 같이, 베이스(9)위의 활성 영역 표면이 정화된 후에 n+ 에미터(10)가 형성된다. 강하게 도핑된 n+ 에미터(10)는 기존의 리소그래픽 공정에 의해 증착 및 패터닝된다. 비소(arsenic) 또는 포스포러스는 소정의 에미터 접합의 깊이에 의존하면서, 에미터를 위한 도우펀트로 사용될 수 있다. 동일한 조건으로 주입된다면, 포스포러스가 보다 깊은 에미터 접합을 형성한다.
도 11에 도시된 바와 같이, 두꺼운 동일 두께의 절연 LTO층(11)은 금속화된 레벨을 형성하기 위해 상기 구조위에 증착된다. 이러한 LTO층(11)은 필요하다면 편평하게 형성될 수 있다. 다음, 도 12에서 도시된 바와 같이, 개구(22, 23)는 에미터 및 콜렉터 콘택트를 형성하기 위해 기존의 리소그래픽에 의해 LTO층(11)에 형성된다. LTO층의 옥사이드층의 두께가 균일하므로 콘택트 개구는 쉽게 형성될 수 있다. 또한 커다란 에미터 사이즈는 콘택트 홀을 위한 좋은 프레임을 형성한다.
결과적으로, 도 1에 도시된 바와 같이, 각각의 콘택트 홀(22, 23)은 금속화되어 에미터 및 콜렉터에 대한 저항성 콘택트(ohmic contact)를 형성한다. 금속화된 각 콘택트 홀은 전기적인 콘택트를 위해 적절한 물질로 합금될 수 있는 알루미늄으로 형성될 수 있다. 베이스(9)의 베이스 콘택트(8)는 이러한 소자를 통하여 SOI 소자의 단부의 금속 콘택트에 까지 전기 접속될 수 있다. 또한, 얇은 SOI 막을 통하여 트랜치(trench) 에칭을 함으로써 소자를 분리적으로 형성할 수 있다.

Claims (3)

  1. (a) 기판상의 절연층위에 n 및 n+ 실리콘층으로 구성된 SOI 웨이퍼를 형성하는 단계,
    (b) n+ 콜렉터를 n 실리콘층을 통하여 n+ 실리콘층으로 주입하는 단계,
    (c) n 실리콘층위에 활성 영역의 대향면에 위치한 네 개의 서로 다른 물질로 구성된 다중층을 증착하는 단계,
    (d) 활성 영역내에 p 타입 베이스를 형성하고, 상기 다중층 아래의 베이스에 p+ 콘택트층을 형성하는 단계,
    (e) 상기 활성 영역내의 상기 p 타입 베이스위에 n+ 폴리실리콘 에미터 콘택트를 형성하는 단계,
    (f) 이미 형성된 구조위에 절연층을 증착하는 단계, 및
    (g) 전도성 콘택트를 절연층을 통해 콜렉터 및 에미터에 제공하는 단계를 포함하는 자체 정렬된 수직 바이폴라 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    단계 (c)는 반도체층, 장벽층, 실리사이드층 및 옥사이드층을 연속적으로 증착함으로써 수행되는 자체 정렬된 수직 바이폴라 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    단계 (d)는 다중층을 마스크로서 사용함으로써 수행되는 자체 정렬된 수직 바이폴라 트랜지스터 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19842106A1 (de) 1998-09-08 2000-03-09 Inst Halbleiterphysik Gmbh Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
DE19845790B4 (de) * 1998-09-21 2008-12-04 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Verfahren zur naßchemischen Abdünnung von Si-Schichten im aktiven Emittergebiet eines Bipolartransistors
US6448160B1 (en) * 1999-04-01 2002-09-10 Apd Semiconductor, Inc. Method of fabricating power rectifier device to vary operating parameters and resulting device
DE10004111A1 (de) * 2000-01-31 2001-08-09 Infineon Technologies Ag Bipolartransistor
US6784065B1 (en) * 2001-06-15 2004-08-31 National Semiconductor Corporation Bipolar transistor with ultra small self-aligned polysilicon emitter and method of forming the transistor
US7087979B1 (en) 2001-06-15 2006-08-08 National Semiconductor Corporation Bipolar transistor with an ultra small self-aligned polysilicon emitter
DE10202291A1 (de) * 2002-01-22 2003-08-07 Infineon Technologies Ag Bipolartransistor mit niederohmigem Basisanschluß
US7300850B2 (en) * 2005-09-30 2007-11-27 Semiconductor Components Industries, L.L.C. Method of forming a self-aligned transistor
US8643055B2 (en) * 2007-09-26 2014-02-04 Stmicroelectronics N.V. Series current limiter device
WO2009042807A2 (en) * 2007-09-26 2009-04-02 Lakota Technologies, Inc. Adjustable field effect rectifier
US8633521B2 (en) * 2007-09-26 2014-01-21 Stmicroelectronics N.V. Self-bootstrapping field effect diode structures and methods
US8148748B2 (en) 2007-09-26 2012-04-03 Stmicroelectronics N.V. Adjustable field effect rectifier
US11749727B2 (en) 2021-09-23 2023-09-05 Globalfoundries U.S. Inc. Bipolar junction transistors with duplicated terminals

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4682409A (en) * 1985-06-21 1987-07-28 Advanced Micro Devices, Inc. Fast bipolar transistor for integrated circuit structure and method for forming same
US4755476A (en) * 1985-12-17 1988-07-05 Siemens Aktiengesellschaft Process for the production of self-adjusted bipolar transistor structures having a reduced extrinsic base resistance
US4735911A (en) * 1985-12-17 1988-04-05 Siemens Aktiengesellschaft Process for the simultaneous production of bipolar and complementary MOS transistors on a common silicon substrate
US5198372A (en) * 1986-01-30 1993-03-30 Texas Instruments Incorporated Method for making a shallow junction bipolar transistor and transistor formed thereby
JP2565317B2 (ja) * 1986-12-03 1996-12-18 富士通株式会社 半導体装置の製造方法
JPH01289124A (ja) 1988-05-16 1989-11-21 Masatoshi Utaka 半導体装置の製造方法
US5221853A (en) * 1989-01-06 1993-06-22 International Business Machines Corporation MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region
US5241211A (en) 1989-12-20 1993-08-31 Nec Corporation Semiconductor device
JPH03203333A (ja) 1989-12-29 1991-09-05 Sony Corp 半導体装置及びその製法
JP3163092B2 (ja) * 1990-08-09 2001-05-08 株式会社東芝 半導体装置の製造方法
JP3127455B2 (ja) * 1990-08-31 2001-01-22 ソニー株式会社 半導体装置の製法
US5087580A (en) * 1990-09-17 1992-02-11 Texas Instruments Incorporated Self-aligned bipolar transistor structure and fabrication process
US5049513A (en) * 1990-09-17 1991-09-17 Texas Instruments Incorporated Bi CMOS/SOI process flow
US5102809A (en) * 1990-10-11 1992-04-07 Texas Instruments Incorporated SOI BICMOS process
JPH04251935A (ja) 1991-01-09 1992-09-08 Fujitsu Ltd 半導体装置及びその製造方法
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5312765A (en) * 1991-06-28 1994-05-17 Hughes Aircraft Company Method of fabricating three dimensional gallium arsenide microelectronic device
US5256896A (en) 1991-08-30 1993-10-26 International Business Machines Corporation Polysilicon-collector-on-insulator polysilicon-emitter bipolar transistor
US5302535A (en) * 1991-09-20 1994-04-12 Nec Corporation Method of manufacturing high speed bipolar transistor
KR940007466B1 (ko) * 1991-11-14 1994-08-18 삼성전자 주식회사 BiCMOS 소자의 제조방법
JP3132101B2 (ja) * 1991-11-20 2001-02-05 日本電気株式会社 半導体装置の製造方法
JPH05175327A (ja) 1991-12-25 1993-07-13 Rohm Co Ltd 半導体装置およびその製法
JPH0834261B2 (ja) 1992-06-17 1996-03-29 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法
US5242847A (en) * 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
JP3022689B2 (ja) * 1992-08-31 2000-03-21 日本電気株式会社 バイポーラトランジスタの製造方法
EP0590804B1 (en) * 1992-09-03 1997-02-05 STMicroelectronics, Inc. Vertically isolated monolithic bipolar high-power transistor with top collector
US5342794A (en) * 1992-09-10 1994-08-30 Vlsi Technology, Inc. Method for forming laterally graded deposit-type emitter for bipolar transistor
US5365097A (en) * 1992-10-05 1994-11-15 International Business Machines Corporation Vertical epitaxial SOI transistor, memory cell and fabrication methods
US5322805A (en) * 1992-10-16 1994-06-21 Ncr Corporation Method for forming a bipolar emitter using doped SOG
JP3343968B2 (ja) * 1992-12-14 2002-11-11 ソニー株式会社 バイポーラ型半導体装置およびその製造方法
JPH07142419A (ja) * 1993-11-15 1995-06-02 Toshiba Corp 半導体装置の製造方法
US5439833A (en) * 1994-03-15 1995-08-08 National Semiconductor Corp. Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance
US5593905A (en) * 1995-02-23 1997-01-14 Texas Instruments Incorporated Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link
US5559349A (en) * 1995-03-07 1996-09-24 Northrop Grumman Corporation Silicon integrated circuit with passive devices over high resistivity silicon substrate portion, and active devices formed in lower resistivity silicon layer over the substrate

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