KR100258385B1 - 반도체 장치 - Google Patents
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Abstract
적은 면적을 필요로하고, 적은 베이스 저항을 가지며, 매우 높은 속도로 동작하는데 특별히 적합한 반도체 장치로서, 베이스 저항을 증가시키지 않고 저감된 영역에 형성될 수 있으며 낮은 저항을 갖는 베이스 전극이 마련된 바이폴라 트랜지스터를 마련하기 위해, 바이폴라 트랜지스터가 전극 영역, 예를 들면 베이스 전극이 제1의 영역, 예를 들면 베이스 영역 또는 제2의 영역, 예를 들면 이미터 영역에 대한 자기정합에 의해 형성되고, 다결정 실리콘막의 적어도 위면의 일부와 측면에 금속 실리사이드가 배치되어 전극 영역이 형성된다.
이러한 반도체 장치를 사용하는 것에 의해, 베이스 전극이 폭이 다결정 실리콘의 막두께로 결정되므로, 균일하게 좁은 폭으로 형성될 수 있고, 실리사이드를 베이스 전극으로서 사용하므로 베이스 저항이 저감되어, 초미세 초고속의 트랜지스터를 제공할 수 있다.
Description
제1도는 종래 바이폴라 트랜지스터의 일부 단면도.
제2도는 본 발명에 따른 제1의 실시예의 바이폴라 트랜지스터의 단면도.
제3도∼제13도는 제2도에 도시한 바이폴라 트랜지스터 제조 방법의 다른 공정에서의 가공물의 단면도.
제14a도 및 제14b도는 본 발명의 효과를 설명하는 데 유용한 도면.
제15도∼제21도는 본 발명에 따른 제2의 실시예의 바이폴라 트랜지스터의 제조 방법의 다른 공정에서의 가공물의 단면도.
제22도∼제29도는 본 발명에 따른 제3의 실시예의 바이폴라 트랜지스터의 제조 방법의 다른 공정에서의 가공물의 단면도,
제30도는 본 발명에 따른 제4의 실시예의 바이폴라 트랜지스터의 단면도.
제31도는 본 발명에 따른 제5의 실시예의 바이폴라 트랜지스터의 단면도.
제32도는 본 발명에 따른 제6의 실시예의 바이폴라 트랜지스터의 단면도.
본 발명은 반도체 장치에 관한 것으로, 특히 적은 면적을 필요로 하고, 적은 베이스 저항을 가지며, 초고속도로 동작하는데 특히 적합한 바이폴라 트랜지스터에 관한 것이다.
자기정합 기술에 의해 제조된 종래 바이폴라 트랜지스터를 도시한 제1도에 따른면, n형 이미터 영역(11), p형 베이스 영역(12), 고농도 n형 컬렉터 영역(13), 실리콘 디옥사이드막(14), 실리콘 디옥사이드막(15), n형 다결정 실리콘막(16), 이미터 리이드(17), 베이스 리이드(18), p형 다결정 실리콘막으로 형성된 베이스 전극(19)가 도시되어 있다. 포토리도그래피 기술을 사용하여 다결정 실리콘막으로 베이스 전극(19)를 형성할 때 맞춤 여유가 필연적으로 발생하므로, P형 다결정 실리콘막(19)의 오른쪽 끝과 이미터 영역(11)의 오른쪽 끝사이의 거리는 약0.6㎛ 이하이어야만 하고, 포토리도그래피 기술에서의 맞춤 여유에 의해 거리의 축소는 제한을 받는다. 베이스 전극(19)는 다결정 실리콘만으로 형성된다.
그러한 구조를 갖는 바이폴라 트랜지스터는 IEEE, Trans, electron Dev., PP.2246-2254, ED-34, NO.11(1987)에 기재되어 있다.
이 종래 바이폴라 트랜지스터의 베이스 전극(19)의 크기가 포토리도그래피 공정에서 n형 이미터 영역(11)에 대해 베이스 전극(19)를 맞추는 정밀도에 의해 제한되므로, 베이스 전극(19)의 크기를 저감하기가 곤란하였다. 베이스 전극(19)의 크기를 저감하여도, 이미터 영역(11)을 둘러싸는 베이스 전극(19)의 폭이 저감하므로, 베이스 전극(19)의 저항은 증가한다.
따라서, 베이스 리이드(18)과 접촉하는 베이스 전극(19)의 일부에 전류가 국부적으로 집중하여, 바이폴라 트랜지스터의 고주파 특성이 나빠진다. 콤팩트한 구조로 바이폴라 트랜지스터를 형성하기 위해서는 이미터 영역(11)을 더 작은 영역에 형성하여야 한다. 그러나, 베이스 전극(19)를 비교적 큰 두께로 형성한다면, 이미터 영역(11)에 형성된 다결정 실리콘막(16)의 수직 방향에서 저항은 증가한다. 따라서, 수직 방향의 다결정 실리콘막 (16)의 저항을 비교적 작게 하기 위해, 베이스 전극(19)는 비교적 작은 두께로 형성되어야 한다. 최대 불순물 농도로 도우프된 500mm두께의 고농도 p형 다결정 실리콘막의 시이트 저항은 약 50Ω/?이다. 시이트 저항은 다결정 실리콘막의 두께에 반비례하고, 더 적은 두께의 다결정 실리콘막은 더 큰 시이트 저항을 갖는다. 따라서, 이미터 영역(11)에 형성된 다결정 실리콘막(16)의 수직 방향에서의 저항의 증가를 방지하기 위해 베이스 전극(19)의 두께를 저감한다면, 베이스 전극(19)의 좁은 부분의 베이스 직렬 저항이 증가하여 동작 속도가 저감된다.
본 발명의 목적은 베이스 저항을 증가시키지 않고 저감된 영역에 형성할 수 있으며 낮은 저항을 갖는 베이스 전극이 마련된 바이풀라 트랜지스터를 구비한 반도체 장치를 제공하는 것이다.
본 발명의 하나의 특징에 따른 바이폴라 트랜지스터는 전극 영역, 예를 들면 베이스 전극이 제1의 영역, 예를 들면 베이스 영역 또는 제2의 영역, 예를 들면 이미터 영역에 대한 자기정합에 의해 형성되고, 다결정 실리콘막의 적어도 위면의 일부와 측면에 금속 실리사이드를 배치하여 전극 영역이 형성된다.
제2도에 도시한 바와 같이, 베이스 영역(4)의 대응하는 변에서 리도그래피에 의해 얻을 수 있는 최소 가능 간격보다 작은 등거리로 베이스 영역(4)의 2개의 대응하는 변과 적어도 그의 2개의 변이 나란하게 베이스 전극(10)은 절연막(3)상에 다결정 실리콘막으로 각가 형성되고, 금속 실리사이드막(9)는 베이스 영역(4)의 대응하는 변에서 등거리로 베이스 전극(10)의 변의 측면과 금속 전극(8)과 접촉하는 베이스 전극(10)의 표면에 형성된다.
적어도 그의 두 개의 변이 베이스 영역(4)의 대응하는 변과 자기정합하게 베이스 전극(10)을 형성하는 것에 의해 매우 작은 수평 크기로 베이스 전극(10)을 형성할 수 있다.
베이스 전극(10)의 측면상에 형성된 금속 실리사이드막은 자기정합을 사용하여 좁아진 베이스 전극(10)의 일부의 저항을 크게 저감한다.
예를 들면, 다결정 실리콘대신 금속 실리사이드를 형성하여 베이스 전극(10)의 시이트 저항을 약 5Ω/?로 저감할 수 있다. 따라서, 그의 저항을 증가시키지 않고 저감된 크기로 베이스 전극을 형성할 수 있다. 특히, 다결정 실리콘막을 이루어진 베이스 전극의 측면상에 금속 실리사이드막을 형성할 때, 그의 폭이 저감되더라도, 베이스 전극의 저항이 거의 변하지 않으므로, 저저항 및 작은 영역을 갖는 베이스 전극을 형성할 수 있다.
이하, 도면에 따라 본 발명의 실시예를 설명한다.
[제 1의 실시예]
이하, 제2동에 도시한 본 발명에 따른 제 1의 실시예의 바이폴라트랜지스터를 제조하는 방법을 제 3도 ~ 제13도에 따라 설명한다. 제 3도에 따르면, 저농도 p형 실리콘 기판(20) 표면의 소정의 영역에 안티몬 (Sb)를 선택적으로 확산시켜 고농도 컬렉터 영역으로 사용될 고농도 n형층 (21)을 형성하였다. 그 후, p형 실리콘기판(20)의 전면에 걸친 공지의 에피택셜 성장법에 의해 n형에피택셜층(22)를 형성하였다. 공지의 열산화법 및 CVD법에 의해 p형 실리콘 기판(2)상에 실리콘 디옥사이드막 (23), 실리콘 질화막(24) 및 실리콘 디옥사이드막(25)를 순서대로 순차 형성한 후, 제4도에 도시한 바와 같이, 실리콘 디옥사이드막(23), 실리콘 질화막(24) 및 실리콘 디옥사이드막(25)의 필요한 부분으로 구성되는 적층 구조를 남기고, 에칭에 의해 실리콘 디옥사이드막(23), 실리콘 질화막(24) 및 실리콘 디옥사이드막(25)를 제거하였다. 그후, 마스크로서 적층 구조를 사용하여 에피택셜층(22)를 0.1㎛깊이로 애칭하였다.
그후, 공지의 열산화법에 의해 20mm두께의 산화막(26)을 에피택셜층(22)의 표면상에 형성하였다. 그후, 그렇게 해서 얻은 구조의 전면에 실리콘 질화막(27)을 덮고, 실리콘 디옥사이드막(23), 실리콘 질화막(24) 및 실리콘 디옥사이드막(25)로 이루어지는 적층 구조의 측면에 형성된 부분을 남기고, 이방성 에칭에 의해 실리콘 질화막(27)의 대부분을 제거하였다. 그후, 그구조에 공지의 열산화법을 실시하여 실리콘 디옥사이드막(28)을 형성하고, 제5도에 도시한 바와 같이, 소자 분리용 분리 홈(29)를 트랜지스터 영역 주위에 형성하였다. 소자 분리 홈(29)는 다결정 실리콘으로 채워지고 절연막으로 덮혀진 내면을 갖는 공지의 구조이다.
그후, 제6도에 도시한 바와 같이, 실리콘 질화막(27)을 제거하고, 공지의 CDV법에 의해 그 구조의 표면상에 다결정 실리콘막(30)을 400mm의 두께로 퇴적하고, 다결정 실리콘막(30)의 표면상에 실리콘 질화막(31)을 퇴적하였다. 그후, 붕소(B)를 다결정 실리콘막(30)으로 주입하여 p형 다결정 실리콘막(30)을 형성하였다. 그후, 그 구조의 표면에 레지스트막(32)를 덮고, 실리콘 디옥사이드막(23), 실리콘 질화막(24) 및 실리콘 디옥사이드막(25)로 이루어지는 적층 구조에 대응하는 실리콘 질화막(31)의 일부의 표면이 제7도에 도시한 바와 같이 노출되도록 레지스트막(32)를 에칭하였다. 그후, 제8도에 도시한 바와 같이, 적층 구조에 대응하는 실리콘 질화막(31)의 일부 및 다결정 실리콘막(30)의 일부를 마스크로서 레지스트막(32)를 사용하여 제거하였다. 그후, 레지스트막(32)를 제거하고 실리콘 디옥사이드막(25)를 제거하였다. 그후, 제 9도에 도시한 바와 같이, 선택적 열산화에 의해 다결정 실리콘막(30)의 노출된 부분을 산화시켜 실리콘 디옥사이드막(33)을 형성한 후, 실리콘 질화막(31)을 제거하였다. 이어서, 제10도에 도시한 바와 같이 도시하지 않은 레지스트 마스크로 덮히지 않은 다결정 실리콘막(30)의 불필요한 부분을 에칭에 의해 제거하였다. 실리콘 디옥사이드막(33)을 덮도록 레지스트 마스크를 형성하므로, 실리콘 디옥사이드막(33)은 다결정 실리콘막(30)의 에칭시에 에칭 마스크로서 기능하고, 다결정 실리콘막(30)의 일부는 그의 두게와 거의 동일한 폭으로 이미터 영역(34)를 따라 남겨진다. (제10도의 이미터 영역(34)의 오른쪽 부분).이 에칭법은 포토리도그래피를 사용하지 않으므로, 포토리도그래피를 사용할 때 발생되었던 위치 맞춤 및 치수 오차없이 다결정 실리콘막(30) 부분만큼 포토리도그래피에 의해 형성될 수 있는 것보다 작은 폭으로 베이스 전극을 형성할 수 있었다. 이온 주입에 의해 B로 에피택셜층(22)의 일부를 도핑하여 베이스(73)을 형성한 후, 250℃~300℃의 온도 범위에서 모노실란(SiH4)와 텅스텐 헥사프로라이드 (WF6)의 혼합 가스를 사용하여 다결정 실리콘막(30)의 노출된 표면상에만 텅스텐(W)막 (35)를 퇴적하였다.
텅스텐막(35)를 형성한 후, 700℃~900℃의 온도 범위에서 수소 분위기중에서 열처리를 실시하여 제11도에 도시한 바와 같이 텅스텐 실리사이드막(36)을 형성한 후, 공지의 CDV법에 의해 그 구조의 전면에 걸쳐 실리콘 디옥사이드막(37)을 형성하였다.
이어서, 제 12도에 도시한 바와 같이, 도시하지 않은 레지스트 마스크를 실리콘 디옥사이드막(37)상에 형성하고 실리콘 디옥사이드막(37)울 이방성 에칭하여 실리콘 디옥사이드막(37) 부분의 아래에 있는 실리콘 디옥사이드막(23)의 일부분과 함께 이미터 영역(34)의 단차의 측면상에 형성된 실리콘 디옥사이드막(37)의 일부를 남겼다.
그후, 제13도에 도시한 바와 같이, 다결정 실리콘막(38)을 퇴적하고, 비소(As)를 다결정 실리콘막(38)에 확산시켜 이미터 영역(39)를 형성하고, 그 구조의 표면을 보호막(40), 즉 실리콘 디옥사이드막으로 덮고, 보호막(40)에 콘택트 홀을 형성한 후, 콘택트 홀에 알루미늄 전극(41)을 형성 하였다.
상기 방법에 의해 제조된 본 발명의 바이폴라 트랜지스터의 외부 베이스 저항은 종래 바이폴라 트랜지스터의 약1/10이다. 베이스 전극을 배선의 일부로서 사용할 수 있으므로, 본 발명의 바이폴라 트랜지스터의 영역은 종래 바이폴라 트랜지스터의 약1/2이었고, 이것은 종래 바이폴라 트랜지스터의 주요부를 평면으로 도시한 제 14a도와 본 발명의 바이폴라 트랜지스터의 대응하는 부분을 평면으로 도시한 제 14b도의 비교에서 알 수 있다.
[제2의 실시예]
제15도에 도시한 구조는 제2도∼제5도에 따라 설명한 공정에 의해 얻어진 것이다. 제15도에 도시한 구조는 실리콘 디옥사이드막(42), 실리콘 디옥사이드막(43), 실리콘 질화막(44), 실리콘디옥사이드막(45), 분리 홈(46), 고농도 컬렉터 영역(47), p형 실리콘 기판(48), 저농도 n형 에피택설층(49), 실리콘 질화막(50) 및 실리콘 디옥사이드막(51)을 갖는다. 실리콘 질화막(44)를 제거한 후, 제 16도에 도시한 바와 같이 실리콘 질화막(52)를 전면에 걸쳐서 되적하고, 실리콘 질화막(52)에 이방성 에칭을 실시하여, 절연막, 즉 실리콘 디옥사이드막(43) 및 (45)와 실리콘 질화막(50)의 측면상에만 실리콘 질화막(52) 부분을 남겼다. 실리콘 디옥사이드막(51)의 일부를 제거한 후, 제1의 실시에 제조에 사용한 공정과 마찬가지 공정에 의해, 다결정 실리콘막(53) 및 실리콘 질화막(54)를 순서대로 순차 형성한 후, 실리콘 디옥사이드막(43)에 형성된 다결정 실리콘막(53)의 일부를 제거 하였다.
그후, 제17도에 도시한 바와 같이, 실리콘 디옥사이드막(43)을 제거하고 가공물에 열산화를 실시하여 실리콘 질화막(52) 및 (54)가 덮히지 않은 다결정 실리콘막(53)의 일부의 표면상에 작은 폭의 실리콘 디옥사이드막(55)를 형성 하였다. 다결정 실리콘막(53)의 노출된 부분의 측면을 실리콘 질화막(52) 및 (54)로 덮었으므로, 실리콘 디옥사이드막(55)는 돌출하지 않는다. 그후, 제18도에 도시한 바와 같이, 제1의 실시예의 바이폴라 트랜지스터 제조에 사용된 것과 동일한 공정에 레지스트 마스크를 사용하여, 실리콘 질화막(50) 및 (54)를 제거하고 다결정 실리콘막(53)의 불필요한 부분을 선택적으로 제거 하였다. 실리콘 디옥사이드막(45)를 제거한 후, 열산화를 실시하여 제19도에 도시한 바와 같이, 다결정 실리콘막(53)의 측면 및 에피택셜층(49)의 표면에 20nm 두께의 얇은 실리콘 디옥사이드막(56)을 형성 하였다. 그후, 공지의 B이온 주입 공정을 실시하여 베이스 영역(57)을 형성하고, 공지의 포토리도그래피 예칭법에 의해 얇은 실리콘 디옥사이드막(56)을 제거하고, 이미터의 다결정 실리콘막(53)의 측면 및 베이스 영역(57)의 표면을 덮는 부분을 남겼다. 그후, 제1의 실시예의 바이폴라 트랜지스터 제조에 사용된 방법과 동일한 공정에 의해 다결정 실리콘막(53)의 노출된 표면상에 텅스텐 실리사이드막(58)을 형성 하였다.
이어서, 제20도에 도시한 바와 같이, 공지의 CVD법에 의해 표면상에 실리콘 디옥사이드막(59)를 형성 하였다. 도시하지 않은 레지스트 마스크를 사용하는 이방성 드라이 에칭에 의해 베이스 영역(57)상에 형성된 실리콘 디옥사이드막(59)의 일부를 제거하여 다결정 실리콘막(53)의 측면상에 동일하게 형성된 부분을 남겼다.
그후, 제21도에 도시한 바와 같이, 다결정 실리콘막(60)을 형성하고, 이온 주입에 의해 As로 다결정 실리콘막(60)을 도우프하고, 열처리에 의해 As를 확산시켜 이미터 영역(61)을 형성 하였다. 그후, 제1의 실시예의 바이폴라 트랜지스터 제조에 사용된 것과 동일한 공정에 의해 보호막 및 알루미늄 전극을 형성하여 제2의 실시 예의 바이폴라 트랜지스터를 완성하였다.
제2의 실시예의 바이폴라 트랜지스터에서, 다결정 실리콘막(53)의 표면을 산화하여 형성된 실리콘 디옥사이드막(55)는 돌출하지 않는다. 따라서, 이미터 영역(61)의 영역은 저감되지 않는다. 예를들면, 다결정 실리콘막(53)의 표면을 산화하여 형성된 실리콘 디옥사이드막의 두께가 400nm일 때, 제1의 실시예의 바이폴라 트랜지스터 제조시, 실리콘 디옥사이드막이 이미터 영역의 대향측에서 200nm 돌출할 수 있어 이미터 영역의 폭을 400nm 저감 할 수 있다.
이 실시예에서, 이미터 영역의 크기는 거의 저감되지 않아, 더 나은 특성을 갖는 바이폴라 트랜지스터를 얻는다.
[제3의 실시예]
제22도에 따르면, 컬렉터 영역(65) 및 분리 산화막(63)을 형성한 후, 다결정 실리콘막(64)를 표면에 형성 하였다. 그후 제23도에 도시한 바와 같이, 다결정 실리콘막(64)의 표면상에 실리콘 질화막(66)을 퇴적하고 화살표(67)로 나타낸 부분이외의 실리콘 질화막(66) 부분을 제거 하였다. 그후, 제24도에 도시한 바와 같이, 다결정 실리콘막(64)의 노출된 부분의 표면을 열산화에 의해 산화시켜 실리콘 디옥사이드막(68)을 형성하였다. B를 이온 주입에 의해 다결정 실리콘막(64)로 도입하여 p형 다결정 실리콘막(64)를 형성하였다. 그후, 제25도에 도시한 바와 같이, 도시하지 않은 마스크로 덮여진 화살표(70)으로 나타낸 부분 이외의 다결정 실리콘막(64)를 제거하였다. 실리콘 산화막(68)과 부분적으로 겹치도록 마스크를 형성하여 실리콘 디옥사이드막(68)아래에 있는 다결정 실리콘막(64)의 일부를 남겼다. 다결정 실리콘막(64) 및 컬렉터 영역(65)의 표면상에 실리콘 디옥사이드막(71)을 20 ~ 50mm범위의 두게로 형성한 후, 다결정 실리콘막(64)로 둘러싸인 홈을 덮는 부분이외의 실리콘디옥사이드막(71)의 부분을 제거하였다. 제1 및 제2의 실시예의 바이폴라 트랜지스터를 제조하는 방법에 사용된 공정과 마찬가지 공정에 의해 제 26도에 도시한 바와 같이 다결정 실리콘막(64)의 노출된 표면상에 텅스텐 실리사이드막(72)를 형성하였다. 단결정 실리콘의 컬렉터 영역(65)를 이온 주입에 의해 B로 도우프하여 베이스 영역(73)을 형성하였다. 제27도에 도시한 바와 같은 구조의 표면상에 실리콘 디옥사이드막(74)를 형성하고, 제 28도에 도시한 바와 같이, 활성 영역에 대응하는 열림 구멍을 갖고 화살표(75)로 나타낸 영역을 덮는 마스크를 사용하는 포토리도그래피 에칭에 의해 실리콘 디옥사이드막(74)의 불필요한 부분을 제거하였다. 그후, 제29도에 도시한 바와 같이, As가 고농도인 n형 다결정 실리콘막(76)을 형성하고 열처리에 의해 As를 베이스 영역(73)으로 확산시켜 이미터 영역(77)을 형성하였다.
제3의 실시예에서 바이폴라 트랜지스터를 제조하는 방법은 제1 및 제2의 실시예에서 바이폴라 트랜지스터를 제조하는 방법보다 단순하 고, 제 3의 실시예의 바이폴라 트랜지스터의 성능은 제1 및 제2의 실시예의 바이폴라 트랜지스터의 성능과 거의 동일하다.
[제 4의 실시예]
제 4의 실시예에서, 제 30도에 도시한 바와 같이, npn 트랜지스터(78)의 베이스 전극(80) 및 pnp 트랜지스터(79)의 베이스 전극(81)은 커패시터(82)에 의해 결합된다. 베이스 전극(80) 및 (81)이 작은 저항을 갖는 실리사이드막에 의해 형성되므로, 어떠한 금속 배선도 사용하지 않고 다결정 실리콘막과 실리사이드막사이에서 얇은 실리콘 디옥사이드막을 끼워서 커패시터(82)를 형성할 수 있다. 실리콘 디옥사이드막대신 탄탈륨 산화막 또는 실리콘 질화막을 사용하여 용량을 증가시킬 수 있다.
[제 5의 실시예]
제 5의 실시예에서, MOS 트랜지스터(83)의 드레인 전극(84) 및 바이폴라 트랜지스터(85)의 베이스 전극(86)은 알루미늄 배선등의 어떠한 금속 배선도 사용하지 않고 제 31도에 도시한 바와 같은 적층 실리사이드/다결정 실리콘층(58)에 의해 직접 접속되어 있다. 따라서, 바이폴라 트랜지스트와 MOS 트랜지스터가 마련되어 있는 BiCMOS LSI등의 LSI의 직접도를 2배로 할 수 있다.
[제 6의 실시예]
제6의 실시에는 제32도에 도시한 바와 같이 데이터 처리 기능을 실행하고 여러개의 병렬 프로세서(500)이 마련된 고속 대규모 컴퓨터에 반도에 집적 회로를 적용한 것이다. 본 발명을 사용하는 고속 반도체 집적 회로가 고집적도를 가지므로, 명령 및 연산을 실행하는 프로세서(500), 기억 제어 장치(501), 주기억장치(502) 및 관련되 부품을 각변의 길이가 10 ~ 30nm범위인 침에 있어서 반도체 기판, 즉 실리콘 기판상에 제조할 수 있다. 화합물 반도체 집적 회로를 포함하는 데이터 통신 인터페이스(503), 기억 제어 장치(501), 프로세서(500)을 세라믹 기판(506)상에 제조하였다. 데이터 통신 인터페이스(503) 및 데이터 통신 제어 장치(504)를 세라믹 기판(507)상에 제조하였다. 각변의 길이가 약 50cm이하인 기판상에 주기억 장치 (502)를 탑재하는 세라믹 기판, 세라믹 기판(507), 세라믹 기판(506)을 탑재하여 대규모 컴퓨터용 중앙 처리 장치(508)을 구성하였다. 중앙 처리 장치(508)내의 데이터 통신, 여러개의 중앙 처리 장치사이의 데이터통신 또는 데이터 통신 인터페이스(503)과 기판(509)상에 탑재된 I/O프로세서(505) 사이의 데이터 통신은 제32도에 양쪽화살표로 나타낸 광섬유(510)을 거쳐 실행되었다. 이 대규모 컴퓨터에서, 프로세서(500), 기억 제어 장치(501) 및 주기억 장치 (502)를 구비하는 반도체 집적 회로는 고속 병렬 동작을 실행하였다. 데이터 통신 매체로서 광을 사용하는 것은 대규모 컴퓨터의 스루풋을 크게 향상하였다.
금속 실리사이드는 W, Ti, Ta, Mo, Ni, Co, Cu, Pt, Pd, Zr, Hf, Mn, In, Rh, V또는 Nb의 실리사이드라도 좋다.
상술한 설명에서 명확한 바와 같이, 본 발명에 따르면, npn트랜지스터의 베이스 저항을 약 반으로 저감할 수 있다. 베이스와 금속 배선을 접속하는 어떠한 열림구멍도 형성할 필요가 없고 트랜지스터의 베이스 전극과 활성 영역의 맞춤 여유가 필요없으므로, 트랜지스터의 면적이 종래 트랜지스터 면적의 1/5이하로 된다. 금속 실리사이드 전극은 어떠한 금속 배선도 사용하지 않고 배선으로서 기능하고, 본 발명의 트랜지스터를 사용하는 LSI의 집적도는 종래 트랜지스터를 사용하는 LSI의 두배로 된다.
Claims (20)
- 상기 반도체기판의 표면영역상에 배치된 제1의 도전형의 제1의 영역, 상기 제1의 영역의 상면에 형성되고 상기 제1의 도전형과는 반대인 제2의 도전형의 제2의 영역, 상기 제1의 영역의 하면과 접해서 형성된 상기 제2의 도전형의 제3의 영역, 상기 제2의 영역의 상면을 전기적인 접속을 위해 노출시키는 창을 갖고 상기 반도체기판의 주면상에 형성된 제1의 절연막 및 상기 제1의 영역의 노출된 부분과 전기적으로 접속되고 상기 제1의 영역을 포위하도록 상기 제1의 절연막상에 형성된 전극영역, 상기 전극영역상에 형성된 제2의 절연막, 상기 제2의 절연막에 형성된 제2의 창을 통해서 상기 전극영역의 제1의 부분의 소정의 부분의 상면과 전기적으로 접속된 전극 및 상기 전극영역의 상기 제1의 부분의 상면상에 배치된 금속 실리사이드막을 포함하고, 상기 전극영역은 상기 제1의 영역의 상기 노출된 부분의 제1의 부분에서 상기 제1의 절연막의 상면상으로 연장된 제1의 부분 및 상기 제1의 영역의 상기 노출된 부분의 제2의 영역과 전기적으로 접속하는 다른 부분인 제2의 부분을 구비하고, 상기 전극영역의 상기 제2의 부분은 상기 제1의 부분의 상기 전극영역의 두께와 실질적으로 동일한 폭을 갖는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1의 영역, 상기 제2의 영역 및 상기 제3의 영역은 각각 바이폴라 트랜지스터의 베이스, 이미터 및 컬렉터를 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서, 상기 전극영역은 다결정 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 코발트 실리사이드, 구리 실리사이드, 백금 실리사이드, 지르코늄 실리사이드, 하프늄 실리사이드, 망간 실리사이드, 이리듐 실리사이드, 바나듐 실리사이드 및 니오브 실리사이드로 이루어지는 군에서 선택된 하나인 것을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 전극영역의 상기 제2의 부분은 평면적으로 실질적으로 일정한 폭을 갖는 것을 특징으로 하는 반도체장치.
- 제3항에 있어서, 상기 금속 실리사이드막은 상기 전극영역의 상기 제1의 부분의 측면 중의 하나와 상면 상에 배치되는 것을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 금속 실리사이드막은 상기 전극 역의 상기 제2의 부분의 측면 중의 하나상에 배치되는 것을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 제1의 영역, 상기 제2의 영역 및 상기 제3의 영역은 에피택셜층내에 형성되는 것을 특징으로 하는 반도체장치.
- 반도체본체, 상기 반도체본체의 주표면영역내에 배치된 제1의 도전형의 제1의 영역, 상기 제1의 영역의 상면에 형성되고 상기 제1의 도전형과는 반대인 제2의 도전형의 제2의 영역, 상기 제1의 영역의 하면과 접해서 형성된 상기 제2의 도전형의 제3의 영역, 상기 제2의 영역의 상면을 전기적인 접속을 위해 노출시키는 창을 갖고 상기 반도체본체의 주면상에 형성된 제1의 절연막 및 상기 제1의 영역의 노출된 부분과 전기적으로 접속되고 상기 제1의 영역을 포위하도록 상기 제1의 절연막상에 형성된 극영역, 상기 전극영역상에 형성된 제2의 절연막, 상기 제2의 절연막내에 형성된 제2의 창을 통해서 상기 전극영역의 제1의 부분의 소정의 부분의 상면과 전기적으로 접속된 전극 및 상기 전극영역의 상기 제1의 부분의 상면상에 배치된 금속 실리사이드막을 포함하고, 상기 전극영역은 상기 제1의 부분의 영역의 상기 노출된 부분의 제1의 부분에서 상기 제1의 절연막의 상면으로 연장된 제1의 부분 및 상기 제1의 영역의 상기 노출된 부분의 제2의 부분과 전기적으로 접속하는 제2의 부분을 구비하고, 상기 전극영역의 상기 제2의 부분은 상기 제1의 부분보다 실질적으로 작은 폭을 갖고, 상기 전극영역의 상기 제2의 부분은 상기 제1의 부분의 상기 전극영역의 두께와 실질적으로 동일한 폭을 갖는 것을 특징으로 하는 반도체장치.
- 제9항에 있어서, 상기 제1의 영역, 상기 제2의 영역 및 상기 제3의 영역은 각각 바이폴라 트랜지스터의 베이스, 이미터 및 컬렉터이고 상기 반도체본체내의 분리섬 영역내에 마련되어 있는 것을 특징으로 하는 반도 장치.
- 제9항 또는 제10항에 있어서, 상기 전극영역은 다결정 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치.
- 제11항에 있어서, 상기 금속 실리사이드는 텅스텐 실사이드, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 코발트 실리사이드, 구리 실리사이드, 백금 실리사이드, 지르코늄 실리사이드, 하프늄 실리사이드, 망간 실리사이드, 이리듐 실리사이드, 바나듐 실리사이드 및 니오브 실리사이드로 이루어지는 군에서 선택된 하나인 것을 특징으로 하는 반도체장치.
- 제11항에 있어서, 상기 전극영역의 상기 제2의 부분은 평면적으로 실질적으로 일정한 폭을 갖는 것을 특징으로 하는 반도체장치.
- 제11항에 있어서, 상기 금속 실리사이드막은 상기 전극영역의 상기 제1의 부분의 측면 중의 하나와 상면 상에 배치되는 것을 특징으로 하는 반도체장치.
- 제9항 또는 제10항에 있어서, 상기 금속 실리사이드막은 상기 전극영역의 상기 제2의 부분의 측면 중의 하나상에 배치되는 것을 특징으로 하는 반도체장치.
- 제9항에 있어서, 상기 반도체본체는 반도체기판과 그 위에 에피택셜층을 구비하고, 상기 베이스, 이미터 및 컬렉터 영역의 에피택셜층내에 형성되는 것을 특징으로 하는 반도체장치.
- 단결정 반도체기판, 상기 반도체기판의 표면영역내에 배치되고 제1의 도전형을 갖는 제1의 영역, 상기 제1의 영역의 상면에 형성되고 상기 제1의 도전형과는 반대의 제2의 도전형을 갖는 제2의 영역, 상기 제1의 영역의 하면에 접해서 형성된 상기 제2의 도전형을 갖는 제3의 영역, 상기 제2의 영역의 상면을 전기적인 접속을 위해 노출시키는 창을 갖고 상기 반도체기판의 주면상에 형성된 제1의 절연막 및 상기 제1의 영역의 노출된 부분과 전기적으로 접속된 전극영역을 갖고, 상기 전극영역은 상기 제1의 영역을 포위해서 상기 제1의 영역의 노출된 부분과 전기적으로 접속된 제2의 부분 및 이 제2의 부분에서 상기 제1의 절연막상을 연장하는 제1의 부분으로 이루어지고, 상기 전극영역의 상기 제1부분은 상기 제1의 부분상에 형성된 제2의 절연막이 갖는 제2의 창을 거쳐서 전극에 전기적으로 접속되고, 상기 제1의 부분은 상기 제1의 영역에서 상기 전극으로의 방향에 있어서 서로 대향하는 상기 제2의 부분의 외측의 가장자리부 사이의 거리보다 작은 폭을 갖고, 또한, 상기 제1의 부분상에는 금속 실리사이드막이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제17항에 있어서, 상기 제1의 영역, 상기 제2의 영역 및 상기 제3의 영역은 각각 바이폴라 트랜지스터의 베이스, 이미터 및 컬렉터이고, 상기 전극은 베이스전극인 것을 특징으로 하는 반도체장치.
- 제17항 또는 제18항에 있어서, 상기 전극영역은 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제17항 또는 제18항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 코발트 실리사이드, 구리 실리사이드, 백금 실리이드, 지르코늄 실리사이드, 하프늄 실리사이드, 망간 실리사이드, 이리듐 실리사이드, 바나듐 실리사이드 및 니오브 실리사이드로 이루어지는 군에서 선택된 하나인 것을 특징으로 하는 반도체 장치.
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