JPS60189217A - 多層ｓｏｉ用シ−ド構造 - Google Patents

多層ｓｏｉ用シ−ド構造

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JPS60189217A
JPS60189217A JP59043764A JP4376484A JPS60189217A JP S60189217 A JPS60189217 A JP S60189217A JP 59043764 A JP59043764 A JP 59043764A JP 4376484 A JP4376484 A JP 4376484A JP S60189217 A JPS60189217 A JP S60189217A
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soi
seeds
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Takemitsu Kunio
国尾　武光
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は多層８０　Ｉ　（Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
　０ｎＩｎｓｕｌａｔｏｒ　）用シード構造に関するも
のであるＯ従来、一般に用いられてきた一層８０Ｉ用シ
ード構造は第１図（Ｉｌ＋、　（ｂｌ等であるＯ図中１
は単結晶シリコン基板、２は層間絶縁膜、３は多結晶シ
リコン膜でちゃ、この膜３をレーザ光、電子線、ストリ
ップヒーター等で加熱することにより単結晶させ、８０
■構造を得ていた。また４は単結晶シリコンと多結晶シ
リコンが直接接触する部分であシ、一般にシードと呼ば
れる。このようなシード構造を多層ＳＯＩ用として用い
る場合、第２図（ａ）。
（ｂｌ、　（ｃｌなどが考えられるが、上層８０Ｉ用の
シードとして下層の８０Ｉｔ使用する場合、下層の８０
Ｉの結晶性が上層ＳＯＩ用シードとなるすべての個所で
完全かつ同一でないと、上層ＳＯＩはその層内で同一結
晶性もつ単結晶層にはなシ得ない。また第１図（ａｌの
ようなシード構造、すなわちシード４でシリコン基板１
と多結晶シリコン膜３の接触面が眉間絶縁膜２の上端面
より低い位置にある場合、ＳＯＩ結晶は平坦になり得な
い０特に仁のことはＳＯＩを多層にしたときに、第２図
（ａ）。
（ｂｌに示すように、さらに著しくなる。
本発明の目的は、このような従来の欠点を除去し、結晶
性が完全であり、かつ十分に平坦な多層ＳＯＩ用シード
構造を提供することにある０本発明によれば、シリコン
単結晶基板上に形成されるＳＯＩ用シード構造において
、前記各層剤シードがすべて前記単結晶基板より形成さ
れており、かつそのシード上端の高さが各層の半導体層
の下に設けられる絶縁層の上端面の高さとほぼ同一であ
るように配置された多ＪｉｓＯＩ用シード構造が得られ
る。
以下、本発明について、実施例を示す図面を参照して説
明する。なお、ここでは眉間絶縁膜を５ｉ０２膜とした
３層ＳＯＩ構造の実施例を説明する。
第３図はシリコン単結晶基板１上で、最下層８０Ｉ用シ
ードとなる部分にフォト・レジスト・マスク５をパター
ニングしたところである。これをドライエツチング法１
　（ＣＩ！２５８ＣＣＭ：ＳＦ、２０ＣＣ／Ｉ’１ｌｌ
ｌ　ｇ反応圧４０ｐａ）でシリコン基板ｌを０．３μｍ
エツチングした後、フォトレジストマスク５を除去する
。これによシ、第４図に示す最下層用シード６が形成さ
れる０さらに、この基板１に中間層ＳＯＩ用シードとガ
る部分にフォトレジストマスク５をパターニングした状
態が第４図である。
これを前記ドライエツチング法■により、基板シリコン
をさらに１μｍエツチングする。これによシ最下層ＳＯ
Ｉ用シード６および中間層ＳＯＩ用シード７が第５図に
示すようにシリコン基板１に形成される。最下層８０Ｉ
用シード６の凸型形状は第４図における状態に較べて幾
分丸まるが、これはシード形成およびその役割上問題に
ならない。
さらに、最上層８０Ｉ用シードとなる部分にフォトレジ
ストマスク５をパターニングした状態が第５図である。
ここで前記ドライエツチング法１ｔ−用いて、基板シリ
コンをさらに１８μｍエツチングし、フォトレジストマ
スク５を除去した状態が第６図に示しである。ここで、
最下層ＳＯＩ用シード６および中間層８０Ｉ用シード７
の凸型形状は最上層８０Ｉ用シード８の形成時に幾分丸
まるがこれはシードの役割上問題とならない。第６図に
示した構造が本発明の目的とする多層ＳＯＩ用シード構
造である。つぎに、この構造を用いた平坦化８０Ｉ構造
の作成をのべる０ 第７図は第６図の基板上に減圧Ｃ，ＶＤ法（ＬＰＣＶＤ
法）により８ｉ０１膜９を厚さ２．０μｍ形成した状態
を示しているＯこの８　ｉ　０２膜９の表面には、シー
ド６．７．８の高さに対応した凹凸が存在するので、８
ｉ０２膜９のみを機械化学研磨法（砥粒Ｑ、０１〜０．
１μｍ８ｉ０１＠アルカリ性水溶液）によって研磨し、
８ｉ０２膜９０表面を平坦化するＯこの状態が第８図で
ある。
つぎに、平坦化した８ｉ０２膜９をドライエツチング法
ｎ　（ＣＦ４１００８ＣＣＭ：Ｈ２２０８ＣＣＭ、反応
圧１０．５ｐａ）でエツチングする。このとき、最下層
８０Ｉ用シード６上の８ｉ０２膜を１００〜２００Ｘ残
して、エツチングを終了させるりその状態を第９図に示
す。前記ドライエツチング法■において、８ｉと８ｉ０
２のエツチング選択比が１＝７程度のため、最上層８０
Ｉ用シード８の上端部は２０膜０１程度、中間層８０Ｉ
用シード４の上端部は１０００芙程度エツチングされる
。本実施例では、とのことを考慮して各シードの高さを
最終的には、所望の高さにすべく、前述のシリコン基板
のエツチング量を決定している。つぎに最下層８０Ｉ用
シード６の上のみに第９図に示すとと（８ｉ３Ｎ＊膜ｌ
Ｏをパターニングし、この基板を炉中で熱酸化した０そ
の後５ｉｌＮ４膜１０を除去するＯこれによシ、第１０
図に示すようにシード７．８が８ｉ０１膜１１で被覆さ
れる０この５ｉ０２膜は７００〜８００Ｘとしておく。
つぎに、ろ酸を用いて５ｉ０１膜９．１１を１００〜２
００Ｘエツチングする。これによシ、第１１図に示すよ
うに最下層８０Ｉ用シ一ド６上端面のシリコンは露出す
るが、シード７．８を被覆した５ｉＯ１膜１１は厚さ５
００〜７００Ｘ程度残っている０つぎに、第１２図に示
すように、ＬＰＣＶＤ法によシ多結晶Ｓｉ膜１２を１．
５μｍ程度形成する。
この表面を機械化学研磨により、第１３図のように平坦
化する。その後、ドライエツチング法Ｉによシ、最下層
８０Ｉ用シ一ド６上端面より厚さ３０００Ｘまで多結晶
シリコン膜１２をエツチングすると６とによシ、第１４
図の構造を得るＯこのドライエツチング法Ｉは８ｉ０２
と８ｉのエツチング選択比が１＝２０程度なので、８ｉ
０２膜１１で被覆されたシード７．８はエツチングされ
ないＯ第１４図に示す構造を得た時点で、最下層ＳＯＩ
形成のため、単結晶化アニーリングを行なう０なお、レ
ーザアニールでは、中間層および最上層用シード部に反
射率を他の部分よシ大きくする上うな膜厚を有する膜（
たとえば酸化膜など）をパターニングすることにより、
中間層および最上層用シードをアニーリングによる溶融
から保護できる◎ その後、第１５図に示すように、ＬＰＣＶＤ法によ、ｊ
）　５ｉ０２膜１３’ｉ１．５μｍ程度成長させ、さら
に、機械化学研磨によシ第１６図のように８ｉ０１膜１
３の表面を平坦化する。その後、前記ドライエツチング
法■により、５ｉＱ２膜１３を除去する。ただし、第１
７図に示すように、中間層ＳＯＩ用シード７の上端面よ
シ１００〜２００Ｘの５ｉ０２膜１１，１３を残す。つ
ぎに、中間層８０Ｉ用シード７の上に第１７図に示すよ
うに８　ｉ　３　Ｎ４膜１４をパターニングし、最上層
８０Ｉ用シード５の表面を熱酸化によシ５００Ｘ程度酸
化する。その後、８ｉ３Ｎ４膜１４を除去したのち、さ
らに７ツ酸を用いて８ｉ０２膜を１００〜２００Ｘ除去
することＫよシ、第１８図のように中間層ＳＯＩ用シー
ド７の上端面のシリコンが露出する。このとき最上層８
０Ｉ用シード５の表面は８ｉ０ｚ膜１５によシ被覆され
ている。つぎに第１９図に示すようにＬＰＣＶＤ法によ
シ多結晶シリコン膜】６（厚さ１μｍ程度）′ｆ：形成
したのち、機械化学研磨によシ第２０図のように多結晶
シリコン膜１６を平坦化する。その後、前記ドライエツ
チング法Ｉにより第２１図に示すように多結晶シリコン
膜１６をシード７の上端面よシ３０００Ｘの厚さまで除
去する。この多結晶シリコン膜１６ｅ単結晶化アニーリ
ングすることにょシ中間ＳＯＩ層を得る０さらに第２２
図に示すようにＬＰＣＶＤ法によＦ）　５ｔ０７膜１７
　ｔ　０．５　ｐｍ程度形成したのち、機械化学研磨に
より前記８ｉＱ２膜１２を平坦化する。この研磨は最上
１ｓＯＩ用シード８の上端面が露出するまでおこなう。
このｊうにして得られた状態が第２３図である。さらに
、第２４図に示すようにＴ、　Ｐ　ＣＶ　Ｄ法により多
結晶シリコン膜】８を３０００Ｘ形成する。多結晶シリ
コン膜１３を単結晶化アニーリングすることによシ、最
上層ＳＯＩを得る０ 以上の方法によシ、平坦化３層ＳＯＩ構造がπ成され、
本発明の実施−例が完了する。
本実施例は層間絶縁膜として８１０２膜を使用した３層
ＳＯＩ栴造であるが、本発明で提案したシード構造は層
間絶縁膜として他の拐質葡使用したときや３、’ｙｂ＄
以上の多層８０Ｉ構造を作成する時も使用出来１１１す
ることは明らかである。結局、本発明によれば、’ｆｓ
ｏＩ構造を多層に積層するとき、各層の８０Ｉ結晶の結
晶性は単結晶シリコン基板の結晶性と完全に一致させう
るし、上層ＳＯＩ結晶の結晶性が下層８０Ｉ結晶の結晶
性よシ低下することはない。
また、本発明によれば、８０Ｉ構造を多層に積層したと
きでも、各層のＳＯＩ結晶の平坦性が得られる等の効果
がある。さらに各層に半導体デバイス等が形成され、各
層表面に凹凸が生じても、本発明の効果が薄れることは
ない。
【図面の簡単な説明】
第１図（ａｔないし第２図（ｃ）は従来一般に用いられ
てきた８０Ｉ構造の概略断面図、第３図ないし第２４図
は本実施例を説明するための概略断面図０図において、
１・・・シリコン単結晶基板、２・・・層間絶縁膜、３
，１２，１６，１８・・・多結晶シリコン、　４ｔ　６
ｔ　７ｔ　８・・・シード、５・・・フォトレジストマ
スク、９，１　］、１３，１５．１７・・・８ｉ０１膜
、１０．１４・・・Ｓｉ３Ｎ４膜口 工業技ｒｉ、Ｊｉ先長 乎　１　図 （ａン ギ　２　図 （ｃ） 竿１２０ 亭７５図

Claims (1)

    【特許請求の範囲】
  1. シリコン単結晶基板上に形成される多層５ＯＩ（Ｓｅｍ
    １ｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ　）
    用シ１ド構造において、前記各層剤シードがすべて前記
    単結晶基板より形成されておシ、かつそのシード上端の
    高さが各層の半導体層の下に設けられる絶縁膜の上端面
    の高さとほぼ同一であるように配置された多層８０Ｉ用
    シード構造。
JP59043764A 1984-03-09 1984-03-09 多層ｓｏｉ用シ−ド構造 Granted JPS60189217A (ja)

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JP59043764A JPS60189217A (ja) 1984-03-09 1984-03-09 多層ｓｏｉ用シ−ド構造

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JPS60189217A true JPS60189217A (ja) 1985-09-26
JPH0351086B2 JPH0351086B2 (ja) 1991-08-05

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0277113A (ja) * 1988-06-15 1990-03-16 Sanyo Electric Co Ltd Ｓｏｉ構造の形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5667923A (en) * 1979-11-07 1981-06-08 Toshiba Corp Preparation method of semiconductor system
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JPS5853822A (ja) * 1981-09-25 1983-03-30 Toshiba Corp 積層半導体装置

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