CN104916541B - 形成半导体器件和FinFET器件的方法及FinFET器件 - Google Patents

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Abstract

本发明公开了形成半导体器件和鳍式场效应晶体管(FinFET)的方法以及FinFET器件。在一些实施例中，形成半导体器件的方法包括在衬底上方形成含有AlInAsSb的阻挡材料，以及在阻挡层上方形成晶体管的沟道材料。

Description

形成半导体器件和FinFET器件的方法及FinFET器件
技术领域
本发明涉及形成半导体器件和鳍式场效应晶体管(FinFET)的方法以及FinFET器件。
背景技术
半导体器件用于多种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备。通常，通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在其上形成电路部件和元件，从而制造半导体器件。通过不断缩小最小部件的尺寸以允许更多的部件集成到给定的区域内，使半导体工业持续的改进各个电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度。
在半导体技术中，最近开发出了多栅极鳍式场效应晶体管(MuGFET)，通常，MuGFET是将多于一个的栅极并入单个器件内的金属氧化物半导体FET(MOSFET)。一种类型的MuGFET称为鳍式FET(FinFET)，FinFET是具有鳍式半导体沟道的晶体管结构，该鳍式半导体沟道从集成电路的硅表面处垂直地突出。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成半导体器件的方法，所述方法包括：在衬底上方形成包括AlInAsSb的阻挡材料；以及在阻挡层上方形成晶体管的沟道材料。
在上述方法中，其中，形成所述阻挡材料包括形成含有约0.5％至约15％的In的阻挡材料。
在上述方法中，其中，形成所述阻挡材料包括形成厚度为约4nm至约80nm的阻挡材料。
在上述方法中，其中，形成所述沟道材料包括形成厚度为约3nm至约40nm的沟道材料。
在上述方法中，进一步包括在形成所述阻挡层之前，在所述衬底上方形成模板材料。
在上述方法中，进一步包括在形成所述阻挡层之前，在所述衬底上方形成模板材料，其中，形成所述模板材料包括形成厚度为约10nm至约100nm的模板材料。
在上述方法中，其中，形成所述沟道材料包括外延生长所述沟道材料，并且所述阻挡材料包括用于外延生长所述沟道材料的晶种层。
在上述方法中，其中，形成所述沟道材料包括形成平面晶体管的沟道或形成鳍式场效应晶体管(FinFET)的沟道。
根据本发明的另一方面，还提供了一种形成鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：在衬底中形成浅沟槽隔离(STI)区域；使位于两个所述STI区域之间的所述衬底的一部分凹进；在所述衬底上方形成模板材料；在所述模板材料上方形成包括AlInAsSb的阻挡材料；在所述阻挡层上方形成沟道材料；使所述STI区域凹进，其中，设置在所述STI区域的保留部分的顶面上方的所述沟道材料的一部分形成半导体鳍；在所述半导体鳍的侧壁和顶面上形成栅极电介质；以及在所述栅极电介质上方形成栅电极。
在上述方法中，进一步包括在形成所述阻挡材料之前，对所述模板材料进行脱氧。
在上述方法中，其中，对所述模板材料进行脱氧包括在As或P流体存在的情况下加热所述FinFET器件。
在上述方法中，其中，对所述模板材料进行脱氧包括在约500℃至约600℃的温度下加热所述FinFET器件。
在上述方法中，进一步包括当对所述模板材料进行脱氧时，监测所述模板材料的表面，从而确保所述模板材料的稳定的表面重建。
在上述方法中，进一步包括当对所述模板材料进行脱氧时，监测所述模板材料的表面，从而确保所述模板材料的稳定的表面重建，其中，监测所述模板材料的表面包括使用反射高能电子衍射(RHEED)。
在上述方法中，其中，形成所述阻挡材料包括在约450℃至约560℃的温度下引入As2、Sb、In和Al的流体。
根据本发明的另一方面，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：衬底；模板材料，设置在所述衬底上方；阻挡材料，包括AlInAsSb，设置在所述模板材料上方；以及沟道材料，设置在所述阻挡材料上方。
在上述FinFET器件中，其中，所述模板材料、所述阻挡材料和所述沟道材料组成半导体鳍，并且所述FinFET进一步包括：第一STI区域，位于所述鳍的第一侧上；以及第二STI区域，位于所述鳍的第二侧上，所述第二侧与所述第一侧相对，其中，所述鳍的沟道材料的一部分设置在所述第一STI区域和所述第二STI区域的顶面之上。
在上述FinFET器件中，其中，所述模板材料包括选自基本上由InAs、InSb、GaAs、InP、GaP、GaSb、AlSb和它们的组合组成的组中的材料。
在上述FinFET器件中，其中，所述沟道材料包括选自基本上由InAs、InGaAs、GaSb、InGaSb和它们的组合组成的组中的材料。
在上述FinFET器件中，其中，所述FinFET器件包括n沟道FET(NFET)或p沟道FET(PFET)。
附图说明
当结合参考附图进行阅读时，根据下文具体的描述可以更好地理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘出且仅用于示出的目的。事实上，为了清楚的论述，各个部件的尺寸可以任意地增大或缩小。
图1至图6根据本发明的一些实施例示出了在各个制造阶段的形成的鳍式场效应晶体管(FinFET)的方法的截面图。
图7是根据一些实施例的包括FinFET器件的半导体器件的截面图。
图8是根据一些实施例的包括平面晶体管的半导体器件的截面图。
图9是根据一些实施例的制造FinFET的方法的流程图。
具体实施方式
本发明的以下内容提供了许多用于实施所提供主题的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不用于限制本发明。例如，在以下描述中，在第一部件上方或者之上形成第二部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间形成附加部件，从而使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实施例中重复参考标号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或结构之间的关系。
此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…之上”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。应该理解，除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此可以对本文中使用的空间相对位置描述符进行同样的解释。
本发明的一些实施例提供了形成半导体器件和FinFET及其结构的新的方法。在一些实施例中，阻挡材料包括AlInAsSb。在阻挡材料上方形成或从阻挡材料处生长晶体管的沟道区域。本发明的一些实施例也可以在平面晶体管中实现。
图1至图6根据本发明的一些实施例示出了在各个制造阶段的形成鳍式场效应晶体管(FinFET)的方法的截面图。参考图1，将半导体器件100示出为包括衬底10。为了制造半导体器件100，首先，提供衬底10。在一些实施例中，衬底10是半导体晶圆的一部分；例如，在半导体晶圆上制造多个半导体器件100，并且之后，沿划线分割晶圆。在每个附图中仅示出了一个FinFET；然而，在一些实施例中，例如，半导体器件100可以包括在其表面上形成的数十、数百或数千个FinFET。
衬底10可以包括包含硅(Si)或其他半导体材料的半导体衬底。例如，可以通过绝缘层覆盖衬底10或可以不通过绝缘层覆盖衬底10。衬底10可以包括有源部件或电路(未示出)。例如，衬底10可以包括位于单晶硅上方的氧化硅。衬底10可以包括导电层或在其中形成的半导体元件，例如晶体管、二极管等。在一些实施例中，衬底10可以包括单晶Si或锗(Ge)衬底。在一些实施例中，例如，衬底10包括在(0,0,1)结晶取向上定向的Si。可以使用诸如GaAs、InP、SiGe、SiC、InAs或GaSb的化合物半导体来代替Si或Ge。例如，衬底10可以包括块状衬底或绝缘体上半导体(SOI)衬底。可选地，衬底10可以包括其他材料和结晶取向。
在衬底10中形成诸如浅沟槽隔离(STI)区域14的多个隔离区域。隔离区域可以包括其他类型的隔离结构，诸如场氧化物区域。因此，衬底10包括设置在两个STI区域14之间的区域10A，以及设置在STI区域14下方或之下的区域10B。STI区域14的形成工艺可以包括：蚀刻衬底10以形成凹槽(由图1中的STI区域14占据)，使用诸如氧化硅、氮化硅、其他绝缘材料或它们的组合或它们的多层的介电材料填充凹槽，以及实施平坦化工艺以从衬底10的顶面上去除多余的介电材料。介电材料的剩余部分保留在形成STI区域14的沟槽中。
然后，如图2所示，使位于两个STI区域14之间的衬底10的一部分凹进。例如，去除衬底10的区域10A的顶部，其中，区域10A设置在两个STI区域14的相对侧壁之间。使用蚀刻工艺去除区域10A的顶部以形成沟槽15。在一些实施例中，衬底10的顶面10’基本上与STI区域14的底面14A平齐，其中，顶面10’暴露于沟槽15。在其他实施例中，在用于形成沟槽15的蚀刻工艺之后，衬底10的区域10A的顶面10’高于或低于STI区域14的底面14A。可以利用选自CF4、Cl2、NF3、SF6和/或它们的组合的蚀刻气体，使用干蚀刻来实施蚀刻工艺。在可选实施例中，例如，可以将四甲基氢氧化铵(TMAH)或氢氧化钾(KOH)溶液等用作蚀刻剂，使用湿蚀刻来实施蚀刻工艺。在生成的结构中，沟槽15可以具有宽度W1，例如，W1为约150nm以下。可选地，宽度W1可以为其他数值。在一些实施例中，沟槽15的宽度W1可以介于约10nm至约100nm之间。然而，应该理解，在整个说明书中列举的数值仅仅是实例，且可以改变为不同的数值。
如图3所示，在一些实施例中，在使衬底10的区域10A凹进之后，在衬底10上方形成模板材料。在一些实施例中，例如，模板材料16包括约10nm至约100nm的III族至V族材料。在一些实施例中，例如，模板材料16包括约5nm至约80nm的InAs、InSb、GaAs、InP、GaP、GaSb、AlSb、它们的组合或它们的多层。在一些实施例中，例如，模板材料16的厚度为约40nm。可选地，模板材料16可以包括其他材料和尺寸。
例如，在一些实施例中，通过向加工半导体器件100的腔室中引入In或Ga和As、P或Sb的流体，使用外延生长工艺在衬底10上方形成模板材料16。又例如，可以可选地使用原子层沉积(ALD)形成模板材料16。也可以通过引入其他流体或通过使用其他方法形成模板材料16。
然后，在一些实施例中，对模板材料16进行脱氧。例如，可以通过在As或P流体存在的情况下加热半导体器件100以对模板材料16进行脱氧。例如，可以通过在约500℃至约600℃的温度条件下加热半导体器件来对模板材料16进行脱氧。例如，在一些实施例中，可以通过在约550℃的温度条件下加热半导体器件100来对模板材料16进行脱氧。可选地，可以通过在其他温度条件下，和在存在其他流体或不存在流体的情况下加热半导体器件100来对模板材料16进行脱氧。
在一些实施例中，在对模板材料16进行脱氧时监测模板材料16的表面，以确保模板材料16的稳定的表面重建。例如，使用反射高能电子衍射(RHEED)或其他方法检测模板材料16的表面。
例如，在一些实施例中，模板材料16适合于吸收下面的衬底10的材料的晶格失配。
然后，如图4所示，在模板材料16上方形成阻挡材料18。在一些实施例中，阻挡材料18包括AlInAsSb。例如，在一些实施例中，通过在约450℃至约560℃的温度下引入As2、Sb、In和Al的流体来形成阻挡材料18。例如，在一些实施例中，在约520℃的温度条件下形成阻挡材料18。在一些实施例中，阻挡材料18包括约0.5％至约15％的In。在一些实施例中，阻挡材料18的厚度为约4nm至约80nm。例如，在一些实施例中，阻挡材料18的厚度为约50nm。可选地，阻挡材料18可以包括其他材料、尺寸、形成方法和其他量的In。例如，在一些实施例中，阻挡材料18包括用于随后形成的材料层(诸如沟道材料)的外延生长工艺的晶种层。例如，在一些实施例中，阻挡材料18的晶格基本上与模板材料16的晶格相匹配。
然后，图4中还示出了在阻挡材料18上方形成沟道材料20。例如，沟道材料20包括晶体管的沟道区域。沟道材料20设置在沟槽15内的阻挡材料18上方。例如，在一些实施例中，将前体引入至腔室内，从而从阻挡材料18外延生长沟道材料20。例如，在一些实施例中，沟道材料20可以包括约3nm至约40nm的高迁移率导电材料或半导体材料，诸如InAs、InGaAs、GaSb、InGaSb、InSb或它们的组合或它们的多层。例如，用于外延生长沟道材料20的一些前体包括In、As、Ga和/或Sb。例如，在一些实施例中，沟道材料20的厚度为约10nm。在一些实施例中，沟道材料20包括在约500℃的温度下使用As2和In的流体生长的InAs。可选地，沟道材料20可以包括其他尺寸和材料，并且可以使用其他前体或温度或其他方法形成沟道材料20。
由于包括新的阻挡材料18，因此沟道材料20更均匀。例如，在一些实施例中，包括AlInAsSb的阻挡材料18减小或消除了湿蚀刻的缺点并且提供了改进的器件至器件厚度均匀性。此外，通过使阻挡材料18包括In(其转化阻挡材料18)，在高至约300℃的热预算下，电绝缘性质更具有鲁棒性(robust)。例如，阻挡材料18的AlAsSb中包括In消除了阻挡材料18中的点缺陷，使得阻挡材料18的一些因素更具有鲁棒性，诸如改进了绝缘性能、更均匀的厚度和较少的蚀刻缺陷。
在一些实施例中，模板材料16、阻挡材料18和沟道材料20组成在沟槽15内外延生长的半导体区域21，沟槽15设置在STI区域14之间。例如，在一些实施例中，阻挡材料18包括用于沟道材料20的外延生长工艺的晶种层。
在一些实施例中，可以连续地外延生长沟道材料20，直到半导体区域21的顶面高于STI区域14的顶面14B。实施平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)或其他工艺。可以连续地进行平坦化，直到没有任何部分的沟道材料20覆盖在STI区域14上(例如，直到沟道材料20的顶面与STI区域14的顶面14B共平面)。在可选实施例中，当沟道材料20的顶面基本上与STI区域14的顶面14B平齐或低于STI区域14的顶面14B时，停止外延工艺。在这些实施例中，然后可以实施平坦化步骤，或可以不实施平坦化步骤。
然后，接下来参考图5，例如使用蚀刻工艺使STI区域14凹进。因此，半导体区域21的一部分高于STI区域14的顶面14B。例如，在图5中，沟道材料20和阻挡材料18的一部分高于STI区域14的顶面14B。这部分半导体区域21形成半导体鳍22，半导体鳍22可以用于形成图6中所示的FinFET器件24。例如，在一些实施例中，STI区域14的保留部分的顶面14B上方的沟道材料20的至少一部分形成半导体鳍22。
参考图6，形成栅极电介质26和栅电极28。在半导体鳍22的侧壁和顶面上形成栅极电介质26。栅极电介质26可以包括介电材料，诸如氧化硅、氮化硅、氮氧化物、它们的多层和/或它们的组合。例如，栅极电介质26也可以包括高介电常数(k)介电材料。一些示例性高k材料的k值可以大于约4.0，或大于约7.0。在栅极电介质26上方形成栅电极28。可以由掺杂的多晶硅、金属、金属氮化物和金属硅化物等形成栅电极28。栅极电介质26的底端可以与STI区域14的顶面接触。可以使用光刻工艺图案化栅电极28和栅极电介质26。在形成栅极电介质26和栅电极28之后，可以形成源极和漏极区域(未在平面图中示出)以完成FinFET器件24的形成。
由于包括新的阻挡材料18(包括AlInAsSb)，因此FinFET器件24有利地具有改进的器件性能。在工艺过程中，阻挡材料18是无应变的并且具有足够的导电带(CB)偏移，阻挡材料18是热稳定的、无缺陷的，并且提供了良好的电隔离并且是鲁棒的。阻挡材料18是四元的并且提供了与随后形成的沟道材料20的晶格匹配，并因此形成了更均匀的沟道材料20。
图7是根据一些实施例的包括FinFET器件24的半导体器件100的截面图。在一些实施例中，包括模板材料16、阻挡材料18和沟道材料20的半导体区域21可以包括轻微倾斜的侧壁，该侧壁在接近半导体区域21的底部处的宽度比在接近顶部处的宽度大。半导体器件100包括位于半导体鳍22(也称为半导体区域21)的第一侧上的第一STI区域14以及位于半导体鳍22的第二侧上的第二STI区域14’，其中第二侧与第一侧相对。半导体鳍22的沟道材料20的至少一部分设置在第一STI区域14和第二STI区域14’的顶面之上。
本发明的实施例可以在包括n沟道FET(NFET)或p沟道FET(PFET)的FinFET中实施。模板材料16和沟槽材料20可选择的材料可以选自适合于NFET和PFET的材料，而阻挡材料18包括AlInAsSb。例如，在一些实施例中，对于NFET而言，模板材料16可以包括InAs，并且沟道材料20可以包括InAs或InGaAs。又例如，在一些实施例中，对于NFET或PFET，模板材料16可以包括InAs，并且沟道材料20可以包括GaSb或InGaSb。再例如，在一些实施例中，对于NFET而言，模板材料16可以包括InSb，并且沟道材料20可以包括InSb。模板材料16和沟道材料20也可以可选地使用其他材料的组合。
如图8中的截面图所示，本发明的实施例也可以在平面晶体管34中实施。可以在平面衬底10上方依次形成模板材料16、阻挡材料18和沟道材料20，并且在沟道材料20上方形成栅极电介质26和栅电极28。可选地，例如，可以通过使衬底10凹进并在凹进的衬底10上方形成模板材料16、阻挡材料18和沟道材料20而将模板材料16、阻挡材料18和沟道材料20形成在衬底10的上部区域36内。在一些实施例中，可以使用光刻来图案化栅电极28的材料和栅极电介质26，以及模板材料16、阻挡材料18和沟道材料20，并且在栅电极28和栅极电介质26上方并且也在模板材料16、阻挡材料18和沟道材料20的侧壁上方形成侧壁间隔件40。侧壁间隔件40可以通过以下步骤形成：沉积基本上共形的介电材料(诸如氧化硅、氮化硅、其他绝缘材料或它们的组合或它们的多层)，并且使用各向异性蚀刻工艺蚀刻介电材料，以选择性地从顶面处去除介电材料，同时至少将介电材料保留在栅电极28和栅极电介质26的侧壁上。使用注入工艺、外延生长工艺和/或沉积工艺在接近侧壁间隔件40的衬底10内处形成源极和漏极区域38。
图9示出了根据一些实施例中的制造FinFET器件24的方法的流程图160。在步骤162中，在衬底10中形成STI区域14(也参见图1)。在步骤164中，在两个STI区域14之间使衬底10的一部分凹进(图2)。在步骤166中，在衬底10上方形成模板材料16(图3)。在步骤168中，在模板材料16上方形成包括AlInAsSb的阻挡材料18(图4)。在步骤170中，在阻挡材料18上方形成沟道材料20。在步骤172中，使STI区域14凹进，其中，位于STI区域的保留部分的顶面上方的沟道材料的一部分形成半导体鳍22(图5)。在步骤174中，在半导体鳍22的侧壁和顶面上形成栅极电介质26(图6)。在步骤176中，在栅极电介质26上方形成栅电极28。
本发明的一些实施例包括形成半导体器件100的方法，并且也包括形成FinFET器件24的方法。其他实施例包括使用本文描述的方法制造的FinFET器件24和半导体器件100。
本发明的一些实施例的优势包括提供了形成晶体管的新方法，该晶体管包括新的阻挡材料18，其包括具有In的四元材料。可以在FinFET或平面晶体管中实施包括AlInAsSb的阻挡材料18。例如，在一些实施例中，阻挡材料用作用于随后形成的沟道材料的宽带隙阻挡件。
由于包括具有AlInAsSb的新的阻挡材料，因此晶体管和FinFET有利地具有改进的器件性能。阻挡材料是无应变的并且具有足够的CB偏移，阻挡材料即使在较高温度下也是热稳定的。在一些实施例中，在工艺过程中阻挡材料是无缺陷的，其具有良好的电绝缘性，并且具有鲁棒性。在一些实施例中，阻挡材料的电绝缘性能在热预算高达约300℃的条件下是具有稳健性的，因而可以在后续的高k工艺(例如，随后的高k材料的沉积工艺)中使用。
例如，阻挡材料具有低密度的点缺陷，其减小或消除了蚀刻缺陷。在AlInAsSb阻挡材料18中包括少量In在不显著降低CB偏移的情况下有利地减小或消除了点缺陷，并且也防止了阻挡材料的侧壁的广泛氧化。阻挡材料提供了与随后形成的沟道材料的晶格匹配，从而导致形成了更均匀的沟道材料。例如，从包括AlInAsSb的阻挡材料生长的沟道材料具有从器件至器件的更均匀的厚度。
例如，当在具有InAs沟道材料的NFET器件中实施时，本发明的一些实施例特别适用。又例如，当在其中材料层通过选择性区域生长(SEG)和高宽比捕获(ART)外延生长的III族至V族FinFET器件和III族至V族FinFET器件中实施时，一些实施例具有优势。此外，本文描述的方法容易在半导体器件和FinFET器件制造工艺流程中实施。
在一些实施例中，一种形成半导体器件的方法包括：在衬底上方形成含有AlInAsSb的阻挡材料，并且在阻挡层上方形成晶体管的沟道材料。
在其他实施例中，一种形成FinFET器件的方法包括：在衬底中形成STI区域，使衬底位于两个STI区域之间的一部分凹进，以及在衬底上方形成模板材料。该方法包括：在模板材料上方形成含有AlInAsSb的阻挡材料，以及在阻挡层上方形成沟道材料。使STI区域凹进，其中，位于STI区域的保留部分的顶面上方的沟道材料的一部分形成半导体鳍。在半导体鳍的侧壁和顶面上形成栅极电介质，并且在栅极电介质上方形成栅电极。
在其他实施例中，一种FinFET器件包括：衬底，设置在衬底上方的模板材料，以及设置在模板材料上方的包括AlInAsSb的阻挡材料。沟道材料设置在阻挡材料上方。
上面论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改用于与本文所介绍的实施例执行相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明作出多种变化、替换以及改变。

Claims (19)

1.一种形成半导体器件的方法，所述方法包括：
在衬底上方形成模板材料；
在对所述模板材料进行脱氧之后，在所述模板材料上方形成包括AlInAsSb的阻挡材料；以及
在阻挡层上方形成晶体管的沟道材料。
2.根据权利要求1所述的方法，其中，形成所述阻挡材料包括形成含有0.5％至15％的In的阻挡材料。
3.根据权利要求1所述的方法，其中，形成所述阻挡材料包括形成厚度为4nm至80nm的阻挡材料。
4.根据权利要求1所述的方法，其中，形成所述沟道材料包括形成厚度为3nm至40nm的沟道材料。
5.根据权利要求1所述的方法，其中，形成所述模板材料包括形成厚度为10nm至100nm的模板材料。
6.根据权利要求1所述的方法，其中，形成所述沟道材料包括外延生长所述沟道材料，并且所述阻挡材料包括用于外延生长所述沟道材料的晶种层。
7.根据权利要求1所述的方法，其中，形成所述沟道材料包括形成平面晶体管的沟道或形成鳍式场效应晶体管(FinFET)的沟道。
8.一种形成鳍式场效应晶体管FinFET器件的方法，所述方法包括：
在衬底中形成浅沟槽隔离STI区域；
使位于两个所述STI区域之间的所述衬底的一部分凹进；
在所述衬底上方形成模板材料；
在所述模板材料上方形成包括AlInAsSb的阻挡材料；
在所述阻挡层上方形成沟道材料；
使所述STI区域凹进，其中，设置在所述STI区域的保留部分的顶面上方的所述沟道材料的一部分形成半导体鳍；
在所述半导体鳍的侧壁和顶面上形成栅极电介质；以及
在所述栅极电介质上方形成栅电极。
9.根据权利要求8所述的方法，进一步包括在形成所述阻挡材料之前，对所述模板材料进行脱氧。
10.根据权利要求9所述的方法，其中，对所述模板材料进行脱氧包括在As或P流体存在的情况下加热所述FinFET器件。
11.根据权利要求9所述的方法，其中，对所述模板材料进行脱氧包括在500℃至600℃的温度下加热所述FinFET器件。
12.根据权利要求9所述的方法，进一步包括当对所述模板材料进行脱氧时，监测所述模板材料的表面，从而确保所述模板材料的稳定的表面重建。
13.根据权利要求12所述的方法，其中，监测所述模板材料的表面包括使用反射高能电子衍射(RHEED)。
14.根据权利要求8所述的方法，其中，形成所述阻挡材料包括在450℃至560℃的温度下引入As2、Sb、In和Al的流体。
15.一种鳍式场效应晶体管FinFET器件，包括：
衬底；
模板材料，设置在所述衬底上方；
阻挡材料，包括AlInAsSb，在对所述模板材料进行脱氧后设置在所述模板材料上方；以及
沟道材料，设置在所述阻挡材料上方。
16.根据权利要求15所述的FinFET器件，其中，所述模板材料、所述阻挡材料和所述沟道材料组成半导体鳍，并且所述FinFET进一步包括：
第一STI区域，位于所述鳍的第一侧上；以及
第二STI区域，位于所述鳍的第二侧上，所述第二侧与所述第一侧相对，其中，所述鳍的沟道材料的一部分设置在所述第一STI区域和所述第二STI区域的顶面之上。
17.根据权利要求15所述的FinFET器件，其中，所述模板材料包括选自由InAs、InSb、GaAs、InP、GaP、GaSb、AlSb和它们的组合组成的组中的材料。
18.根据权利要求15所述的FinFET器件，其中，所述沟道材料包括选自由InAs、InGaAs、GaSb、InGaSb和它们的组合组成的组中的材料。
19.根据权利要求15所述的FinFET器件，其中，所述FinFET器件包括n沟道FET(NFET)或p沟道FET(PFET)。
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