CN104979162A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。在一个实施例中，制造半导体器件的方法可以包括提供具有凹槽的衬底；在凹槽内外延地形成包括掺杂的半导体材料的第一层；以及在凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层。

Description

半导体器件及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
背景技术
例如，半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过处理半导体衬底，例如，在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，然后使用光刻或蚀刻图案化各种材料层以在其上形成电路部件和元件，来制造半导体器件。
处理半导体衬底可能导致来自部分半导体衬底的材料的不期望的损失(例如，半导体材料)，从而对被制造的半导体器件产生不利的影响。需要解决上文所确定的问题，并且需要制造半导体器件的新方法。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种制造半导体器件的方法，所述方法包括：提供具有凹槽的衬底；在所述凹槽内外延地形成包括掺杂的半导体材料的第一层；以及在所述凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层。
在该方法中，所述第二层的厚度在约1纳米到约6纳米的范围内。
在该方法中，所述第二层的未掺杂的半导体材料包括未掺杂的硅。
该方法进一步包括：在所述第二层和所述衬底的一部分的上方形成掩模层；以及去除所述掩模层设置在所述第二层上方的一部分。
在该方法中，去除所述掩模层的一部分包括湿蚀刻工艺。
在该方法中，所述第二层还包括掺杂的半导体材料，其中，所述第二层的未掺杂的半导体材料远离所述衬底的顶面，并且所述第二层的掺杂的半导体材料邻近所述衬底的顶面。
在该方法中，所述第二层的掺杂的半导体材料具有梯度掺杂分布，邻近所述衬底的顶面的掺杂剂浓度较高，而远离所述衬底的顶面的掺杂剂浓度较低。
该方法进一步包括：在所述第一层的表面上方外延地形成包括半导体材料的第三层，其中，外延地形成所述第二层包括在所述第一层和所述第三层的上方外延地形成所述第二层。
在该方法中，所述第三层的顶面设置在所述衬底的顶面的上方。
在该方法中，所述第三层的顶面至少与所述衬底的顶面基本齐平。
在该方法中，所述第三层的厚度在约1纳米到约5纳米的范围内。
在该方法中，所述第三层的半导体材料包括选自由SiC和SiCP组成的一组材料中的至少一种材料。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括：提供具有凹槽的衬底；在所述凹槽内外延地形成包括掺杂的半导体材料的第一层；在所述凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层；在所述第二层和所述衬底的一部分的上方形成掩模层；蚀刻所述掩模层设置在所述第二层上方的一部分；以及在所述第一层的上方形成电接触件。
在该方法中，所述掩模层包括氮化物材料。
在该方法中，所述第二层的未掺杂的半导体材料包括未掺杂的硅。
该方法进一步包括：在所述第一层的表面的上方外延地形成包括半导体材料的第三层，其中，外延地形成所述第二层包括在所述第一层和所述第三层的上方外延地形成所述第二层。
根据本发明的又一方面，提供了一种半导体器件，包括：衬底，具有凹槽；第一层，包括掺杂的半导体材料，并位于所述凹槽内；以及第二层，包括未掺杂的半导体材料，并位于所述凹槽的至少一部分的上方。
该半导体器件进一步包括：第三层，包括半导体材料，并设置在所述第一层和所述第二层之间。
在该半导体器件中，所述第二层的厚度在约1纳米到约6纳米的范围内。
在该半导体器件中，所述第二层的未掺杂的半导体材料包括未掺杂的硅。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各个部件。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例示出制造半导体器件的方法。
图2A至图2F示出根据一些实施例制造包括第一层和第二层的半导体器件的方法的工艺流程。
图3示出了根据一些实施例制造半导体器件的方法。
图4A至图4F是根据一些实施例示出制造包括第一层、第二层和第三层的半导体器件的方法的工艺流程。
图5至图7示出根据一些实施例的各种半导体器件。
具体实施方式
以下公开内容提供了许多用于实施所提供主题类型的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括以直接接触的方式形成第一部件和第二部件的实施例，还可以包括其他部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。这种重复是用于简明和清楚，而且其本身不表示所述各种实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…之上”、以及“上面的”等空间关系术语，以容易地描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了附图中所示的方位外，这些空间关系术语将包括装置在使用或操作过程中的各种不同方位。装置可以以其他方式定位(旋转90度或在其他方位上)，并且通过在此使用的空间关系描述符可以进行相应的解释。
图1是根据一个或多个实施例示出了制造半导体器件的方法100。
方法100可以包括提供具有凹槽的衬底(在步骤102中)；在凹槽内外延地形成包括掺杂的半导体材料的第一层(在步骤104中)；以及在凹槽的至少一部分上方外延地形成包括未掺杂的半导体材料的第二层(在步骤106中)。
方法100可以可选地包括在第二层以及衬底的一部分上方形成掩模层(在步骤108中)；以及蚀刻设置在第二层上方的掩模层的一部分(在步骤110中)。
图2A至图2F是根据一个或多个实施例示出制造半导体器件的方法100的工艺流程。
如图2A中的截面图201所示，制造半导体器件的方法100可以包括提供具有凹槽204的衬底202。
衬底202可以具有顶面202a。在一个或多个实施例中，顶面202a可以指衬底202的可被处理(例如，通过蚀刻、通过沉积材料等)的表面。
衬底202可以包括半导体材料或可以由半导体材料组成。根据一个实施例，半导体材料可以包括选自以下一组材料中的至少一种材料，或可以由选自以下一组材料中的至少一种材料组成，该组材料包括：硅、锗、氮化镓、砷化镓和碳化硅，但是根据其他实施例，其他材料也是可能的。
在一个或多个实施例中，衬底202可以是掺杂的衬底，例如，掺杂的半导体衬底。在一个实施例中，掺杂的半导体衬底可以包括(或可以是)掺杂的硅衬底、掺杂的锗衬底、掺杂的氮化镓衬底、掺杂的砷化镓衬底或掺杂的碳化硅衬底，但是根据其他实施例，其他掺杂的半导体衬底也是可能的。关于这一点，术语“掺杂的衬底”可以包括掺杂整个衬底202的实施例，也可以包括仅掺杂衬底202的一部分(例如，上部)的另一实施例。
衬底202可以是p型掺杂的衬底(换句话说，掺杂有p型掺杂剂的衬底202)或n型掺杂的衬底(换句话说，掺杂有n型掺杂剂的衬底202)。根据一个实施例，用于掺杂衬底202的掺杂剂可以包括选自一组材料中的至少一种材料，或由选自一组材料中的至少一种材料组成，该组材料包括硼、铝、镓、铟、锑、磷、砷和锑，但是根据其他实施例，其他材料也是可能的。通过实例，衬底202可以是掺杂有诸如硼的p型掺杂剂的硅衬底。通过另一实例，衬底202可以是掺杂有诸如磷、砷或锑的n型掺杂剂的硅衬底。
在一个或多个实施例中，衬底202可以包括(或可以是)块体半导体衬底。
在一个或多个实施例中，例如，衬底202可以包括具有至少一个半导体层的衬底(诸如，绝缘体上硅(SOI)半导体衬底)，或由其组成。根据一个实施例，至少一个半导体层可以包括选自一组材料中的至少一种材料，或由选自一组材料中的至少一种材料组成，该组材料包括硅、锗、氮化镓、砷化镓和碳化硅，但是根据其他实施例，其他材料也是可能的。
在一个或多个实施例中，例如，衬底202可以包括具有至少一个介电层的衬底(诸如，绝缘体上硅(SOI)衬底)，或由其组成。根据一个实施例，至少一个介电层可以包括选自一组材料中的至少一种材料，该组材料包括氧化物、氮化物和氮氧化物，但是根据其他实施例，其他材料也是可能的。
如图2A所示，可以将凹槽204设置在衬底202的顶面202a处。例如，可以将凹槽204的凹口设置在衬底202的顶面202a处。
在一个或多个实施例中，凹槽204可以部分地延伸穿过衬底202。换句话说，凹槽204的深度D可以小于衬底202的厚度T1。在一个实施例中，凹槽204的深度D可以在约15nm到约60nm的范围内，例如，在约20nm到约40nm的范围内，例如，约30nm，但是根据其他实施例，其他值也是可能的。
凹槽204可以包括至少一个侧壁204a和底面204b。根据一个实施例，凹槽204的至少一个侧壁204a可以是倾斜的。例如，在一个实施例中，由至少一个侧壁204a与平行于衬底202的顶面202a的线(例如，图2A中的线A-B)的夹角α可以在约20°到约70°的范围内，例如，在约30°到约60°的范围内，例如，约55°，但是根据其他实施例，其他值也是可能的。
根据一个实施例，可以测量凹槽204的宽度W作为凹槽204的最宽的横向延伸(lateral extent，又称横向宽度)。例如，如图2A的实例所示，可以测量宽度W作为凹槽204在衬底202的顶面202a处的横向延伸。通过另一实例，可以测量宽度W作为凹槽204的凹口(设置在衬底202的顶面202a处)的横向延伸。
在一个或多个实施例中，凹槽204的宽度W可以在约30nm到约100nm的范围内，例如约60nm，但是根据其他实施例，其他值也是可能的。
在一个实施例中，可以通过蚀刻工艺形成凹槽204。蚀刻工艺可以包括(或可以是)湿蚀刻工艺和干蚀刻工艺(例如，等离子体蚀刻工艺)中的至少一种，或其他合适的蚀刻工艺。
根据一个实施例，结合图案化的蚀刻掩模可以进行蚀刻工艺，图案化的蚀刻掩模可以形成在衬底202的顶面202a的一部分的上方。可以通过以下工艺来形成图案化的蚀刻掩模：在衬底202的上方沉积掩模材料，以及图案化掩模材料以形成图案化的蚀刻掩模。图案化掩模材料可以包括光刻工艺(例如，微影工艺)，或由其组成。可以在形成凹槽204之后去除图案化的蚀刻掩模。
如图2A所示，凹槽204可以设置在衬底202的区202R中。在一个实施例中，区202R可以包括(或可以是)衬底202的有源区或有源区域。关于这一点，术语“有源区”或“有源区域”可以包括(或可以是)衬底202的限定为进一步处理(例如，通过蚀刻、通过沉积材料等)的区或区域。在一个实施例中，衬底202的设置有凹槽204的区202R可以包括(或可以是)根据图1中示出的方法100和/或图2A至图2F中示出的工艺流程制造的半导体器件的源极区或漏极区。
如图2B中的截面图203所示，制造半导体器件的方法100可以包括在凹槽204内外延地形成包括掺杂的半导体材料的第一层206。在图2B中用箭头205示出了形成第一层206的外延工艺。
在图2B所示的实施例中，第一层206的顶面206a至少可以与衬底202的顶面202a基本齐平。在另一个实施例中，第一层206的顶面206a可以设置为低于衬底202的顶面202a(例如，下面的图7所述)。换句话说，在这种实施例中(例如，图7所示)，与衬底202的顶面202a到凹槽204的底面204b相比较，更第一层206的顶面206a更解决凹槽204的底面204b。
第一层206的掺杂的半导体材料可以包括(或可以是)通过外延工艺205可以形成(例如，生长和/或沉积)的掺杂的半导体材料。在一个实施例中，第一层206的掺杂的半导体材料可以包括(或可以是)掺杂的硅，但是根据其他实施例，其他掺杂的半导体材料(掺杂的硅锗)也是可能的。
第一层206的掺杂的半导体材料的导电类型可以不同于衬底202的导电类型。
例如，在一个实施例中，第一层206的掺杂的半导体材料可以包括n型掺杂剂，而衬底202可以包括(或可以是)掺杂有p型掺杂剂的半导体衬底。例如，掺杂的半导体材料可以包括(或可以是)磷掺杂的硅(例如，Si:P)或砷掺杂的硅(例如，Si:As)，并且衬底202可以包括(或可以是)硼掺杂的硅(例如，Si:B)或硼掺杂的硅锗(例如，SiGeB)。
通过另一个实例，在一个实施例中，第一层206的掺杂的半导体材料可以包括p型掺杂剂，而衬底202可以包括(或可以是)掺杂有n型掺杂剂的半导体衬底。例如，掺杂的半导体材料可以包括(或可以是)硼掺杂的硅(例如，SiB)或硼掺杂的硅锗(例如，SiGeB)，并且衬底202可以包括(或可以是)磷掺杂的硅(例如，SiP)。
第一层206的掺杂的半导体材料中的掺杂剂原子的浓度在约1×1020原子/立方厘米到约3×1021原子/立方厘米的范围内。例如，在实施例中，第一层206的磷掺杂的半导体材料(例如，SiP)中的磷原子浓度在约2×1020原子/立方厘米到约2×1021原子/立方厘米的范围内。
如上所述，可以通过外延工艺205形成(例如，生长和/或沉积)第一层206。外延工艺205可以包括液相外延工艺、分子束外延工艺和汽相外延工艺中的至少一种。例如，在一个实施例中，可以通过汽相外延工艺形成(例如，生长和/或沉积)第一层206。
在一个或多个实施例中，第一层206可以包括多个子层。第一层206的多个子层中的每一个子层都可以通过外延工艺205形成。
在一个实施例中，第一层206可以包括邻近凹槽204的底面204b的第一子层206-1和邻近衬底202的顶面202a的第二子层206-2。如图2B的实例所示，第一层206的顶面206a可以包括(或可以是)第一层的第二子层206-2的顶面。
在图2B所示的实施例中，第一层206的第一子层206-1和第二子层206-2的顶面可以至少基本平行于凹槽204的底面204b或衬底202的顶面202a(或凹槽204的底面204b和衬底202的顶面202a)。然而，在另一个实施例中，第一子层206-1和第二子层206-2的顶面可以与凹槽204的至少一个侧壁204a和底面204b的轮廓或形状共形(例如，如图7的实施例所示)。
在一个实施例中，第一层206的第一子层206-1的厚度在约5纳米到约10纳米的范围内，但是根据其他实施例，其他厚度也是可能的。第一层206的第二子层206-2的厚度在约10纳米到约30纳米的范围内，但是根据其他实施例，其他厚度也是可能的。
在一个实施例中，第一层206可以包括设置在第二子层206-2上方的第三子层(在图2B中未示出)。在一个实施例中，第三子层的顶面可以至少与衬底202的顶面202a基本齐平(即，共面)。在另一个实施例中，第三子层的顶面可以设置在凹槽204内。在这种实施例中，第三子层的顶面可以低于衬底202的顶面202a。在一个实施例中，第一层206的第三子层的厚度可以在约4纳米到约9纳米的范围内，但是根据其他实施例，其他厚度也是可能的。
如图2C中的截面图207所示，制造半导体器件的方法100可以包括在凹槽204的至少一部分的上方形成包括未掺杂的半导体材料的第二层208。在图2C中用箭头209示出了形成第二层208的外延工艺。
第二层208的未掺杂的半导体材料可以包括(或可以是)通过外延工艺209形成(例如，生长和/或沉积)的未掺杂的半导体材料。在一个实施例中，第二层208的未掺杂的半导体材料可以包括(或可以是)未掺杂的硅。
第二层208的顶面208a可以设置在高于衬底202的顶面202a的水平面处。在图2C示出的实施例中，第二层208的底面208b可以至少与衬底的顶面202a基本齐平(即，共面)。然而，在另一个实施例中，第二层208的底面208b可以低于衬底的顶面202a(例如，下面图7所述)。
在图2C示出的实施例中，第二层208的底面208b可以与第一层206的顶面206a接触(例如，直接接触，例如，直接物理接触)。然而，在另一个实施例中，第二层208的底面208b可以设置在第一层206的顶面206a的上方，但不与第一层206的顶面206a接触(例如，下面图6和图7所述)。
可以从第二层208的底面208b到顶面208a测得第二层208的厚度T2。第二层208的厚度T2可以在约1纳米到约6纳米的范围内，例如在约1纳米到约3纳米的范围内或在约2纳米到约5纳米的范围内。
在一个实施例中，第二层208还可以包括掺杂的半导体材料(例如，掺杂的硅)。在一个实施例中，未掺杂的半导体材料可以包括在第二层208的子层中，而掺杂的半导体材料可以包括在第二层208的另一子层中。
在一个实施例中，第二层208的掺杂的半导体材料(例如，包括第二层208的掺杂的半导体材料的子层)可以邻近衬底202的顶面202a，并且第二层208的未掺杂的半导体材料(例如，包括第二层208的未掺杂的半导体材料的子层)可以远离衬底202的顶面202a。
第二层208的掺杂的半导体材料(例如，包括第二层208的掺杂的半导体材料的子层)可以具有恒定掺杂分布或梯度掺杂分布。在第二层208的掺杂的半导体材料(例如，包括第二层208的掺杂的半导体材料的子层)可以具有梯度掺杂分布的实施例中，邻近衬底202的顶面202a的掺杂浓度可以较高，而远离衬底202的顶面202b的掺杂浓度可以较低。
在一个实施例中，第二层208的掺杂的半导体材料(例如，掺杂的硅)的掺杂剂原子(例如，磷原子)浓度可以在约0原子/立方厘米到约1×1018原子/立方厘米的范围内，但是根据其他实施例，其他掺杂剂原子浓度也是可能的。
如上文所述，可以通过外延工艺209形成(例如，生长和/或沉积)第二层208。用于形成第二层208的外延工艺209可以包括液相外延工艺、分子束外延工艺和汽相外延工艺中的至少一种。例如，在一个实施例中，可以通过汽相外延工艺形成(例如，生长和/或沉积)第二层208。
外延工艺209可以包括(或可以是)循环沉积蚀刻(CDE)工艺和选择性外延生长(SEG)工艺中的至少一种。
可以在约600℃到约750℃的范围内的温度下(例如约680℃)，进行外延工艺209。
可以使用包括未掺杂的半导体材料的前体气体来进行外延工艺209。例如，在未掺杂的半导体材料包括(或是)硅的实施例中，前体气体可以包括(或可以是)硅烷(SiH4)、乙硅烷(Si2H6)和二氯甲硅烷(SiH2Cl2)中的至少一种。
在一个实施例中，由于在外延工艺209的过程中硅烷和乙硅烷会引起未掺杂的硅的沉积速率增大，所以硅烷和乙硅烷优于二氯甲硅烷。
在一个实施例中，在外延工艺209期间出现的氯可以有助于从第一层206的顶面206a和/或衬底202的顶面202a吸附氢，因此，促进了第二层208中的未掺杂的半导体材料(例如，未掺杂的硅)的沉积和/或生长。
如上文所述，第二层208可以形成在凹槽的至少一部分的上方。在一个实施例中，第二层208的横向延伸L可以小于凹槽204的宽度W。在另一个实施例中，第二层208的横向延伸L可以至少与凹槽204的宽度W基本相等。
在图2C示出的实例中，第二层208的横向延伸L可以小于凹槽204的宽度W。而且，第二层208的横向延伸L可以设置在凹槽204的宽度W内。在另一个实施例中，第二层208的横向延伸L可以至少与凹槽204的宽度W基本相等，并且第二层208的横向延伸L可以与凹槽204的宽度W完全重叠。
如图2D中的截面图211所示，制造半导体器件的方法100可以可选地包括在衬底202的第二层208和一部分202P1的上方形成掩模层210。
在一个或多个实施例中，掩模层210可以包括介电材料，或由介电材料组成。根据一个实施例，掩模层210可以包括选自一组材料中的至少一种材料，或由选自一组材料中的至少一种材料组成，该组材料包括氧化物、氮化物和氮氧化物，但是根据其他实施例，其他材料也是可能的。例如，掩模层210可以包括二氧化硅(SiO2)和/或氮化硅(Si3N4)，或由它们组成。
衬底202可以包括没有掩模层210的另一部分202P2。可以使用掩模层210作为处理掩模(例如，蚀刻掩模)处理(例如，蚀刻)衬底202的没有掩模层210的部分202P2。换句话说，在处理衬底202的部分202P2期间，掩模层210可以保护第二层208、下方的第一层206和衬底202的一部分202P1。在图2D中没有示出对部分202P2的处理。
如图2E中的截面图213所示，在对衬底202的部分202P2处理之后，例如，通过去除设置在第二层208上方的掩模层210的一部分210P可以暴露出第二层208。
可以通过湿蚀刻工艺去除设置在第二层208上方的掩模层210的一部分210P(如图2E中箭头215所示)，可以使用酸(例如，热磷酸)进行该湿蚀刻工艺。
在去除掩模层210的部分210P期间，包括未掺杂的半导体材料的第二层208所提供的效果可以是增强选择性。例如，第二层208的未掺杂的半导体材料可以对于湿蚀刻工艺215具有高抗蚀性(例如，湿蚀刻工艺215的酸，例如，湿蚀刻工艺215的热磷酸)。这样，将第二层208的未掺杂的半导体材料暴露给湿蚀刻工艺215，并且通过第二层208保护下方的第一层206以防止蚀刻所引起的材料损失(例如，SiP材料损失)。
如上文所述，在第二层208还可以包括掺杂的半导体材料(例如，具有恒定或梯度掺杂分布)的实施例中，可以将第二层208的未掺杂的半导体材料设置为远离衬底202的顶面202a，而将第二层208的掺杂的半导体材料设置为邻近衬底202的顶面202a。在这种实施例中，由于第二层208的未掺杂的半导体材料(位于第二层208的掺杂的半导体材料和下方的第一层206的上方)暴露给湿蚀刻工艺215，所以保留第二层208对湿蚀刻工艺215的抗蚀性。这样，通过第二层208的未掺杂的半导体材料保护第二层208的下方的掺杂的半导体材料和第一层206以防止蚀刻引起的材料损失(例如，SiP材料损失)。
继图2E所示的工艺之后，例如，如图2F中的截面图217所示，可以在第一层206的上方形成电接触件219。
电接触件219可以包括硅化物层(图2F中未示出)，该硅化物层可以与第一层206的顶面206a接触(例如，直接接触，例如，直接物理接触)。可以在暴露第一层206的顶面206a之后，形成电接触件219。
暴露第一层206的顶面206a可以包括去除位于第一层206上方的第二层208的至少一部分。可以在湿蚀刻工艺215期间去除位于第一层206上方的第二层208的一部分。因此，图2E中示出的第二层208可以具有刚好允许通过湿蚀刻工艺215消耗和/或去除的厚度，同时使下方的第一层206不受影响(unperturb)。所以例如，如图2F所示，第二层208的厚度T2(在上文所述的约1纳米到约6纳米的范围内)所提供的效果可以在形成第一层206上方的电接触件219期间防止出现接触电阻作为代价(例如，由第二层208引起的)。
图3示出了根据一个或多个实施例制作半导体器件的方法300。
该方法300可以包括：提供具有凹槽的衬底(在步骤302中)；在凹槽内外延地形成包括掺杂的半导体材料的第一层(在步骤304中)；以及在凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层(在步骤306中)。
该方法300可以可选地包括在第一层的表面上方外延地形成包括半导体材料的第三层，其中，外延地形成第二层包括在第一层和第三层上方外延地形成第二层(在步骤308中)。
该方法300可以可选地包括在第二层和衬底的一部分的上方形成掩模层(在步骤310中)；蚀刻设置在第二层上方的掩模层的一部分(在步骤312中)；以及在第一层的上方形成电接触件(在步骤314中)。
图4A至图4F示出了根据一个或多个实施例制造半导体器件的方法300的工艺流程。
图4A至图4F中与图2A至图2F中相同的参考标号代表与图2A至图2F中相同或相似的元件。这样，此处将不再详细描述那些元件；可参考上文的描述。下文中将对图4A至图4F和图2A至图2F之间的差别进行描述。
类似于上文关于图2A和图2B的描述，如图4A中的截面图400所示，可以在凹槽208中外延地形成第一层206。
如图4B中的截面图401所示，制造半导体器件的方法300可以包括在第一层206的表面(例如，顶面206a)上方外延地形成包括半导体材料的第三层402。在图4B中用箭头403示出了形成第三层402的外延工艺。
在图4B示出的实施例中，第三层402的顶面402a可以设置在高于衬底202的顶面202a的水平面处。然而，在另一个实施例中，第三层402的顶面402a可以至少与衬底的顶面202a基本齐平(即，共面)(例如，下文关于图7所述)。
在图4B所示的实施例中，第三层402的底面402b可以至少与衬底的顶面202a基本齐平(即，共面)。然而，在另一个实施例中，可以将第三层402的底面402a设置在低于衬底202的顶面202a的水平面处(例如，下文图7所述)。
在图4B示出的实施例中，第三层402的底面402b可以与第一层206的顶面206a接触(例如，直接接触，例如，直接物理接触)。
在图4B示出的实施例中，可以在第一层206的顶面206a的整个横向延伸的上方形成第三层402。换句话说，在图4B的实施例中，第三层402可以完全覆盖第一层206的顶面206a。然而，在另一个实施例中，第三层402可以形成在第一层206的顶面206a的一部分的上方且覆盖第一层206的顶面206a的该部分。
可以从第三层402的底面402b到顶面402a测得第三层402的厚度T3。第三层402的厚度T3可以在约1纳米到约5纳米的范围内，例如在约1纳米到约3纳米的范围内或在约2纳米到约5纳米的范围内。
第三层402的半导体材料可以包括(或可以是)通过外延工艺403形成(例如，生长和/或沉积)的半导体材料。例如，在一个实施例中，第三层402的半导体材料可以包括选自一组材料中的至少一种材料，该组材料由碳化硅(SiC)和碳磷化硅(SiCP)组成。
在一个实施例中，第三层402可以包括碳。第三层402中的碳浓度可以在约0.5摩尔％到约2摩尔％的范围内，例如约1摩尔％，但是根据其他实施例，其他浓度也是可能的。
在一个实施例中，第三层402的半导体材料可以包括掺杂剂原子(例如，磷原子)。在第三层402的半导体材料中的掺杂剂原子浓度可以小于或等于约2×1020原子/立方厘米，例如，小于或等于约1×1020原子/立方厘米。可以基于几个因素选择第三层402的半导体材料中的掺杂剂原子浓度，下文将参照图4D对其进行描述。
如上所述，可以通过外延工艺403形成(例如，生成和/或沉积)第三层402。用于形成第二层208的外延工艺403可以包括液相外延工艺、分子束外延工艺和汽相外延工艺中的至少一种。例如，在一个实施例中，可以通过汽相外延工艺形成(例如，生长和/或沉积)第三层402。
外延工艺403可以包括(或可以是)循环沉积蚀刻(CDE)工艺和选择性外延生长(SEG)工艺中的至少一种。
可以在约600℃到约750℃的范围内的温度下(例如约680℃)，进行外延工艺403。可以使用包括半导体材料的前体气体实施外延工艺403。例如，在半导体材料包括(或是)硅的实施例中，前体气体可以包括(或可以是)硅烷(SiH4)、乙硅烷(Si2H6)和二氯甲硅烷(SiH2Cl2)中的至少一种。
在一个实施例中，在外延工艺403中出现的氯可以帮助从第一层206的顶面206a和/或衬底202的顶面202a吸附氢，因此，促进了第三层402的半导体材料(例如，硅)的沉积和/或生长。
如图4C中的截面图405所示，制造半导体器件的方法300可以包括在第一层206和第三层402的上方形成包括未掺杂的半导体材料的第二层208。例如，可以将第三层402设置在第一层206和第二层208之间。
在图4C示出的实施例中，第二层208可以形成在第三层402的顶面402a的整个横向延伸的上方。换句话说，在图4C的实施例中，第二层208可以完全覆盖第三层402的顶面402a。然而，在另一个实施例中，第二层208可以形成在第三层402的顶面402a的一部分的上方且覆盖第三层402的顶面402a的该部分。
类似于上文参照图2D的描述，如图4D中的截面图407所示，制造半导体器件的方法300可以可选地包括在第二层208和衬底202的部分202P1的上方形成掩模层210。
类似于上文参照图2E的描述，如图4E中的截面图409所示，制造半导体器件的方法300可以可选地包括去除掩模层210的设置在第二层208上方的部分210P。
可以通过湿蚀刻工艺去除掩模层210的设置在第二层208上方的部分210P(如图4E中用箭头215示出的)，可以使用酸(例如，热磷酸)实施该湿蚀刻工艺。
在去除掩模层210的部分210P期间，第三层402提供的效果是增强选择性。例如，第三层402可以用作势垒层，其可以避免或减少(例如，通过阻止)掺杂剂原子从下方的第一层206的掺杂的半导体材料扩散(例如，向上扩散)到第二层208中。因此，在第三层402(例如，势垒层，例如，扩散势垒层)的帮助下，第二层208的未掺杂的半导体材料可保持没有掺杂剂原子。因此，第二层208可以对湿蚀刻工艺215(例如，湿蚀刻工艺215中的酸，例如，湿蚀刻工艺215中的热磷酸)具有高抗蚀性。因此，通过第二层208保护下方的第一层204以防止蚀刻引起的材料损失(例如，在第一层204中的SiP材料损失)。
如上所述，第三层402的半导体材料可以包括掺杂剂原子。在外延工艺403期间可以有意地添加这些掺杂剂原子。例如，可以基于几个因素(诸如，第三层402的半导体材料(例如，碳化硅)的蚀刻速率，以及随后形成在第一层206上方的电接触件的接触电阻)选择第三层402的半导体材料中的掺杂剂原子的浓度。
在图4E示出的工艺之后，例如，如图4F中的截面图411所示，可以在第一层206上方形成电接触件419。
电接触件419可以包括硅化物层(在图4F中未示出)，该硅化物层与第一层206的顶面206a接触(例如，直接接触，例如，直接物理接触)。在暴露第一层206的顶面206a之后，可以形成电接触件419。
暴露第一层206的顶面206a可以包括去除位于第一层206上方的第三层402的至少一部分和第二层208。可以在湿蚀刻工艺215期间去除位于第一层206上方的第三层402的一部分和第二层208。因此，第三层402和第二层208的总厚度(即，厚度T2和厚度T3的和)可以是刚好允许通过湿蚀刻工艺215消耗和/或去除第三层402和第二层208的厚度，同时保持下方的第一层206不受干扰。因此，第二层208的厚度T2(在上文所述的约1纳米到约6纳米的范围内)和第三层402的厚度T3(在约1纳米到约5纳米的范围内)所提供的效果可以是在形成第一层206上方的电接触件期间防止出现接触电阻作为代价(例如，由第二层208引起)。
图5示出了根据一个或多个实施例的半导体器件500。
图5中的与图2A到图2F和图4A到图4F相同的参考标号代表与图2A至图2F和图4A至图4F相同或相似的元件。这样，此处将不再详细描述那些元件；可参考上文的描述。
半导体器件500可以包括具有凹槽204的衬底202、位于凹槽204中的包括掺杂的半导体的第一层206、以及位于凹槽204的至少一部分上方的包括未掺杂的半导体材料的第二层208。
在图5示出的实施例中，第一层206的顶面206a可以至少与衬底202的顶面202a基本齐平。而且，在图5所示的实施例中，第二层208的底面208b可以与第一层206的顶面206a接触(例如，直接接触，例如，直接物理接触)。
半导体器件500可以包括设置在衬底的顶面202a上且靠近凹槽204的栅极层502(例如，金属栅极层和/或多晶硅栅极层)。半导体器件500还可以包括设置在栅极层502的一个或多个侧壁上的绝缘层504。
在实施例中，半导体器件500可以是金属氧化物半导体场效应晶体管(MOSFET)。在另一个实施例中，半导体器件500可以是鳍式场效应晶体管(FINFET)。
图6是根据一个或多个实施例示出了半导体器件600。
图6中与图2A到图2F、图4A到图4F和图5相同的参考标号代表与图2A至图2F、图4A至图4F和图5相同或相似的元件。这样，此处将不再详细描述那些元件；可参考上文的描述。
半导体器件600可以包括具有凹槽204的衬底202、位于凹槽204内包括的掺杂的半导体的第一层206、位于凹槽204的至少一部分上方的包括未掺杂的半导体材料的第二层208、以及设置在第一层206和第二层208之间的包括半导体材料的第三层402。
在图6所示的实施例中，第三层402的顶面402a可以设置在高于衬底202的顶面202a的水平面处。
在图6示出的实施例中，第二层208的底面208b可以设置在第一层206的顶面206a上方，但不接触第一层206的顶面206a。
在一个实施例中，半导体器件600可以是金属氧化物半导体场效应晶体管(MOSFET)。在另一个实施例中，半导体器件600可以是鳍式场效应晶体管(FINFET)。
图7示出了根据一个或多个实施例的半导体器件700。
图7中与图2A到图2F、图4A到图4F、图5和图6相同的参考标号代表与图2A至图2F、图4A至图4F、图5和图6相同或相似的元件。因此，此处将不再详细描述那些元件；可参考上文的描述。
半导体器件700可以包括具有凹槽204的衬底202、位于凹槽204内的包括掺杂的半导体的第一层206、位于凹槽204的至少一部分上方的包括未掺杂的半导体材料的第二层208、以及设置在第一层206和第二层208之间的包括半导体材料的第三层402。
在图7所示的实施例中，第一层206可以包括第一子层206-1和设置在第一子层206-1上方的第二子层206-2。在图7所示的实施例中，第一子层206-1和第二子层206-2的顶面可以与凹槽204的至少一个侧壁204a和底面204b的轮廓或形状共形。
在图7所示的实施例中，第三层402的顶面402a可以至少与衬底的顶面202a基本齐平(即，共面)。
在图7所示的实施例中，第一层206的顶面206a可以设置在低于衬底202的顶面202a的水平面处。
在图7所示的实施例中，第三层402的底面402b可以与第一层206的顶面206a接触(例如，直接接触，例如，直接物理接触)。因此，第三层402的底面402b可以设置在低于衬底202的顶面202a的水平面处。
例如，由于第一层206的顶面与凹槽204的至少一个侧壁204a和底面204b的轮廓或形状共形，所以底面402b可以是倾斜的。
在一个实施例中，半导体器件700可以是金属氧化物半导体场效应晶体管(MOSFET)。在另一个实施例中，半导体器件600可以是鳍式场效应晶体管(FINFET)。
根据本文介绍的各个实施例，在去除掩模层210的部分210P期间，由包括未掺杂的半导体材料的第二层208提供的效果可以是增强选择性。例如，第二层208的未掺杂的半导体材料可以对湿蚀刻工艺215(例如，湿蚀刻工艺215的酸，例如，湿蚀刻工艺215的热磷酸)具有高抗蚀性。由此，将第二层208的未掺杂的半导体材料暴露给湿蚀刻工艺215，并且通过第二层208保护下方的第一层204以防止蚀刻引起的材料损失(例如，SiP材料损失)。
根据本文介绍的各个实施例，例如，在暴露第一层206的顶面206a(例如，通过去除位于第一层206上方的第二层208的至少一部分)之后，可以在第一层206的上方形成电接触件。在湿蚀刻工艺215期间，可以去除位于第一层206上方的第二层208的部分。因此，第二层208可以刚好具有允许通过湿蚀刻工艺215消耗和/或去除的厚度，同时保持下方的第一层206不受干扰。因此，第二层208的厚度T2(在上文所述的约1纳米到约6纳米的范围内)提供的效果可以在形成位于第一层206上方的电接触件期间出现接触电阻作为代价(例如，由第二层208引起)。
根据本文介绍的各个实施例，第三层402可以设置在第二层208和第一层206之间。在去除掩模层210的部分210P期间，由第三层402所提供的效果可以是增强选择性。例如，第三层402可以用作势垒层，其可以避免或减少(例如，通过阻止)掺杂剂原子从下方的第一层206的掺杂的半导体材料扩散(例如，向上扩散)到第二层208中。因此，在第三层402(例如，势垒层，例如，扩散势垒层)的帮助下，第二层208的未掺杂的半导体材料可保持没有掺杂剂原子。因此，第二层208可以对湿蚀刻工艺215(例如，湿蚀刻工艺215中的酸，例如，湿蚀刻工艺215中的热磷酸)具有高抗蚀性。因此，通过第二层208保护下方的第一层204以防止蚀刻引起的材料损失(例如，在第一层204中的SiP材料损失)。
根据本文介绍的各个实施例，例如，在暴露第一层206的顶面206a之后(例如，通过去除位于第一层206上方的第三层402的至少一部分和第二层208)，可以在第一层206的上方形成电接触件。可以在湿蚀刻工艺215期间去除位于第一层206上方的第三层402的部分和第二层208。因此，第三层402和第二层208的总厚度(即，厚度T2和厚度T3的和)可以是刚好允许通过湿蚀刻工艺215消耗和/或去除第三层402和第二层208的厚度，同时保持下方的第一层206不受干扰。因此，第二层208的厚度T2(在上文所述的约1纳米到约6纳米的范围内)和第三层402的厚度T3(在约1纳米到约5纳米范围内)所提供的效果可以是在形成位于第一层206上方的电接触件期间防止出现接触电阻作为代价(例如，由第二层208引起)。
根据本文中所介绍的各个实施例，提供了一种制造半导体器件的方法。该方法可以包括提供具有凹槽的衬底；在凹槽内外延地形成包括掺杂的半导体材料的第一层；以及在凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层。
根据本文中所介绍的各个实施例，提供了一种制造半导体器件的方法。该方法包括提供具有凹槽的衬底；在凹槽内外延地形成包括掺杂的半导体材料的第一层；在凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层；在第二层和衬底的一部分的上方形成掩模层；蚀刻设置在第二层上方的掩模层的一部分；去除通过蚀刻露出的第二层的至少一部分；以及在第一层上方形成电接触件。
根据本文中所介绍的各个实施例，提供了一种半导体器件。该半导体器件可以包括具有凹槽的衬底；位于凹槽内的包括掺杂的半导体材料的第一层；以及位于凹槽的至少一部分上方的包括未掺杂的半导体材料的第二层。
上面概述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
提供具有凹槽的衬底；
在所述凹槽内外延地形成包括掺杂的半导体材料的第一层；以及
在所述凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层。
2.根据权利要求1所述的方法，其中，所述第二层的厚度在约1纳米到约6纳米的范围内。
3.根据权利要求1所述的方法，其中，所述第二层的未掺杂的半导体材料包括未掺杂的硅。
4.根据权利要求1所述的方法，进一步包括：
在所述第二层和所述衬底的一部分的上方形成掩模层；以及
去除所述掩模层设置在所述第二层上方的一部分。
5.根据权利要求4所述的方法，其中，去除所述掩模层的一部分包括湿蚀刻工艺。
6.根据权利要求1所述的方法，其中，所述第二层还包括掺杂的半导体材料，其中，所述第二层的未掺杂的半导体材料远离所述衬底的顶面，并且所述第二层的掺杂的半导体材料邻近所述衬底的顶面。
7.根据权利要求6所述的方法，其中，所述第二层的掺杂的半导体材料具有梯度掺杂分布，邻近所述衬底的顶面的掺杂剂浓度较高，而远离所述衬底的顶面的掺杂剂浓度较低。
8.根据权利要求1所述的方法，进一步包括：
在所述第一层的表面上方外延地形成包括半导体材料的第三层，其中，外延地形成所述第二层包括在所述第一层和所述第三层的上方外延地形成所述第二层。
9.一种制造半导体器件的方法，所述方法包括：
提供具有凹槽的衬底；
在所述凹槽内外延地形成包括掺杂的半导体材料的第一层；
在所述凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层；
在所述第二层和所述衬底的一部分的上方形成掩模层；
蚀刻所述掩模层设置在所述第二层上方的一部分；以及
在所述第一层的上方形成电接触件。
10.一种半导体器件，包括：
衬底，具有凹槽；
第一层，包括掺杂的半导体材料，并位于所述凹槽内；以及
第二层，包括未掺杂的半导体材料，并位于所述凹槽的至少一部分的上方。
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