KR20150118520A - 반도체 디바이스들 및 그 제조 방법들 - Google Patents

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Abstract

반도체 디바이스들 및 그 제조 방법들이 개시된다. 일 실시예에서, 반도체 디바이스를 제조하는 방법은 리세스를 갖는 기판을 제공하는 단계; 리세스 내에 도핑 반도체 물질을 포함하는 제1 층을 에피택셜 형성하는 단계; 및 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 에피택셜 형성하는 단계를 포함할 수 있다.

Description

반도체 디바이스들 및 그 제조 방법들{SEMICONDUCTOR DEVICES AND METHODS FOR MANUFACTURING THE SAME}
본 발명은 반도체 디바이스들 및 그 제조 방법들에 관한 것이다.
개인용 컴퓨터, 휴대폰, 디지털 카메라, 및 그 밖의 전자 기기 등의 다양한 전자 제품들에는 반도체 디바이스들이 사용된다. 통상적으로, 반도체 디바이스들은 반도체 기판을 프로세싱함으로써, 예를 들어, 절연 또는 유전 물질 층, 도체 물질 층, 및 반도체 물질 층을 반도체 기판 위에 순차적으로 증착하고, 리소그래피 또는 식각을 이용하여 다양한 물질 층을 패턴화하고, 그 위에 회로 컴포넌트 및 소자를 형성함으로써 제조된다.
반도체 기판을 프로세싱하는 것은 결과적으로 반도체 기판의 일부로부터 의도하지 않은 물질(예를 들어, 반도체 물질)의 손실을 초래하는데, 이는 제조된 반도체 디바이스에 악영향을 미칠 수 있다. 앞서 지적된 문제점을 해결할 필요가 있으며, 새로운 반도체 디바이스 제조 방식이 필요할 수 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라 다양한 피처들이 스케일 대로 그려지지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1는 일부 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시한다.
도 2a 내지 도 2f는 일부 실시예에 따라 제1 층 및 제2 층을 포함하는 반도체 디바이스를 제조하는 방법을 예시한 프로세스 흐름을 도시한다.
도 3은 일부 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시한다.
도 4a 내지 도 4f는 일부 실시예에 따라 제1 층, 제2 층, 및 제3 층을 포함하는 반도체 디바이스를 제조하는 방법을 예시한 프로세스 흐름을 도시한다.
도 5 내지 도 7은 일부 실시예에 따라 다양한 반도체 디바이스들을 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 여러 상이한 실시예 또는 예시들을 제공한다. 이하, 본 개시를 간략화하기 위해 컴포넌트 및 배열의 특정 예시들이 설명된다. 당연히, 이들은 단순 예시로서 제한하려는 것이 아니다. 예를 들어, 다음의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 피처들이 제1 피처와 제2 피처 사이에 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것으로서, 그것 자체가 설명된 다양한 실시예들 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 설명의 용이성을 위해, 아래(beneath), 아래쪽에(below), 하위(lower), 위에(above), 상위(upper) 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시된 바와 같이 하나의 구성요소(들) 또는 피처의 다른 구성요소(들) 또는 피처(들)에 대한 관계를 설명하는데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 설명된 배향뿐 아니라 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하는 것을 의도한다. 장치는 달리 배향될 수 있으며(90도 또는 다른 배향으로 회전될 수 있음), 여기에 설명된 공간적으로 상대적인 기술어(descriptor)들 또한 마찬가지로 해석될 수 있다.
도 1는 하나 이상의 실시예에 따라 반도체 디바이스를 제조하는 방법(100)을 도시한다.
이 방법(100)은 리세스(recess)를 갖는 기판을 제공하는 단계(102); 리세스 내에 도핑 반도체 물질을 포함하는 제1 층을 에피택셜 형성하는 단계(104); 및 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 에피택셜 형성하는 단계(106)를 포함할 수 있다.
옵션으로서, 방법(100)은 제2 층 및 기판의 일부 위에 마스크 층을 형성하는 단계(108); 및 제2 층 위에 증착된 마스크 층의 일부를 식각하는 단계(110)를 포함할 수 있다.
도 2a 내지 도 2f는 하나 이상의 실시예에 따라 반도체 디바이스를 제조하는 방법(100)을 예시하는 프로세스 흐름을 도시한다.
도 2a에 도시된 바와 같이, 단면도(201)에서, 반도체 디바이스를 제조하는 방법(100)은 리세스(204)를 갖는 기판(202)을 제공하는 단계를 포함할 수 있다.
기판(202)은 상부 표면(202a)을 가질 수 있다. 하나 이상의 실시예에서, 상부 표면(202a)은 (예를 들어, 물질의 식각, 증착 등에 의해) 프로세싱될 수 있는 기판(202)의 표면을 지칭할 수 있다.
기판(202)은 반도체 물질을 포함하거나, 이로 구성될 수 있다. 일 실시예에 따르면, 반도체 물질은 실리콘, 게르마늄, 갈륨 질화물, 갈륨 비화물, 및 실리콘 탄화물로 구성된 물질 그룹으로부터 선택된 적어도 하나의 물질을 포함하거나 이로 구성될 수 있지만, 다른 실시예에 따라 그 밖의 다른 물질들 또한 가능할 수 있다.
하나 이상의 실시예들은 기판(202)이 도핑된 기판, 예를 들어, 도핑 반도체 기판일 수 있다. 일 실시예에서, 도핑 반도체 기판은 도핑 실리콘 기판, 도핑 게르마늄 기판, 도핑 갈륨 질화물 기판, 도핑 갈륨 비화물 기판, 또는 도핑 실리콘 탄화물 기판이거나 이를 포함할 수 있지만, 다른 실시예에 따라 다른 도핑 반도체 기판 또한 가능할 수 있다. 이러한 연결에서, “도핑 기판(doped substrate)”이라는 용어는 전체 기판(202)이 도핑된 실시예를 포함할 뿐 아니라, 기판(202)의 일부만이 도핑된 다른 실시예도 포함할 수 있다.
기판(202)은 p-도핑 기판(다시 말하면, p형 도펀트(dopant)로 도핑된 기판(202)) 또는 n-도핑 기판(다시 말하면, n형 도펀트로 도핑된 기판(202))일 수 있다. 일 실시예에 따르면, 기판(202)을 도핑하는 도펀트들은 붕소, 알루미늄, 갈륨, 인듐, 안티모니(antimony), 인(phosphorus), 및 비소(arsenic)로 구성된 물질 그룹으로부터 선택된 적어도 하나의 물질을 포함하거나 이로 구성될 수 있지만, 다른 실시예에 따라 그 밖의 다른 물질들 또한 가능할 수 있다. 일례로서, 기판(202)은 붕소와 같은 p형 도펀트로 도핑된 실리콘 기판일 수 있다. 다른 예시로서, 기판(202)은 인, 비소, 또는 안티모니와 같은 n형 도펀트로 도핑된 실리콘 기판일 수 있다.
하나 이상의 실시예에서, 기판(202)은 벌크 반도체 기판이거나 이를 포함할 수 있다.
하나 이상의 실시예에서, 기판(202)은 예를 들어, 실리콘-온-인슐레이터(SOI) 반도체 기판과 같은 적어도 하나의 반도체 층을 갖는 기판을 포함하거나, 이로 구성될 수 있다. 일 실시예에 따르면, 반도체 물질은 실리콘, 게르마늄, 갈륨 질화물, 갈륨 비화물, 및 실리콘 탄화물로 구성된 물질 그룹으로부터 선택된 적어도 하나의 물질을 포함하거나 이로 구성될 수 있지만, 다른 실시예에 따라 그 밖의 다른 물질들 또한 가능할 수 있다.
하나 이상의 실시예에서, 기판(202)은 예를 들어, 실리콘-온-인슐레이터(SOI) 반도체 기판과 같은 적어도 하나의 유전체 층을 갖는 기판을 포함하거나, 이로 구성될 수 있다. 일 실시예에 따르면, 적어도 하나의 유전체 층은 산화물, 질화물, 및 산질화물로 구성된 물질 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있지만, 다른 실시예에 따라 그 밖의 다른 물질들 또한 가능할 수 있다.
도 2a에 도시된 바와 같이, 리세스(204)는 기판(202)의 상부 표면(202a)에 배치될 수 있다. 예를 들어, 리세스(204)의 입구는 기판(202)의 상부 표면(202a)에 배치될 수 있다.
하나 이상의 실시예에서, 리세스(204)는 기판(202)을 부분적으로 관통하여 연장된다. 다시 말하면, 리세스(204)의 깊이(D)는 기판(202)의 두께(T1)보다 작을 수 있다. 일 실시예에서, 리세스(204)의 깊이(D)는 약 15nm 내지 약 60nm의 범위, 예를 들어 약 20nm 내지 약 40nm의 범위, 예를 들어, 약 30nm일 수 있지만, 다른 실시예에 따라 다른 값 또한 가능할 수 있다.
리세스(204)는 적어도 하나의 측벽(204a) 및 하부 표면(204b)을 포함할 수 있다. 일 실시예에 따르면, 리세스(204)의 적어도 하나의 측벽(204a)은 기울어져 있다. 예를 들어, 일 실시예에서, 적어도 하나의 측벽(204a)과 기판(202)의 상부 표면(202a)에 평행한 선(예를 들어, 도 2a의 선(A-B)) 사이의 기울어진 각도(α)는 약 20° 내지 약 70°의 범위, 예를 들어, 약 30° 내지 약 60°의 범위, 예를 들어, 약 55°일 수 있으며, 다른 실시예에 따라 다른 값 또한 가능할 수 있다.
일 실시예에 따라, 리세스(204)의 폭(W)은 리세스(204)의 가장 넓은 가로 길이로서 측정될 수 있다. 예를 들어, 폭(W)는 도 2a에 도시된 바와 같이 기판(202)의 상부 표면(202a)에서의 리세스(204)의 가로 길이로서 측정될 수 있다. 다른 예시로서, 폭(W)는 기판(202)의 상부 표면(202a)에 배치될 수 있는 리세스의 입구의 가로 길이로서 측정될 수 있다.
하나 이상의 실시예에서, 리세스(204)의 폭(D)은 약 30nm 내지 약 100nm의 범위, 예를 들어, 약 60nm일 수 있지만, 다른 실시예에 따라 다른 값 또한 가능할 수 있다.
일 실시예에서, 리세스(204)는 식각 프로세스를 이용하여 형성될 수 있다. 식각 프로세스는 습식 식각 프로세스 및 건식 식각 프로세스(예를 들어, 플라즈마 식각 프로세스) 또는 다른 적절한 식각 프로세스 중 적어도 하나이거나, 이를 포함할 수 있다.
일 실시예에 따르면, 기판(202)의 상부 표면(202a)의 일부 위에 형성될 수 있는 패턴화 식각 마스크와 함께 식각 프로세스가 수행될 수 있다. 패턴화 식각 마스크는 기판(202) 위에 마스킹 물질(masking material)을 증착하고, 마스킹 물질을 패턴화하여 패턴화 식각 마스크를 형성함으로써 형성될 수 있다. 마스킹 물질을 패턴화하는 것은 리소그래피 프로세스(예를 들어, 포토-리소그래피 프로세스)를 포함하거나, 이로 구성될 수 있다. 패턴화 식각 마스크는 리세스(204)를 형성한 후 제거될 수 있다.
도 2a에 도시된 바와 같이, 리세스(204)는 기판(202)의 영역(202R)에 배치될 수 있다. 일 실시예에서, 영역(202R)은 기판(202)의 활성 영역 또는 활성 에리어거나 이를 포함할 수 있다. 이러한 연결에서, “활성 영역” 또는 “활성 에리어”는 (예를 들어, 물질의 식각, 증착 등에 의해) 추가 프로세싱을 위해 정의되는 기판(202)의 영역 또는 에리어거나, 이를 포함할 수 있다. 일 실시예에서, 리세스(204)가 배치된 기판(202)의 영역(202R)은 도 1에 도시된 방법(100) 및/또는 도 2a 내지 도 2f에 도시된 프로세스 흐름에 따라 제조된 반도체 디바이스의 소스 영역 또는 드레인 영역이거나, 이를 포함할 수 있다.
도 2b에 도시된 바와 같이, 단면도(203)에서, 반도체 디바이스를 제조하는 방법(100)은 리세스(204) 내에 도핑 반도체 물질을 포함하는 제1 층(206)을 에피택셜 형성하는 단계를 포함할 수 있다. 제1 층(206)을 형성하기 위한 에피택셜 프로세스는 도 2b에 화살표(205)로서 도시된다.
도 2b에 도시된 실시예에서, 제1 층(206)의 상부 표면(206a)은 기판(202)의 상부 표면(202a)과 적어도 실질적으로 같은 높이에 있을 수 있다. 다른 실시예에서, 제1 층(206)의 상부 표면(206a)은 (예를 들어, 도 7에 관해 이하 설명된) 기판(202)의 상부 표면(202a)보다 낮은 높이로 배치될 수 있다. 다시 말하면, (예를 들어, 도 7에 도시된) 이러한 실시예에서, 기판(202)의 상부 표면(202a)이 리세스(204)의 하부 표면(204b)에 가까운 것보다 제1 층(206)의 상부 표면(206a)이 리세스(204)의 하부 표면(204b)에 더 가까울 수 있다.
제1 층(206)의 도핑 반도체 물질은 에피택셜 프로세스(205)를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있는 도핑 반도체 물질이거나, 이를 포함할 수 있다. 일 실시예에서, 제1 층(206)의 도핑 반도체 물질은 도핑 실리콘이거나, 이를 포함할 수 있지만, 다른 실시예에 따라 다른 도핑 반도체 물질들(예를 들어, 도핑 실리콘 게르마늄) 또한 가능할 수 있다.
제1 층(206)의 도핑 반도체 물질은 기판(202)의 전도성 타입과 상이할 수 있는 전도성 타입을 가질 수 있다.
예를 들어, 일 실시예에서, 제1 층(206)의 도핑 반도체 물질은 n형 도펀트를 포함할 수 있고, 기판(202)은 p형 도펀트로 도핑된 반도체 기판이거나, 이를 포함할 수 있다. 예를 들어, 도핑 반도체는 인-도핑 실리콘(예를 들어, Si:P) 또는 비소-도핑 실리콘(예를 들어, Si:As)이거나 이를 포함할 수 있고, 기판(202)은 붕소-도핑 실리콘(예를 들어, Si:B) 또는 붕소-도핑 실리콘 게르마늄(예를 들어, SiGeB)이거나 이를 포함할 수 있다.
다른 예시에 의해, 일 실시예에서, 제1 층(206)의 도핑 반도체 물질은 p형 도펀트들을 포함할 수 있고, 기판(202)은 n형 도펀트로 도핑된 반도체 기판이거나, 이를 포함할 수 있다. 예를 들어, 도핑 반도체 물질은 붕송-도핑 실리콘(예를 들어, SiB) 또는 붕소-도핑 실리콘 게르마늄(예를 들어, SiGeB)이거나 이를 포함할 수 있고, 기판(202)은 인-도핑 실리콘(예를 들어, SiP)이거나 이를 포함할 수 있다.
제1 층(206)의 도핑 반도체 물질에서의 도펀트 원자들의 농도는 입방 센티미터당 약 1 × 1020개의 원자 내지 입방 센티미터당 약 3 × 1021개의 원자의 범위에 있을 수 있다. 예를 들어, 일 실시예에서, 제1 층(206)의 인-도핑 반도체 물질에서의 인 원자들의 농도는 입방 센티미터당 약 2 × 1020개의 원자 내지 입방 센티미터당 약 2 × 1021개의 원자의 범위에 있을 수 있다.
전술된 바와 같이, 제1 층(206)은 에피택셜 프로세스(205)를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있다. 에피택셜 프로세스(205)는 액체상(liquid phase) 에피택셜 프로세스, 분자 빔(molecular beam) 에피택셜 프로세스, 및 기체상(vapor phase) 에피택셜 프로세스 중 적어도 하나를 포함할 수 있다. 예를 들어, 일 실시예에서, 제1 층(206)은 기체상 에피택셜 프로세스를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있다.
하나 이상의 실시예에서, 제1 층(206)은 복수의 서브 층을 포함할 수 있다. 제1 층(206)의 복수의 서브 층들 각각은 에피택셜 프로세스(205)를 이용하여 형성될 수 있다.
일 실시예에서, 제1 층(206)은 리세스(204)의 하부 표면(204b)에 가까운 제1 서브 층(206-1) 및 기판(202)의 상부 표면(202a)에 가까운 제2 서브 층(206-2)을 포함할 수 있다. 제1 층(206)의 상부 표면(206a)은 도 2b의 예시에 도시된 바와 같이, 제1 층의 제2 서브 층(206-2)의 상부 표면이거나 이를 포함할 수 있다.
도 2b에 도시된 실시예에서, 제1 층(206)의 제1 서브 층(206-1) 및 제2 서브 층(206-2)은 리세스(204)의 하부 표면(204b) 및/또는 기판(202)의 상부 표면(202a)에 적어도 실질적으로 평행한 상부 표면을 가질 수 있다. 그러나, 다른 실시예에서, 제1 서브 층(206-1) 및 제2 서브 층(206-2)의 상부 표면은 (예를 들어, 도 7의 실시예에 도시된 바와 같이) 리세스(204)의 적어도 하나의 측벽(204a) 및 하부 표면(204b)의 윤곽 또는 형상에 따를 수 있다.
일 실시예에서, 제1 층(206)의 제1 서브 층(206-1)의 두께는 약 5nm 내지 약 10nm의 범위에 있을 수 있지만, 다른 실시예에 따라 다른 두께 또한 가능할 수 있다. 제1 층(206)의 제2 서브 층(206-2)의 두께는 약 10nm 내지 약 30nm의 범위에 있을 수 있지만, 다른 실시예에 따라 다른 두께 또한 가능할 수 있다.
일 실시예에서, 제1 층(206)은 제2 서브 층(206-2) 위에 증착된 제3 서브 층(도 2b에 미도시)을 포함할 수 있다. 일 실시예에서, 제3 서브 층의 상부 표면은 기판(202)의 상부 표면(202a)과 적어도 실질적으로 같은 높이에(즉, 동일 평면 상에) 있을 수 있다. 다른 실시예에서, 제3 서브 층의 상부 표면은 리세스(204) 내에 배치될 수 있다. 이러한 실시예에서, 제3 서브 층의 상부 표면은 기판(202)의 상부 표면(202a)보다 낮은 높이에 있을 수 있다. 일 실시예에서, 제1 층(206)의 제3 서브 층의 두께는 약 4nm 내지 약 9nm의 범위에 있을 수 있지만, 다른 실시예에 따라 다른 두께 또한 가능할 수 있다.
도 2c에 도시된 바와 같이, 단면도(207)에서, 반도체 디바이스를 제조하는 방법(100)은 리세스(204)의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층(208)을 에피택셜 형성하는 단계를 포함할 수 있다. 제2 층(208)을 형성하기 위한 에피택셜 프로세스는 도 2c에 화살표(209)로서 도시된다.
제2 층(208)의 미도핑 반도체 물질은 에피택셜 프로세스(209)를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있는 미도핑 반도체 물질이거나, 이를 포함할 수 있다. 일 실시예에서, 제2 층(208)의 미도핑 반도체 물질은 미도핑 실리콘이거나 이를 포함할 수 있다.
제2 층(208)은 기판(202)의 상부 표면(202a)보다 높은 높이에 배치될 수 있는 상부 표면(208a)을 가질 수 있다. 도 2c에 도시된 실시예에서, 제2 층(208)의 하부 표면(208b)은 기판(202)의 상부 표면(202a)과 적어도 실질적으로 같은 높이에(즉, 동일 평면 상에) 있을 수 있다. 그러나, 다른 실시예에서, 제2 층(208)의 하부 표면(208b)은 (예를 들어, 도 7에 관해 이하 설명된) 기판(202)의 상부 표면(202a)보다 낮은 높이로 배치될 수 있다.
도 2c에 도시된 실시예에서, 제2 층(208)의 하부 표면(208b)은 제1 층(206)의 상부 표면(206a)과 접촉(예를 들어, 직접 접촉, 예를 들어, 직접 물리적 접촉)할 수 있다. 그러나, 다른 실시예에서, 제2 층(208)의 하부 표면(208b)은 (예를 들어, 도 6 및 도 7에 관해 이하 설명된) 제1 층(206)의 상부 표면(206a) 위에 배치되지만 접촉하지 않을 수 있다.
제2 층(208)의 하부 표면(208b)부터 상부 표면(208a)까지 제2 층(208)의 두께(T2)가 측정될 수 있다. 제2 층(208)의 두께(T2)는 약 1nm 내지 약 6nm의 범위, 예를 들어, 약 1nm 내지 약 3nm의 범위, 또는 약 2nm 내지 약 5nm의 범위에 있을 수 있다.
일 실시예에서, 제2 층(208)은 도핑 반도체 물질(예를 들어, 도핑 실리콘)을 더 포함할 수 있다. 일 실시예에서, 미도핑 반도체 물질은 제2 층(208)의 서브 층에 포함될 수 있고, 도핑 반도체 물질은 제2 층(208)의 다른 서브 층에 포함될 수 있다.
일 실시예에서, 제2 층(208)의 도핑 반도체 물질(예를 들어, 제2 층(208)의 도핑 반도체 물질을 포함하는 서브 층)은 기판(202)의 상부 표면(202a)에 가까울 수 있고, 제2 층(208)의 미도핑 반도체 물질(예를 들어, 제2 층(208)의 미도핑 반도체 물질을 포함하는 서브 층)은 기판(202)의 상부 표면(202a)에서 멀 수 있다.
제2 층(208)의 도핑 반도체 물질(예를 들어, 제2 층(208)의 도핑 반도체 물질을 포함하는 서브 층)은 일정한 도핑 프로파일(constant doping profile) 또는 단계별 도핑 프로파일(graded doping profile)을 가질 수 있다. 제2 층(208)의 도핑 반도체 물질(예를 들어, 제2 층(208)의 도핑 반도체 물질을 포함하는 서브 층)은 단계별 도핑 프로파일을 가질 수 있는 일 실시예에서, 도펀트 농도는 기판(202)의 상부 표면(202a)에 가까울수록 높고, 기판(202)의 상부 표면(202a)에서 멀수록 낮다.
일 실시예에서, 제2 층(208)의 도핑 반도체 물질(예를 들어, 실리콘)의 도펀트 원자들(예를 들어, 인 원자)의 농도는 입방 센티미터당 약 0개의 원자 내지 입방 센티미터당 약 1 × 1018개의 원자의 범위에 있을 수 있지만, 다른 실시예에 따라 도펀트 원자들의 다른 농도 또한 가능할 수 있다.
전술된 바와 같이, 제2 층(208)은 에피택셜 프로세스(209)를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있다. 제2 층(208)을 형성하기 위한 에피택셜 프로세스(209)는 액체상 에피택셜 프로세스, 분자 빔 에피택셜 프로세스, 및 기체상 에피택셜 프로세스 중 적어도 하나를 포함할 수 있다. 예를 들어, 일 실시예에서, 제2 층(208)은 기체상 에피택셜 프로세스를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있다.
에피택셜 프로세스(209)는 순환 증착 식각(cyclic deposition etch, CDE) 프로세스 및 선택적 에피택셜 성장(selective epitaxial growth, SEG) 프로세스 중 적어도 하나이거나, 이를 포함할 수 있다.
에피택셜 프로세스(209)는, 600℃ 내지 750℃ 범위, 예를 들어, 약 680℃의 온도로 수행될 수 있다.
에피택셜 프로세스(209)는 미도핑 반도체 물질을 포함하는 전구체 가스(precursor gas)를 이용하여 수행될 수 있다. 예를 들어, 미도핑 반도체 물질이 실리콘이거나 이를 포함하는 일 실시예에서, 전구체 가스는 실레인(SiH4), 다이실레인(Si2H6), 및 디클로로실레인(SiH2Cl2) 중 적어도 하나이거나 이를 포함할 수 있다.
일 실시예에서, 실레인 또는 다이실레인은 디클로로실레인보다 선호될 수 있는데, 그 이유는 실레인 또는 다이실레인은 에피택셜 프로세스(209)에 미도핑 실리콘의 증착율 증가를 초래할 수 있기 때문이다.
일 실시예에서, 에피택셜 프로세스(209) 중에 존재하는 염소는 제1 층(206)의 상부 표면(206a) 및/또는 기판(202)의 상부 표면(202a)으로부터 수소를 제거하는 것을 도울 수 있으며, 이로써 제2 층(208)의 미도핑 반도체 물질(예를 들어, 미도핑 실리콘)의 증착 및/또는 성장을 촉진할 수 있다.
전술된 바와 같이, 제2 층(208)은 리세스의 적어도 일부 위에 형성될 수 있다. 일 실시예에서, 제2 층(208)의 가로 길이(L)는 리세스(206)의 폭(W)보다 작을 수 있다. 다른 실시예에서, 제2 층(208)의 가로 길이(L)는 리세스(206)의 폭(W)과 적어도 실질적으로 동일할 수 있다.
도 2c에 도시된 예시에서, 제2 층(208)의 가로 길이(L)는 리세스(206)의 폭(W)보다 작을 수 있다. 또한, 제2 층(208)의 가로 길이(L)는 리세스(206)의 폭(W) 내에 배치될 수 있다. 다른 실시예에서, 제2 층(208)의 가로 길이(L)는 리세스(206)의 폭(W)과 적어도 실질적으로 동일할 수 있고, 제2 층(208)의 가로 길이(L)는 리세스(206)의 폭(W)를 완전히 겹친다.
도 2d에 도시된 바와 같이, 단면도(211)에서, 반도체 디바이스를 제조하는 방법(100)은 제2 층(208) 및 기판(202)의 일부(202P1) 위에 마스크 층(210)을 형성하는 단계를 옵션으로서 포함할 수 있다.
하나 이상의 실시예에서, 마스크 층(210)은 유전 물질을 포함하거나 이로 구성될 수 있다. 일 실시예에 따르면, 마스크 층(210)은 산화물, 질화물, 및 산질화물로 구성된 물질 그룹으로부터 선택된 적어도 하나의 물질을 포함하거나 이로 구성될 수 있지만, 다른 실시예에 따라 그 밖의 다른 물질들 또한 가능할 수 있다. 예를 들어, 마스크 층(210)은 실리콘 이산화물(SiO2) 및/또는 실리콘 질화물(Si3N4)을 포함하거나 이로 구성될 수 있다.
기판(202)은 마스크 층(210)으로부터 자유로울 수 있는 다른 부분(202P2)을 포함할 수 있다. 마스크 층(210)으로부터 자유로운 기판(202)의 부분(202P2)은 마스크 층(210)을 프로세싱 마스크(예를 들어, 식각 마스크)로서 사용하여 프로세싱(예를 들어, 식각)될 수 있다. 다시 말하면, 마스크 층(210)은 기판(202)의 부분(202P2)의 프로세싱 중에 제2 층(208), 그 아래 있는 제1 층(204), 및 기판(202)의 부분(202P1)을 보호할 수 있다. 부분(202P2)의 프로세싱은 도 2d에 도시되지 않았다.
예를 들어, 도 2e에 도시된 바와 같이, 단면도(213)에서, 기판(202)의 부분(202P2)의 프로세싱 후에, 제2 층(208)은 예를 들어, 제2 층(208) 위에 배치된 마스크 층(210)의 부분(210P)을 제거함으로써 노출될 수 있다.
제2 층(208) 위에 배치된 마스크 층(210)의 부분(210P)은 산, 예를 들어, 고온의 인산(hot phosphoric acid)을 이용하여 수행될 수 있는 (도 2e에 화살표(215)로서 도시된) 습식 식각 프로세스를 이용하여 제거될 수 있다.
미도핑 반도체 물질을 포함하는 제2 층(208)에 의해 제공되는 효과는 마스크 층(210)의 부분(210P)의 제거 중에 선택성이 증가할 수 있다는 것이다. 예를 들어, 제2 층(208)의 미도핑 반도체 물질은 습식 식각 프로세스(215)에 대한 저항성이 높을 수 있다(예를 들어, 습식 식각 프로세스(215)의 산, 예를 들어, 습식 식각 프로세스(215)의 고온 인산). 이에 따라, 제2 층(208)의 미도핑 반도체 물질은 습식 식각 프로세스(215)에 노출되고, 그 아래 있는 제1 층(204)은 식각 도출 물질 손상(예를 들어, SiP 물질 손상)으로부터 제2 층(208)에 의해 보호된다.
전술된 바와 같이, 제2 층(208)이 (예를 들어, 일정 또는 단계별 도핑 프로파일을 갖는) 도핑 반도체 물질을 더 포함할 수 있는 실시예에서, 제2 층(208)의 미도핑 반도체 물질은 기판(202)의 상부 표면(202a)에서 멀리 배치될 수 있고, 제2 층(208)의 도핑 반도체 물질은 기판(202)의 상부 표면(202a)과 가깝게 배치될 수 있다. 이러한 실시예에서, 제2 층(208)의 도핑 반도체 물질 및 그 아래 있는 제1 층(204)을 겹치는 제2 층(208)의 미도핑 반도체 물질이 습식 식각 프로세스(215)에 노출되기 때문에 습식 식각 프로세스(215)에 대한 제2 층(208)의 저항성이 보존된다. 이에 따라, 제1 층(204) 및 제2 층(208)의 아래 있는 도핑 반도체 물질은 식각-유도 물질 손상(예를 들어, SiP 물질 손상)으로부터 제2 층(208)의 미도핑 반도체 물질에 의해 보호될 수 있다.
도 2e에 도시된 프로세스 후에, 예를 들어, 도 2f에 도시된 바와 같이, 단면도(217)에서 제1 층(206) 위에 전기 콘택(219)이 형성될 수 있다.
전기 콘택(219)은 제1 층(206)의 상부 표면(206a)과 접촉(예를 들어, 직접 접촉, 예를 들어, 직접 물리적 접촉)할 수 있는 규화물(도 2f에 미도시)을 포함할 수 있다. 전기 콘택(219)은 제1 층(206)의 상부 표면(206a)을 노출한 후에 형성될 수 있다.
제1 층(206)의 상부 표면(206a)을 노출하는 것은 제1 층(206)과 겹치는 제2 층(208)의 적어도 일부를 제거하는 것을 포함할 수 있다. 제1 층(206)과 겹치는 제2 층(208)의 부위는 습식 식각 프로세스(215) 중에 제거될 수 있다. 따라서, 도 2e에 도시된 제2 층(208)은 그 아래 있는 제1 층(206)을 그대로 남겨 두면서, 습식 식각 프로세스(215)에 의해 소비 및/또는 제거될 수 있을 만큼 충분히 두꺼울 수 있다. 그러므로, 약 1nm 내지 약 6nm의 전술된 범위에 있는 제2 층(208)의 두께(T2)에 의해 제공되는 효과는, 예를 들어, 도 2f에 도시된 바와 같이 제1 층(206) 위에 전기 콘택(218)을 형성하는 동안 존재하는 제2 층(208)에 의해 일어날 수 있는 콘택 저항성 페널티(contact resistance penalty)의 방지일 수 있다.
도 3은 하나 이상의 실시예에 따라 반도체 디바이스를 제조하는 방법(300)을 도시한다.
이 방법(300)은 리세스를 갖는 기판을 제공하는 단계(302); 리세스 내에 도핑 반도체 물질을 포함하는 제1 층을 에피택셜 형성하는 단계(304); 및 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 에피택셜 형성하는 단계(306)를 포함할 수 있다.
방법(300)은 제1 층의 표면 위에 반도체 물질을 포함하는 제3 층을 에피택셜 형성하는 단계를 옵션으로서 포함할 수 있는데, 여기서 제2 층을 에피택셜 형성하는 단계는 제1 층 및 제3 층 위에 제2 층을 에피택셜 형성하는 단계(308)를 포함한다.
방법(300)은 제2 층 및 기판의 일부 위에 마스크 층을 형성하는 단계(310); 제2 층에 증착된 마스크 층의 일부를 식각하는 단계(312); 및 제1 층 위에 전기적 콘택을 형성하는 단계(314)를 옵션으로서 포함할 수 있다.
도 4a 내지 도 4f는 하나 이상의 실시예에 따라 반도체 디바이스를 제조하는 방법(300)을 예시하는 프로세스 흐름을 도시한다.
도 2a 내지 도 2f와 동일한 도 4a 내지 도 4f의 도면 부호들은 도 2a 내지 도 2f와 동일하거나 유사한 요소들을 의미한다. 이에 따라, 이들 구성요소는 여기에 더 상세히 설명되지 않을 것이며, 전술한 설명을 참조한다. 이후, 도 4a 내지 도 4f 및 도 2a 내지 도 2f 사이의 차이들이 설명된다.
도 4a에 도시된 바와 같이, 단면도(400)에서, 제1 층(206)은 도 2a 내지 도 2b와 함께 전술된 바와 유사하게, 리세스(208) 내에 에피택셜 형성될 수 있다.
도 4b에 도시된 바와 같이, 단면도(401)에서, 반도체 디바이스를 제조하는 방법(300)은 제1 층(206)의 표면(예를 들어, 상부 표면(206a) 위에 반도체 물질을 포함하는 제3 층(402)을 에피택셜 형성하는 단계를 포함할 수 있다. 제3 층(402)을 형성하기 위한 에피택셜 프로세스는 도 2b에 화살표(403)로서 도시된다.
도 4b에 도시된 실시예에서, 제3 층(402)은 기판(202)의 상부 표면(202a)보다 높은 높이에 배치될 수 있는 상부 표면(402a)을 가질 수 있다. 그러나, 다른 실시예에서, 제3 층(402)의 상부 표면(402a)은 (예를 들어, 도 7에 관해 이하 설명된) 기판(202)의 상부 표면(202a)과 적어도 실질적으로 같은 높이로 배치될 수 있다(즉, 동일 평면 상에 있을 수 있음).
도 4b에 도시된 실시예에서, 제3 층(402)의 하부 표면(402b)은 기판(202)의 상부 표면(202a)과 적어도 실질적으로 같은 높이에(즉, 동일 평면 상에) 있을 수 있다. 그러나, 다른 실시예에서, 제3 층(402)의 하부 표면(402b)은 (예를 들어, 도 7에 관해 아래 설명된) 기판(202)의 상부 표면(202a)보다 낮은 높이로 배치될 수 있다.
도 4b에 도시된 실시예에서, 제3 층(402)의 하부 표면(402b)은 제1 층(206)의 상부 표면(206a)과 접촉(예를 들어, 직접 접촉, 예를 들어, 직접 물리적 접촉)할 수 있다.
도 4b에 도시된 실시예에서, 제3 층(402)은 제1 층(206)의 상부 표면(206a)의 전체 가로 길이 위에 형성될 수 있다. 다시 말하면, 제3 층(402)은 도 4b의 실시예에서 제1 층(206)의 상부 표면(206a)를 완전히 덮을 수 있다. 그러나, 다른 실시예에서, 제3 층(402)은 제1 층(206)의 상부 표면(206a)의 일부 위에 형성되어 이를 덮을 수 있다.
제3 층(402)의 하부 표면(402b)부터 상부 표면(402a)까지 제3 층(402)의 두께(T3)가 측정될 수 있다. 제3 층(402)의 두께(T3)는 약 1nm 내지 약 5nm의 범위, 예를 들어, 약 1nm 내지 약 3nm의 범위, 또는 약 2nm 내지 약 5nm의 범위에 있을 수 있다.
제3 층(402)의 반도체 물질은 에피택셜 프로세스(403)를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있는 반도체 물질이거나, 이를 포함할 수 있다. 예를 들어, 일 실시예에서, 제3 층(402)의 반도체 물질은 실리콘 탄화물(SiC)과 실리콘 인 탄화물(SiCP)로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
일 실시예에서, 제3 층(402)은 탄소를 포함할 수 있다. 제3 층(402)에서의 탄소의 농드는 약 0.5 몰 퍼센트(mole percent) 내지 약 2 몰 퍼센트의 범위, 예를 들어, 약 1 몰 퍼센트일 수 있지만, 다른 실시예에 따라 다른 농도 또한 가능할 수 있다.
일 실시예에서, 제3 층(402)의 반도체 물질은 도펀트 원자들(예를 들어, 인 원자들)을 포함할 수 있다. 제3 층(402)의 반도체 물질에서의 도펀트 원자들의 농도는 입방 센티미터당 약 2 × 1020개의 원자, 예를 들어, 입방 센티미터당 약 1 × 1021개의 원자 이하일 수 있다. 제3 층(402)의 반도체 물질에서의 도펀트 원자들의 농도는 도 4d에 관해 이하 설명되는 여러 요인들에 기반하여 선택될 수 있다.
전술된 바와 같이, 제3 층(402)은 에피택셜 프로세스(403)를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있다. 제2 층(208)을 형성하기 위한 에피택셜 프로세스(403)는 액체상 에피택셜 프로세스, 분자 빔 에피택셜 프로세스, 및 기체상 에피택셜 프로세스 중 적어도 하나를 포함할 수 있다. 예를 들어, 일 실시예에서, 제3 층(402)은 기체상 에피택셜 프로세스를 이용하여 형성(예를 들어, 성장 및/또는 증착)될 수 있다.
에피택셜 프로세스(403)는 순환 증착 식각(CDE) 프로세스 및 선택적 에피택셜 성장(SEG) 프로세스 중 적어도 하나이거나, 이를 포함할 수 있다.
에피택셜 프로세스(403)는, 600℃ 내지 750℃ 범위, 예를 들어, 약 680℃의 온도로 수행될 수 있다. 에피택셜 프로세스(403)는 반도체 물질을 포함하는 전구체 가스(precursor gas)를 이용하여 수행될 수 있다. 예를 들어, 반도체 물질이 실리콘이거나 이를 포함하는 일 실시예에서, 전구체 가스는 실레인(SiH4), 다이실레인(Si2H6), 및 디클로로실레인(SiH2Cl2) 중 적어도 하나이거나 이를 포함할 수 있다.
일 실시예에서, 에피택셜 프로세스(403) 중에 존재하는 염소는 제1 층(206)의 상부 표면(206a) 및/또는 기판(202)의 상부 표면(202a)으로부터 수소를 제거하는 것을 도울 수 있으며, 이로써 제3 층(402)의 반도체 물질(예를 들어, 실리콘)의 증착 및/또는 성장을 촉진할 수 있다.
도 4c에 도시된 바와 같이, 단면도(405)에서, 반도체 디바이스를 제조하는 방법(300)은 제1 층(206) 및 제3 층(402) 위에 미도핑 반도체 물질을 포함하는 제2 층(208)을 에피택셜 형성하는 단계를 포함할 수 있다. 예를 들어, 제3 층(402)은 제1 층(206)과 제2 층(208) 사이에 배치될 수 있다.
도 4c에 도시된 실시예에서, 제2 층(208)은 제3 층(402)의 상부 표면(402a)의 전제 가로 길이 위에 형성될 수 있다. 다시 말하면, 제2 층(208)은 도 4b의 실시예에서 제3 층(402)의 상부 표면(402a)을 완전히 덮을 수 있다. 그러나, 다른 실시예에서, 제2 층(208)은 제3 층(402)의 상부 표면(402a)의 일부 위에 형성되어 이를 덮을 수 있다.
도 4d에 도시된 바와 같이, 단면도(407)에서, 반도체 디바이스를 제조하는 방법(300)은 도 2d와 함께 전술된 바와 유사하게, 제2 층(208) 및 기판(202)의 부분(202P1) 위에 마스크 층(210)을 형성하는 단계를 옵션으로서 포함할 수 있다.
도 4e에 도시된 바와 같이, 단면도(409)에서, 반도체 디바이스를 제조하는 방법(300)은 도 2d와 함께 전술된 바와 유사하게, 제2 층(210) 위에 배치된 마스크 층(210)의 부분(210P)을 제거하는 단계를 옵션으로서 포함할 수 있다.
제2 층(208) 위에 배치된 마스크 층(210)의 부분(210P)은 산, 예를 들어, 고온의 인산을 이용하여 수행될 수 있는 (도 4e에 화살표(215)로서 도시된) 습식 식각 프로세스를 이용하여 제거될 수 있다.
제3 층(208)에 의해 제공되는 효과는 마스크 층(210)의 부분(210P)의 제거 중에 선택성이 증가할 수 있다는 것이다. 예를 들어, 제3 층(402)은 장벽 층(barrier layer) 역할을 할 수 있는데, 이는 그 아래 있는 제1 층(206)의 도핑 반도체 물질로부터 제2 층(208)으로의 도펀트 원자들의 확산(예를 들어, 업힐 확산(up-hill diffusion))을 (예를 통해 지체(retarding)를 통해) 방지 또는 감축시킬 수 있다. 따라서, 제2 층(208)의 미도핑 반도체 물질은 제3 층(402)(예를 들어, 장벽 층, 예를 들어, 확산 장벽 층(diffusion barrier layer))의 도움으로 도펀트 원자들로부터 자유롭게 남을 수 있다. 그러므로, 제2 층(208)은 습식 식각 프로세스(215)에 대한 저항성이 높을 수 있다(예를 들어, 습식 식각 프로세스(215)의 산, 예를 들어, 습식 식각 프로세스(215)의 고온 인산). 결과적으로, 그 아래 있는 제1 층(204)은 식각 유발 물질 손상(예를 들어, 제1 층(204)의 SiP 물질 손상)으로부터 제2 층(208)에 의해 보호된다.
전술된 바와 같이, 제3 층(402)의 반도체 물질은 도펀트 원자들을 포함할 수 있다. 이들 도펀트 원자들은 에피택셜 프로세스(403) 중에 고의적으로 추가될 수 있다. 제3 층(402)의 반도체 물질에서의 도펀트 원자들의 농도는 예를 들어, 제3 층(402)의 반도체 물질(예를 들어, 실리콘 탄화물)의 식각률 및 제1 층(206) 위에 이후 형성될 수 있는 전기적 콘택의 콘택 저항성과 같은 여러 요인들에 기반하여 선택될 수 있다.
도 4e에 도시된 프로세스 후에, 예를 들어, 도 4f에 도시된 바와 같이, 단면도(411)에서 제1 층(206) 위에 전기 콘택(411)이 형성될 수 있다.
전기 콘택(419)은 제1 층(206)의 상부 표면(206a)과 접촉(예를 들어, 직접 접촉, 예를 들어, 직접 물리적 접촉)할 수 있는 규화물(도 4f에 미도시)을 포함할 수 있다. 전기 콘택(419)은 제1 층(206)의 상부 표면(206a)을 노출한 후에 형성될 수 있다.
제1 층(206)의 상부 표면(206a)을 노출하는 것은 제1 층(206)과 겹치는 제2 층(208) 및 제3 층(402)이 적어도 일부를 제거하는 것을 포함할 수 있다. 제1 층(206)과 겹치는 제2 층(208) 및 제3 층(402)의 일부는 습식 식각 프로세스(215) 중에 제거될 수 있다. 따라서, 제3 층(402) 및 제2 층(208)의 총 두께(즉, 두께(T2) 및 두께(T3)의 합)는 그 아래 있는 제1 층(206)을 그대로 남겨 두면서, 제3 층(402) 및 제2 층(208)이 습식 식각 프로세스(215)에 의해 소비 및/또는 제거될 수 있을 만큼 충분할 수 있다. 그러므로, 약 1nm 내지 약 6nm의 전술된 범위에 있는 제2 층(208)의 두께(T2) 및 약 1nm 내지 약 5nm의 범위에 있을 수 있는 범위에 있는 제3 층(402)의 두께(T3)에 의해 제공되는 효과는 제1 층(206) 위에 전기 콘택을 형성하는 동안 존재하는 제2 층(208)에 의해 일어날 수 있는 콘택 저항성 페널티(contact resistance penalty)의 방지일 수 있다.
도 5는 하나 이상의 실시예에 따른 반도체 디바이스(500)를 도시한다.
도 2a 내지 도 2f 및 도 4a 내지 도 4f와 동일한 도 5의 참조 부호들은 도 2a 내지 도 2f 및 도 4a 내지 도 4f와 동일하거나 유사한 구성요소들을 의미한다. 이에 따라, 이들 구성요소는 여기에 더 상세히 설명되지 않을 것이며, 전술한 설명을 참조한다.
반도체 디바이스(500)는 리세스(204)를 갖는 기판(202), 리세스(204) 내에 도핑 반도체를 포함하는 제1 층(206), 및 리세스(204)의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층(208)을 포함할 수 있다.
도 5에 도시된 실시예에서, 제1 층(206)의 상부 표면(206a)은 기판(202)의 상부 표면(202a)과 적어도 실질적으로 같은 높이에 있을 수 있다. 게다가, 도 5에 도시된 실시예에서, 제2 층(208)의 하부 표면(208b)은 제1 층(206)의 상부 표면(206a)과 접촉(예를 들어, 직접 접촉, 예를 들어, 직접 물리적 접촉)할 수 있다.
반도체 디바이스(500)는 기판의 상부 표면(202a) 상의 리세스(206) 옆에 배치된 게이트 층(502)(예를 들어, 금속 게이트 층 및/또는 폴리실리콘 게이트 층)을 포함할 수 있다. 반도체 디바이스(500)는 게이트 층(502)의 하나 이상의 측벽에 배치된 절연체 층(504)을 더 포함할 수 있다.
일 실시예에서, 반도체 디바이스(500)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에서, 반도체 디바이스(500)는 Fin 전계 효과 트랜지스터(FINFET)일 수 있다.
도 6은 하나 이상의 실시예에 따른 반도체 디바이스(600)를 도시한다.
도 2a 내지 도 2f, 도 4a 내지 도 4f, 및 도 5와 동일한 도 6의 참조 부호들은 도 2a 내지 도 2f, 도 4a 내지 도 4f, 및 도 5와 동일하거나 유사한 구성요소들을 의미한다. 이에 따라, 이들 구성요소는 여기에 더 상세히 설명되지 않을 것이며, 전술한 설명을 참조한다.
반도체 디바이스(600)는 리세스(204)를 갖는 기판(202), 리세스(204) 내에 도핑 반도체를 포함하는 제1 층(206), 리세스(204)의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층(208), 제1 층(206)과 제2 층(208) 사이에 배치된 반도체 물질을 포함하는 제3 층(402)을 포함할 수 있다.
도 6에 도시된 실시예에서, 제3 층(402)은 기판(202)의 상부 표면(202a)보다 높은 높이에 배치될 수 있는 상부 표면(402a)을 가질 수 있다.
도 6에 도시된 실시예에서, 제2 층(208)의 하부 표면(208b)은 제1 층(206)의 상부 표면(206a) 위에 배치되지만 접촉하지 않을 수 있다.
일 실시예에서, 반도체 디바이스(600)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에서, 반도체 디바이스(600)는 Fin 전계 효과 트랜지스터(FINFET)일 수 있다.
도 7은 하나 이상의 실시예에 따른 반도체 디바이스(700)를 도시한다.
도 2a 내지 도 2f, 도 4a 내지 도 4f, 도 5, 및 도 6과 동일한 도 7의 참조 부호들은 도 2a 내지 도 2f, 도 4a 내지 도 4f, 도 5, 및 도 6과 동일하거나 유사한 구성요소들을 의미한다. 이에 따라, 이들 구성요소는 여기에 더 상세히 설명되지 않을 것이며, 전술한 설명을 참조한다.
반도체 디바이스(700)는 리세스(204)를 갖는 기판(202), 리세스(204) 내에 도핑 반도체를 포함하는 제1 층(206), 리세스(204)의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층(208), 제1 층(206)과 제2 층(208) 사이에 배치된 반도체 물질을 포함하는 제3 층(402)을 포함할 수 있다.
도 7에 도시된 실시예에서, 제1 층(206)은 제1 서브 층(206-1) 및 제1 서브 층(206-1) 위에 배치된 제2 서브 층(206-2)을 포함할 수 있다. 도 7에 도시된 실시예에서, 제1 서브 층(206-1) 및 제2 서브 층(206-2)의 상부 표면은 리세스(204)의 적어도 하나의 측벽(204a) 및 하부 표면(204b)의 윤곽 또는 형상에 따를 수 있다.
도 7에 도시된 실시예에서, 제3 층(402)의 상부 표면(402a)은 기판(202)의 상부 표면(202a)과 적어도 실질적으로 같은 높이에(즉, 동일 평면 상에) 있을 수 있다.
도 7에 도시된 실시예에서, 제1 층(206)의 상부 표면(206a)은 기판(202)의 상부 표면(202a)보다 더 낮은 높이에 배치될 수 있다.
도 7에 도시된 실시예에서, 제3 층(402)의 하부 표면(402b)은 제1 층(206)의 상부 표면(206a)과 접촉(예를 들어, 직접 접촉, 예를 들어, 직접 물리적 접촉)할 수 있다. 따라서, 제3 층(402)의 하부 표면(402b)은 기판(202)의 상부 표면(202a)보다 낮은 높이에 배치될 수 있다.
하부 표면(402b)은 예를 들어, 리세스(204)의 적어도 하나의 측벽(204a) 및 하부 표면(204b)의 윤곽 또는 형상에 따르는 제1 층(206)의 상부 표면이 결과로서 기울어져 있을 수 있다.
일 실시예에서, 반도체 디바이스(700)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에서, 반도체 디바이스(700)는 Fin 전계 효과 트랜지스터(FINFET)일 수 있다.
여기에 제시된 다양한 실시예들에 따르면, 미도핑 반도체 물질을 포함하는 제2 층(208)에 의해 제공되는 효과는 마스크 층(210)의 부분(210P)의 제거 중에 선택성이 증가할 수 있다는 것이다. 예를 들어, 제2 층(208)의 미도핑 반도체 물질은 습식 식각 프로세스(215)에 대한 저항성이 높을 수 있다(예를 들어, 습식 식각 프로세스(215)의 산, 예를 들어, 습식 식각 프로세스(215)의 고온 인산). 이에 따라, 제2 층(208)의 미도핑 반도체 물질은 습식 식각 프로세스(215)에 노출되고, 그 아래 있는 제1 층(204)은 식각 도출 물질 손상(예를 들어, SiP 물질 손상)으로부터 제2 층(208)에 의해 보호된다.
여기에 제시된 다양한 실시예들에 따르면, 예를 들어, 제1 층(206)과 겹치는 제2 층(208)의 적어도 일부를 제거함으로써, 제1 층(206)의 상부 표면(206a)을 노출시킨 후, 제1 층(206) 위에 전기 콘택이 형성될 수 있다. 제1 층(206)과 겹치는 제2 층(208)의 부위는 습식 식각 프로세스(215) 중에 제거될 수 있다. 따라서, 제2 층(208)은 그 아래 있는 제1 층(206)을 그대로 남기면서 습식 식각 프로세스(215)에 의해 소비 및/또는 제거될 수 있을 만큼 충분히 두꺼울 수 있다. 그러므로, 약 1nm 내지 약 6nm의 전술된 범위에 있는 제2 층(208)의 두께(T2)에 의해 제공되는 효과는, 예를 들어, 제1 층(206) 위에 전기 콘택(218)을 형성하는 동안 존재하는 제2 층(208)에 의해 일어날 수 있는 콘택 저항성 페널티의 방지일 수 있다.
여기에 제시된 다양한 실시예들에 따르면, 제2 층(208)과 제1 층(206) 사이에 제3 층(402)이 배치될 수 있다. 제3 층(208)에 의해 제공되는 효과는 마스크 층(210)의 부분(210P)의 제거 중에 선택성이 증가할 수 있다는 것이다. 예를 들어, 제3 층(402)은 장벽 층 역할을 할 수 있는데, 이는 그 아래 있는 제1 층(206)의 도핑 반도체 물질로부터 제2 층(208)으로의 도펀트 원자들의 확산(예를 들어, 업힐 확산)을 방지 또는 감축시킬 수 있다. 따라서, 제2 층(208)의 미도핑 반도체 물질은 제3 층(402)(예를 들어, 장벽 층, 예를 들어, 확산 장벽 층)의 도움으로 도펀트 원자들로부터 자유롭게 남을 수 있다. 그러므로, 제2 층(208)은 습식 식각 프로세스(215)에 대한 저항성이 높을 수 있다(예를 들어, 습식 식각 프로세스(215)의 산, 예를 들어, 습식 식각 프로세스(215)의 고온 인산). 결과적으로, 그 아래 있는 제1 층(204)은 식각 유발 물질 손상(예를 들어, 제1 층(204)의 SiP 물질 손상)으로부터 제2 층(208)에 의해 보호된다.
여기에 제시된 다양한 실시예들에 따르면, 예를 들어, 제1 층(206)과 겹치는 제2 층(208) 및 제3 층(402)의 적어도 일부를 제거함으로써, 제1 층(206)의 상부 표면(206a)을 노출시킨 후, 제1 층(206) 위에 전기 콘택이 형성될 수 있다. 제1 층(206)과 겹치는 제2 층(208) 및 제3 층(402)의 일부는 습식 식각 프로세스(215) 중에 제거될 수 있다. 따라서, 제3 층(402) 및 제2 층(208)의 총 두께(즉, 두께(T2) 및 두께(T3)의 합)는 그 아래 있는 제1 층(206)을 그대로 남겨두면서, 제3 층(402) 및 제2 층(208)이 습식 식각 프로세스(215)에 의해 소비 및/또는 제거될 수 있을 만큼 충분할 수 있다. 그러므로, 약 1nm 내지 약 6nm의 전술된 범위에 있는 제2 층(208)의 두께(T2) 및 약 1nm 내지 약 5nm의 범위에 있을 수 있는 범위에 있는 제3 층(402)의 두께(T3)에 의해 제공되는 효과는 제1 층(206) 위에 전기 콘택을 형성하는 동안 존재하는 제2 층(208)에 의해 일어날 수 있는 콘택 저항성 페널티(contact resistance penalty)의 방지일 수 있다.
여기에 제시된 다양한 실시예들에 따르면, 반도체 디바이스를 제조하는 방법이 제공된다. 이 방법은 리세스를 갖는 기판을 제공하는 단계; 리세스 내에 도핑 반도체 물질을 포함하는 제1 층을 에피택셜 형성하는 단계; 및 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 에피택셜 형성하는 단계를 포함할 수 있다.
여기에 제시된 다양한 실시예들에 따르면, 반도체 디바이스를 제조하는 방법이 제공된다. 이 방법은 리세스를 갖는 기판을 제공하는 단계; 리세스 내에 도핑 반도체 물질을 포함하는 제1 층을 에피택셜 형성하는 단계; 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 에피택셜 형성하는 단계; 제2 층 및 기판의 일부 위에 마스크 층을 형성하는 단계; 제2 층 위에 배치된 마스크 층의 일부를 식각하는 단계; 식각에 의해 노출된 제2 층의 적어도 일부를 제거하는 단계; 및 제1 층 위에 전기 콘택을 형성하는 단계를 포함할 수 있다.
여기에 제시된 다양한 실시예들에 따라, 반도체 디바이스가 제공된다. 반도체 디바이스는 리세스를 갖는 기판; 리세스 내에 도핑 반도체 물질을 포함하는 제1 층; 및 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 포함할 수 있다.
당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 전술된 내용은 여러 실시예들의 특징을 약술한 것이다. 당업자는 여기에 제시된 실시예들과 동일한 목적을 성취하고/거나 동일한 이점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야 한다. 당업자는 균등한 구조들이 본 개시의 사상 및 범위에서 벗어나지 않는다는 것을 이해할 것이며, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양한 변경, 대체, 및 변형을 수행할 수 있다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    리세스를 갖는 기판을 제공하는 단계;
    상기 리세스 내에 도핑 반도체 물질을 포함하는 제1 층을 에피택셜 형성하는 단계; 및
    상기 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 에피택셜 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제2 층 및 상기 기판의 일부 위에 마스크 층을 형성하는 단계; 및
    상기 제2 층 위에 배치된 상기 마스크 층의 일부를 제거하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 제2 층은 도핑 반도체 물질을 더 포함하고, 상기 제2 층의 미도핑 반도체 물질은 상기 기판의 상부 표면에서 멀리 있고, 상기 제2 층의 도핑 반도체 물질은 상기 기판의 상부 표면에 가까이 있는 것인, 반도체 디바이스 제조 방법.
  4. 제3항에 있어서, 상기 제2 층의 상기 도핑 반도체 물질은 단계별 도핑 프로파일(graded doping profile)을 갖고, 도펀트 농도는 상기 기판의 상부 표면에 가까울수록 높고 상기 기판의 상부 표면에서 멀수록 낮은 것인, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 제1 층의 표면 위에 반도체 물질을 포함하는 제3 층을 에피택셜 형성하는 단계를 더 포함하고, 상기 제2 층을 에피택셜 형성하는 단계는 상기 제1 층 및 상기 제3 층 위에 상기 제2 층을 에피택셜 형성하는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
  6. 제5항에 있어서, 상기 제3 층의 상부 표면은 상기 기판의 상부 표면 위에 배치되거나, 상기 기판의 상부 표면과 적어도 같은 높이에 있는 것인, 반도체 디바이스 제조 방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    리세스를 갖는 기판을 제공하는 단계;
    상기 리세스 내에 도핑 반도체 물질을 포함하는 제1 층을 에피택셜 형성하는 단계;
    상기 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 에피택셜 형성하는 단계;
    상기 제2 층, 및 상기 기판의 일부 위에 마스크 층을 형성하는 단계;
    상기 제2 층 위에 배치된 상기 마스크 층의 일부를 식각하는 단계; 및
    상기 제1 층 위에 전기 콘택을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  8. 반도체 디바이에 있어서,
    리세스를 갖는 기판;
    상기 리세스 내에 도핑 반도체 물질을 포함하는 제1 층; 및
    상기 리세스의 적어도 일부 위에 미도핑 반도체 물질을 포함하는 제2 층을 포함하는, 반도체 디바이스.
  9. 제8항에 있어서, 상기 제2 층의 두께는 1 나노미터 내지 6 나노미터의 범위 내에 있는 것인, 반도체 디바이스.
  10. 제8항에 있어서, 상기 제2 층의 상기 미도핑 반도체 물질은 미도핑 실리콘을 포함하는 것인, 반도체 디바이스.
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